KR100631172B1 - 클럭 사이클 시간 검출 회로 - Google Patents
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Abstract
본 발명은 주파수에 따른 클럭 사이클 시간(Clock Cycle Time; tCK)을 검출하여 낮은 주파수에서도 타이밍 마진을 확보할 수 있기 때문에 동기식 반도체 메모리 장치의 동작 주파수 범위를 넓게 할 수 있는 클럭 사이클 시간 검출 회로에 관한 것으로, 입력된 클럭 신호의 클럭 사이클 시간에 해당하는 펄스폭을 갖는 펄스신호를 발생하는 클럭 사이클 시간 발생 수단과, 클럭 사이클 시간 발생수단으로부터 출력된 펄스신호를 소정시간 지연시키는 지연수단과, 클럭 사이클 시간 발생수단으로부터 출력된 펄스신호의 펄스폭이 지연수단의 지연시간보다 큰 경우를 검출한 검출신호를 출력하는 비교수단을 포함한다.
클럭 신호, tCK, 검출, 펄스폭, 지연 시간
Description
도 1은 본 발명에 따른 클럭 사이클 시간 검출 회로를 나타낸 블록도.
도 2는 도 1에 도시된 클럭 사이클 시간 발생부의 상세 회로를 나타낸 회로도.
도 3은 도 1에 도시된 지연부의 상세 회로를 나타낸 회로도.
도 4는 도 1에 도시된 비교부의 상세 회로를 나타낸 회로도.
도 5a는 클럭 신호가 고주파수인 경우 도 1에 도시된 본 발명에 따른 클럭 사이클 시간 검출 회로의 동작을 나타낸 타이밍도.
도 5b는 클럭 신호가 저주파수인 경우 도 1에 도시된 본 발명에 따른 클럭 사이클 시간 검출 회로의 동작을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 클럭 사이클 시간 발생부
11, 12, 13 : 마스터슬레이브 D 플립플롭
20 : 지연부 30 : 비교부
31 : 검출부 32 : 전송부
33 : 출력부 34 : 래치부
IVN1∼INV14 : 인버터
ND1∼ND4 : 낸드게이트
C1, C2, C3 : 캐패시터
TG1, TG2 : 전송게이트
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 주파수에 따른 클럭 사이클 시간(Clock Cycle Time; tCK)을 검출하여 낮은 주파수에서도 타이밍 마진을 확보할 수 있기 때문에 동기식 반도체 메모리 장치의 동작 주파수 범위를 넓게 할 수 있는 클럭 사이클 시간 검출 회로에 관한 것이다.
SDRAM(Synchronous Dynamic RAM)과 같은 동기식 반도체 메모리 장치는 그 동작타이밍이 외부로부터의 시스템 클럭 신호와 같은 외부 클럭 신호에 의하여 제어된다. 이러한 종류의 동기식 반도체 메모리 장치는 외부 클럭 신호의 이용에 의해 내부동작의 타이밍설정이 비교적 용이하게 되어, 비교적 고속 동작이 가능하게 된다고 하는 특징을 가진다.
여기서, SDRAM으로서는 데이터의 입력 및 출력이 외부 클럭 신호의 상승에지에 동기되어 수행되는 SDR(Single Data Rate)형식의 SDRAM과, 데이터의 입력 및 출력이 외부 클럭 신호의 상승에지 및 하강에지의 쌍방에 동기하여 수행되는 소위 DDR(Double Data Rate)형식의 SDRAM이 알려져 있다.
SDR형식의 SDRAM에서는 외부로부터의 기록동작의 지시와 동일한 클럭 신호 주기에 있어서 외부로부터의 데이터의 공급이 규정된다.
그러나 동기식 메모리 소자 설계 시 동작 가능한 최대 주파수가 정해지면 그 주파수에서 동작할 수 있도록 각종 타이밍 마진 등을 설정하게 된다. 이와 같이 동기식 메모리 소자는 최대 주파수에 동기하여 동작하는데 입력 클럭 신호가 변하여 동작 타이밍 마진을 벗어난 주파수가 입력되면 정상 동작을 수행하지 못하는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 낮은 주파수에서도 타이밍 마진을 확보하여 동기식 반도체 메모리 장치의 동작 주파수 범위를 넓게 설정할 수 있는 클럭 사이클 시간 검출 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 당성하기 위한 본 발명의 일 측면에 따르면, 입력된 클럭 신호의 클럭 사이클 시간에 해당하는 펄스폭을 갖는 펄스신호를 발생하는 클럭 사이클 시간 발생 수단과,
상기 클럭 사이클 시간 발생수단으로부터 출력된 펄스신호를 소정시간 지연시키는 지연수단과,
상기 클럭 사이클 시간 발생수단으로부터 출력된 펄스신호의 펄스폭이 지연수단의 지연시간보다 큰 경우를 검출한 검출신호를 출력하는 비교수단을 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로가 제공 된다.
이하, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명에 따른 클럭 사이클 시간 검출 회로를 나타낸 블록도이다.
클럭 사이클 시간 검출 회로는 클럭 신호(CLK)의 클럭 사이클 시간(tCK)에 해당하는 펄스폭을 갖는 펄스신호를 발생하는 클럭 사이클 시간 발생부(10)와, 클럭 사이클 시간 발생부(10)로부터 출력된 펄스신호(tCK)를 소정시간(TD) 지연시키는 지연부(20)와, 클럭 사이클 시간 발생부(10)로부터 출력된 펄스신호(tCK)의 펄스폭이 지연부(20)의 지연시간(TD)보다 큰 경우를 검출하여 펄스 신호인 비교신호(COM)를 발생하여 검출신호(DET)를 하이 레벨로 설정하는 비교부(30)를 포함한다.
도 2는 도 1에 도시된 클럭 사이클 시간 발생부(10)의 상세 회로를 나타낸 회로도이다.
클럭 사이클 시간 발생부(10)는 직렬 연결된 세 개의 마스터슬레이브 D 플립플롭들(Master-Slave D Flip Flop)(11, 12, 13)과, D 플립플롭들(11, 12, 13)로부터 출력된 신호들(Q1, Q2, Q3)을 순차적으로 인가받아 클럭 사이클 시간(tCK)에 해당하는 펄스폭을 갖는 펄스신호(tCK)를 출력하는 논리 조합부(14)를 포함한다. 여기서 논리 조합부(14)는 제 1 출력신호(Q1)를 순차 반전하는 인버터들(INV1, INV2)과, 제 2 인버터(INV2)로부터 출력된 신호와 제 2 출력신호(Q2)를 부정 논리 곱하는 제 1 낸드게이트(ND1)와, 제 1 낸드게이트(ND1)로부터 출력된 신호를 반전시키 는 제 3 인버터(INV3)와, 제 3 인버터(INV3)로부터 출력된 신호와 제 3 출력신호(Q3)를 부정 논리 곱하는 제 2 낸드게이트(ND2)와, 제 2 낸드게이트(ND2)로부터 출력된 신호를 반전시키는 제 4 인버터(INV4)를 포함한다.
도 3은 도 1에 도시된 지연부(20)의 상세 회로를 나타낸 회로도이다.
지연부(20)는 직렬 연결된 인버터들(INV5, INV6, INV7, INV8)과, 제 5, 제 6, 및 제 7 인버터(INV5, INV6, INV7)의 출력단자에 연결된 캐패시터들(C1, C2, C3)을 포함한다.
도 4는 도 1에 도시된 비교부(30)의 상세 회로를 나타낸 회로도이다.
비교부(30)는 검출부(31), 레벨 설정부(32), 및 출력부(33)를 포함한다.
검출부(31)는 사이클 시간 발생부(10)로부터 출력된 펄스신호(tCK)와 지연부(20)로부터 출력된 신호(tCKD)의 위상을 비교하는 제 3 낸드게이트(ND3)와, 제 3 낸드게이트(ND3)로부터 출력된 신호를 반전시켜 비교신호(COM)를 출력하는 제 8 인버터(INV8)를 포함한다.
레벨 설정부(32)는 리셋 신호(RST)를 반전시키는 제 9 인버터(INV9)와, 제 9 인버터(INV9)로부터 출력된 신호에 따라 비교신호(COM)를 전송하는 제 4 낸드게이트(ND4)와, 제 4 낸드게이트(ND4)로부터 출력된 신호를 반전시키는 제 10 인버터(INV10)와, 제 4 낸드게이트(ND4)로부터 출력된 신호와 제 10 인버터(INV10)로부터 출력된 신호에 따라 공급전원전압(VDD)을 전송하는 제 1 전송게이트(TG1)와, 제 9 인버터(INV9)로부터 출력된 신호를 반전시키는 제 11 인버터(INV11)와, 제 9 인버터(INV9)로부터 출력된 신호와 제 11 인버터(INV11)로부터 출력된 신호에 따라 접지전원전압(VSS)을 전송하는 제 2 전송게이트(TG2)를 포함한다.
출력부(33)는 제 1 전송게이트(TG1)와 제 2 전송게이트(TG2)로부터 출력된 전위를 래치하는 래치부(34)와, 래치부(34)에 래치된 전위를 반전시켜 검출 신호(DET)를 출력하는 제 12 인버터(INV12)를 포함한다. 여기서 래치부(34)는 출력단자가 서로의 입력단자에 접속된 두개의 인버터(INV13, INV14)로 구성된 반전 래치 형태이다.
이와 같이 구성된 본 발명에 따른 클럭 사이클 시간 검출 회로의 동작을 설명하면 다음과 같다.
먼저, 도 5a는 클럭 신호(CLK)가 고주파수인 경우 도 1에 도시된 본 발명에 따른 클럭 사이클 시간 검출 회로의 동작을 나타낸 타이밍도이다.
클럭 사이클 시간 발생부(10)는 입력된 클럭 신호(CLK)의 클럭 사이클 시간(T1)에 해당하는 펄스폭을 갖는 펄스 신호(tCK)를 발생한다.
지연부(20)는 클럭 사이클 시간 발생부(10)로부터 출력된 펄스 신호(tCK)를 소정시간(TD) 지연시킨다.
비교부(30)는 클럭 사이클 시간 발생부(10)로부터 출력된 펄스 신호(tCK)와 지연부(20)로부터 출력된 신호(tCKD)를 비교하는데, 펄스 신호(tCK)의 폴링 에지(falling edge)가 지연 신호(tCKD)의 라이징 에지(rising edge)보다 빠르기 때문에 비교 신호(COM)는 로우 레벨 상태를 계속 유지한다.
따라서 전송부(32)의 공급전원전압(VDD)을 전송하는 제 1 전송게이트(TG1)가 턴 오프 상태를 유지하고, 초기 상태에서 리셋 신호(RST)에 의해 접지전원전압(VSS)을 전송하는 제 2 전송게이트(TG2)가 턴 온 되어 래치부(34)에 전위가 유지되기 때문에 검출 신호(DET)는 로우 레벨 상태를 유지한다.
한편, 도 5b는 클럭 신호(CLK)가 저주파수인 경우 도 1에 도시된 본 발명에 따른 클럭 사이클 시간(tCK) 검출 회로의 동작을 나타낸 타이밍도이다.
클럭 사이클 시간 발생부(10)는 입력된 클럭 신호(CLK)의 클럭 사이클 시간(T2)에 해당하는 펄스폭을 갖는 펄스 신호(tCK)를 발생한다.
지연부(20)는 클럭 사이클 시간 발생부(10)로부터 출력된 펄스 신호(tCK)를 소정시간(TD) 지연시킨다.
비교부(30)는 클럭 사이클 시간 발생부(10)로부터 출력된 펄스 신호(tCK)와 지연부(20)로부터 출력된 신호(tCKD)를 비교하는데, 펄스 신호(tCK)의 폴링 에지(falling edge)가 지연 신호(tCKD)의 라이징 에지(rising edge)보다 느리기 때문에 비교 신호(COM)는 두 신호(tCK, tCKD)의 펄스폭이 겹치는 기간에 해당하는 펄스를 갖는다.
출력부(33)는 초기 상태에서 리셋 신호(RST)에 의해 접지전원전압(VSS)을 전송하는 제 2 전송게이트(TG2)가 턴 온 되어 래치부(34)에 전위가 유지되어 검출 신호(DET)는 로우 레벨 상태를 유지하다가 전송부(32)의 공급전원전압(VDD)을 전송하는 제 1 전송게이트(TG1)가 턴 온 되어 공급전원전압(VDD)이 전송되기 때문에 검출 신호(DET)는 하이 레벨로 변한다.
따라서 지연부(20)의 지연시간(TD)보다 긴 클럭 사이클 시간(tCK)을 갖는 저주파수 클럭 신호(CLK)가 입력되면 검출 신호(DET)가 하이 레벨로 변하여 검출할 수 있다.
전술한 본 발명은 최대 동작 마진보다 낮은 주파수가 입력되는 경우를 검출하여 타이밍 마진을 확보하여 동기식 반도체 메모리 장치의 동작 주파수 범위를 넓게 할 수 있는 효과가 있다.
Claims (8)
- 입력된 클럭 신호의 클럭 사이클 시간에 해당하는 펄스폭을 갖는 펄스신호를 발생하는 클럭 사이클 시간 발생 수단과,상기 클럭 사이클 시간 발생수단으로부터 출력된 펄스신호를 소정시간 지연시키는 지연수단과,상기 클럭 사이클 시간 발생수단으로부터 출력된 펄스신호의 펄스폭이 지연수단의 지연시간보다 큰 경우를 검출한 검출신호를 출력하는 비교수단을 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
- 제 1 항에 있어서, 상기 클럭 사이클 시간 발생 수단은,직렬 연결된 다수의 마스터슬레이브 플립플롭과,상기 마스터슬레이브 플립플롭들의 출력신호들을 이용하여 상기 클럭 신호의 클럭 사이클 시간에 해당하는 펄스폭을 갖는 상기 펄스신호를 발생하는 펄스 발생수단을 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
- 제 1 항에 있어서, 상기 지연수단은,직렬 연결된 다수의 인버터와,상기 인버터들의 출력단자에 접속된 다수의 캐패시터를 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
- 제 1 항에 있어서, 상기 비교수단은,상기 펄스 신호와 상기 지연수단으로부터 출력된 신호의 위상을 비교하는 검출수단과,초기 상태에서 리셋 신호에 의해 초기 레벨을 전송하는 제 1 전송수단과,상기 검출수단으로부터 출력된 비교신호에 따라 특정 레벨을 전송하는 제 2 전송수단과,상기 제 1 전송수단과 상기 제 2 전송수단으로부터 전송된 소정 레벨을 유지하는 레벨 유지 수단을 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
- 제 4 항에 있어서, 상기 검출수단은,상기 펄스 신호와 상기 지연수단으로부터 출력된 신호를 부정 논리 곱하는 제 1 낸드게이트와,상기 제 1 낸드게이트로부터 출력된 신호를 반전시키는 제 1 인버터를 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
- 제 4 항에 있어서, 상기 제 1 전송 수단은,상기 리셋신호에 따라 접지전원전압 레벨을 전송하는 제 1 전송게이트로 구성되는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
- 제 4 항에 있어서, 상기 제 2 전송 수단은,상기 리셋신호에 따라 상기 비교신호를 전송하는 제 2 낸드게이트와,상기 제 2 낸드게이트로부터 출력된 신호에 따라 공급전원전압 레벨을 전송하는 제 2 전송게이트를 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
- 제 4 항에 있어서, 상기 레벨 유지 수단은,래치수단을 포함하는 것을 특징으로 하는 클럭 사이클 시간 검출 회로.
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Applications Claiming Priority (1)
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| KR1020030076253A KR100631172B1 (ko) | 2003-10-30 | 2003-10-30 | 클럭 사이클 시간 검출 회로 |
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- 2003-10-30 KR KR1020030076253A patent/KR100631172B1/ko not_active IP Right Cessation
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| KR20050041188A (ko) | 2005-05-04 |
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