KR20160076214A - 반도체 장치 - Google Patents

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Abstract

입력 클럭 및 체배 결정 신호에 응답하여 복수개의 주파수 제어 신호를 생성하는 체배 제어부, 및 상기 입력 클럭, 상기 체배 결정 신호, 및 상기 복수개의 주파수 제어 신호에 응답하여 출력 클럭을 생성하는 클럭 출력부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 고속화됨에 따라, 반도체 장치에 입출력되는 신호들이 클럭에 동기되어 입출력되도록 설계되고 있다.
속도가 빠른 반도체 장치일수록 주파수가 높은 클럭에 동기된 신호들을 입력 받고 출력된다. 하지만 동작이 빠른 반도체 장치일수록 전력 소모가 심할 수 있고, 사용자 또는 반도체 장치의 동작 환경에 따라 동작 속도를 늦출 필요가 발생할 수도 있다.
고속 동작 및 저속동작을 모두 수행할 수 있는 반도체 장치는 높은 주파수의 클럭을 낮은 주파수의 클럭으로 변환할 수 있는 회로가 필요하다. 또한 주파수 변환이 필요한 경우 변환전 클럭과 변환후의 클럭의 위상차가 없어야 한다.
본 발명은 높은 주파수의 클럭을 낮은 주파수의 클럭으로 변환할 경우 변환전의 클럭과 변환후의 클럭의 스큐(skew)를 줄일 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 입력 클럭 및 체배 결정 신호에 응답하여 복수개의 주파수 제어 신호를 생성하는 체배 제어부, 및 상기 입력 클럭, 상기 체배 결정 신호, 및 상기 복수개의 주파수 제어 신호에 응답하여 출력 클럭을 생성하는 클럭 출력부를 포함한다.
본 발명에 따른 반도체 장치는 주파수를 변환할 경우 주파수 변환전과 후의 클럭들 사이에 위상차를 제거함으로써, 클럭에 동기되어 동작하는 반도체 장치의 동작 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 체배 제어부의 구성도,
도 3은 도 1의 클럭 출력부의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 체배 제어부(100), 및 클럭 출력부(200)를 포함한다.
상기 체배 제어부(100)는 체배 결정 신호(M_GDEN)에 응답하여 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)를 생성한다. 이때, 상기 체배 제어부(100)는 동기 리셋 신호(RST_sync) 및 비동기 리셋 신호(RST_async)에 응답하여 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)를 초기화시킨다. 예를 들어, 상기 체배 제어부(100)는 상기 체배 결정 신호(M_GDEN)가 인에이블되면 입력 클럭(CLK_in)의 주파수가 가변될 수 있도록 입력 클럭(CLK_in)에 응답하여 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)를 생성하고, 상기 체배 결정 신호(M_GDEN)가 디스에이블되면 상기 입력 클럭(CLK_in)과는 무관하게 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC) 각각을 특정 레벨로 고정시킨다.
상기 클럭 출력부(200)는 상기 체배 결정 신호(M_GDEN) 및 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)에 응답하여 상기 입력 클럭(CLK_in)을 출력 클럭(CLK_out)으로서 출력하거나, 상기 입력 클럭(CLK_in)의 주파수를 가변시켜 상기 출력 클럭(CLK_out)으로서 출력한다. 예를 들어, 상기 클럭 출력부(200)는 상기 체배 결정 신호(M_GDEN)가 디스에이블되면 상기 입력 클럭(CLK_in)을 상기 출력 클럭(CLK_out)으로서 출력한다. 상기 클럭 출력부(200)는 상기 체배 결정 신호(M_GDEN)가 인에이블되면 상기 입력 클럭(CLK_in) 및 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)에 응답하여 상기 입력 클럭(CLK_in)의 주파수보다 더 낮은 주파수의 상기 출력 클럭(CLK_out)을 생성하여 출력한다.
상기 체배 제어부(100)는 도 2에 도시된 바와 같이, 래치 제어부(110), 및 래치부(120)를 포함한다.
상기 래치 제어부(110)는 상기 체배 결정 신호(M_GDEN) 및 상기 비동기 리셋 신호(RST_async)에 응답하여 초기화 신호(IN_s)를 생성한다. 예를 들어, 상기 래치 제어부(110)는 상기 체배 결정 신호(M_GDEN)가 로우 레벨로 디스에이블되거나 상기 비동기 리셋 신호(RST_async)가 로우 레벨로 인에이블되면 상기 초기화 신호(In_s)를 로우 레벨로 인에이블시킨다. 또한 상기 래치 제어부(110)는 상기 비동기 리셋 신호(RST_async)가 하이 레벨로 디스에이블된 상태에서 상기 체배 결정 신호(M_GDEN)가 하이 레벨로 인에이블되면 상기 초기화 신호(In_s)를 하이 레벨로 디스에이블시킨다.
상기 래치 제어부(110)는 제 1 낸드 게이트(ND1) 및 제 1 인버터(IV1)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 상기 체배 결정 신호(M_GDEN) 및 상기 비동기 리셋 신호(RST_async)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 초기화 신호(In_s)를 출력한다.
상기 래치부(120)는 상기 초기화 신호(In_s)가 디스에이블되고, 동기 리셋 신호(RST_sync)가 디스에이블되면 상기 입력 클럭(CLK_in)에 응답하여 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)를 생성한다. 예를 들어, 상기 래치부(120)는 상기 입력 클럭(CLK_in)의 한 주기가 경과할 때마다 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC) 각각의 신호 레벨을 천이시킨다. 또한 상기 래치부(120)는 상기 초기화 신호(In_s) 및 상기 동기 리셋 신호(RST_sync) 중 하나가 인에이블되면 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)를 각각 특정 레벨로 고정시킨다. 예를 들어, 상기 래치부(120)는 상기 초기화 신호(In_s) 및 상기 동기 리셋 신호(RST_sync) 중 하나가 인에이블되면 상기 제 1 및 제2 주파수 제어 신호(F_ctrlA, F_ctrlB)는 하이 레벨로 인에이블시키고, 상기 제 3 주파수 제어 신호(F_ctrlC)는 로우 레벨로 디스에이블시킨다.
상기 래치부(120)는 제 2 내지 제 4 낸드 게이트(ND2, ND3, ND4), 제 2 내지 제 5 인버터(IV2, IV3, IV4, IV5), 제 1 및 제 2 패스 게이트(PG1, PG2), 및 트랜지스터(P1)를 포함한다. 상기 제 2 낸드 게이트(ND2)는 상기 입력 클럭(CLK_in) 및 상기 초기화 신호(In_s)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받는다. 상기 제 3 낸드 게이트(ND3)는 상기 동기 리셋 신호(RST_sync) 및 상기 제 3 주파수 제어 신호(F_ctrlC)를 입력 받는다. 상기 제 1 패스 게이트(PG1)는 제 1 제어단에 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받고 제 2 제어단에 상기 제 2 인버터(IV2)의 출력 신호를 입력 받으며 입력단에 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받는다. 상기 제 4 낸드 게이트(ND4)는 상기 제 1 패스 게이트(PG1)의 출력 신호 및 상기 초기화 신호(In_s)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 4 낸드 게이트(ND4)의 출력 신호를 입력 받아 상기 제 4 낸드 게이트(ND4)의 입력 신호로서 출력한다. 이때, 상기 제 4 낸드 게이트(ND4)의 출력 신호는 상기 제 1 주파수 제어 신호(F_ctrlA)이다. 상기 제 2 패스 게이트(PG2)는 제 1 제어단에 상기 제 2 인버터(IV2)의 출력 신호를 입력 받고 제 2 제어단에 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받으며, 입력단에 상기 제 4 낸드 게이트(ND4)의 출력 신호를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 2 패스 게이트(PG2)의 출력 신호를 입력 받아 상기 제 3 주파수 제어 신호(F_ctrlC)로서 출력한다. 상기 제 5 인버터(IV5)는 상기 제 4 인버터(IV4)의 출력 신호를 입력 받아 상기 제 4 인버터(IV4)의 입력 신호로서 출력한다. 이때, 상기 제 2 패스 게이트(PG2)와 상기 제 4 인버터(IV4)가 연결된 노드에서 상기 제 2 주파수 제어 신호(F_ctrlB)가 출력된다. 상기 트랜지스터(P1)는 게이트에 상기 초기화 신호(In_s)를 입력 받고 드레인에 상기 외부 전압(VDD)을 인가 받으며 소오스에 상기 제 4 및 제 5 인버터(IV4, IV5)가 연결된 노드가 연결된다.
상기 클럭 출력부(200)는 도 3에 도시된 바와 같이, 제 5 내지 제 8 낸드 게이트(ND5, ND6, ND7, ND8), 및 제 6 인버터(IV6)를 포함한다. 상기 제 5 낸드 게이트(ND5)는 상기 입력 클럭(CLK_in) 및 상기 제 3 주파수 제어 신호(F_ctrlC)를 입력 받는다. 상기 제 6 낸드 게이트(ND6)는 상기 입력 클럭(CLK_in) 및 상기 제 2 주파수 제어 신호(F_ctrlB)를 입력 받는다. 상기 제 7 낸드 게이트(ND7)는 상기 제 1 주파수 제어 신호(F_ctrlA), 상기 제 5 낸드 게이트(ND5)의 출력 신호 및 상기 체배 결정 신호(M_GDEN)를 입력 받는다. 상기 제 8 낸드 게이트(ND8)는 상기 제 6 및 제 7 낸드 게이트(ND6, ND7)의 출력 신호를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 제 8 낸드 게이트(ND8)의 출력 신호를 입력 받아 상기 출력 클럭(CLK_out)을 출력한다. 이때, 상기 제 5 낸드 게이트(ND5)와 상기 제 7 낸드 게이트(ND7)가 연결된 노드를 제 1노드(N1)라 하고, 상기 제 6 낸드 게이트(ND6)와 상기 제 8 낸드 게이트(ND8)가 연결된 노드를 제 2 노드(N2)라 하며, 상기 제 7 낸드 게이트(ND7)와 상기 제 8 낸드 게이트(ND8)가 연결된 노드를 제 3 노드(N3)라 한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 장치는 입력 클럭(CLK_in)과 동일한 주파수의 출력 클럭(CLK_out)을 출력하거나 상기 입력 클럭(CLK_in)의 주파수보다 낮은 주파수의 출력 클럭(CLK_out)을 출력하도록 구성된다. 예를 들어 도 1 내지 도 3에 도시한 본 발명의 실시예에 따른 반도체 장치는 상기 입력 클럭(CLK_in)의 1/2의 주파수를 갖는 상기 출력 클럭(CLK_out)을 생성하는 구성을 개시한 것이다.
먼저, 본 발명의 실시예에 따른 반도체 장치가 상기 입력 클럭(CLK_in)과 동일한 주파수의 출력 클럭(CLK_out)을 생성하는 동작을 설명한다.
도 2을 참조하면, 체배 결정 신호(M_GDEN)가 로우 레벨로 디스에이블되면 제 1 주파수 제어 신호(F_ctrlA)가 하이 레벨로 고정되고, 제 2 주파수 제어 신호(F_ctrlB)4가 하이 레벨로 고정되며, 제 3 주파수 제어 신호(F_ctrlC)가 로우 레벨로 고정된다.
도 3을 참조하면, 상기 체배 결정 신호(M_GDEN)가 로우 레벨로 디스에이블되면 제 3 노드(N3)가 하이 레벨로 고정된다. 또한 상기 제 2 주파수 제어 신호(F_ctrlB)가 하이 레벨로 고정되므로, 상기 입력 클럭(CLK_in)은 제 6 낸드 게이트(ND6)를 통해 제 2 노드(N2)를 거쳐 제 8 낸드 게이트(ND8) 및 제 6 인버터(IV6)를 통해 상기 출력 클럭(CLK_out)으로서 출력된다.
즉, 상기 체배 결정 신호(M_GDEN)가 디스에이블되면 체배 제어부(100)는 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC) 각각은 특정 레벨로 고정되고, 클럭 출력부(200)는 고정된 레벨의 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)를 입력 받아 상기 입력 클럭(CLK_in)과 동일한 주파수의 상기 출력 클럭(CLK_out)을 출력한다.
다음, 본 발명의 실시예에 따른 반도체 장치가 상기 입력 클럭(CLK_in)보다 더 낮은 주파수(예를 들어, 1/2의 주파수)의 상기 출력 클럭(CLK_out)을 출력하는 경우를 설명한다.
상기 체배 제어부(100)는 상기 체배 결정 신호(M_GDEM)가 하이 레벨로 인에이블되면 상기 입력 클럭(CLK_in)이 특정 레벨로 천이할 때마다 각자의 레벨이 천이되는 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)를 생성한다.
상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC) 각각은 상기 체배 결정 신호(M_GDEN), 동기 리셋 신호(RST_sync), 및 비동기 리셋 신호(RST_async)에 의해 초기화된 값(특정 레벨)으로부터 상기 입력 클럭(CLK_in)이 하이 레벨로 천이할 때마다 각자의 레벨이 다른 레벨로 천이된다.
예를 들어, 상기 제 1 주파수 제어 신호(F_ctrlA)는 하이 레벨로 고정되어 있다가 상기 입력 클럭(CLK_in)이 하이 레벨로 천이할때마다 다른 레벨로 천이된다. 상기 제 2 주파수 제어 신호(F_ctrlB)는 하이 레벨로 고정되어 있다가 상기 입력 클럭(CLK_in)이 로우 레벨로 천이할 때마다 다른 레벨로 천이된다. 상기 제 3 주파수 제어 신호(F_ctrlC)는 로우 레벨로 고정되어 있다가 상기 입력 클럭(CLK_in)이 로우 레벨로 천이할때마다 다른 레벨로 천이된다. 이때, 상기 제2 주파수 제어 신호(F_ctrlB)가 반전되어 상기 제 3 주파수 제어 신호(F_ctrlC)로서 출력되므로, 상기 제 3 주파수 제어 신호(F_ctrlC) 또한 상기 입력 클럭(CLK_in)이 로우 레벨로 천이할 때 마다 다른 레벨로 천이된다고 할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 타이밍도를 개시한 것으로, 도 2 및 도 3에 개시된 소자(낸드 게이트, 인버터, 패스 게이트 등)들의 지연 시간까지 계산된 타이밍도이다.
상기 입력 클럭(CLK_in)이 도 4에 개시된 바와 같이, 상기 체배 제어부(100)에 입력된다. 이때, 상기 체배 결정 신호(MD_GDEN)는 하이 레벨로 인에이블된 상태이고, 상기 비동기 리셋 신호(RST_async) 및 상기 동기 리셋 신호(RST_sync)는 디스에이블된 상태이다. 그러므로, 상기 초기화 신호(In_s)는 하이 레벨로 디스에이블된 상태이다.
도 2를 참조하면, 상기 체배 제어부(100)는 상기 입력 클럭(CLK_in)이 1 주기 경과할 때마다 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)의 레벨을 천이시킨다.
더욱 상세히 설명하면, 제 1 패스 게이트(PG1)는 상기 입력 클럭(CLK_in)이 하이 레벨로 천이할 때마다 턴온되어 제 3 낸드 게이트(ND3)의 출력 신호를 제 4 낸드 게이트(ND4)에 전달한다. 상기 제 4 낸드 게이트(ND4)는 상기 제 1 주파수 제어 신호(F_ctrlA)를 출력한다. 그러므로, 상기 제 1 주파수 제어 신호(CLK_in)는 상기 입력 클럭(CLK_in)이 하이 레벨로 천이할 때마다 도 4에 도시된 바와 같이, 천이하는 신호로서 출력된다.
제 2 패스 게이트(PG2)는 상기 입력 클럭(CLK_in)이 로우 레벨로 천이할 때마다 턴온되어 상기 제1 주파수 제어 신호(F_ctrlA)를 제 4 인버터(IV4)에 전달한다. 이때, 상기 제 2 패스 게이트(PG2)의 출력 신호가 상기 제 2 주파수 제어 신호(F_ctrlB)이다. 그러므로, 상기 제 2 주파수 제어 신호(F_ctrlB)는 상기 입력 클럭(CLK_in)이 로우 레벨로 천이할 때마다 도 4에 도시된 바와 같이, 천이하는 신호로서 출력된다.
상기 제 3 주파수 제어 신호(F_ctrlC)는 상기 제 4 인버터(IV4)의 출력 신호이므로, 상기 제 3 주파수 제어 신호(F_ctrlC)는 도 4에 도시된 바와 같이, 상기 제 2 주파수 제어 신호(F_ctrlB)의 위상과 반대되는 위상을 갖는 신호로서 출력된다.
상기 제 3 주파수 제어 신호(F_ctrlC)는 다시 상기 제 3 낸드 게이트(ND3)의 입력 신호로서 입력되며, 상기 입력 클럭(CLK_in)이 하이 레벨로 천이할 때 상기 제 4 낸드 게이트(ND4)의 입력 신호로서 입력된다.
상기 제 3 주파수 제어 신호(F_ctrlC)가 피드백되어 상기 입력 클럭(CLK_in)의 레벨 천이에 따라 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)의 레벨을 결정하므로, 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)는 주기적으로 천이되는 신호로서 출력된다.
상기와 같이 생성된 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)와 상기 입력 클럭(CLK_in) 및 상기 체배 결정 신호(M_GDEN)가 도 3의 클럭 출력부(200)에 입력된다.
제 5 낸드 게이트(ND5)는 상기 입력 클럭(CLK_in) 및 상기 제 3 주파수 제어 신호(F_ctrlC)를 입력 받아 제 1 노드(N1)의 전압 레벨을 결정한다. 그러므로, 상기 제 1 노드(N1)의 전압 레벨은 도 4에 도시된 바와 같이, 상기 입력 클럭(CLK_in)과 상기 제 3 주파수 제어 신호(F_ctrlC)가 모두 하이 레벨일 경우만 로우 레벨로 천이된다. 한편, 상기 제 1 노드(N1)의 전압 레벨은 상기 입력 클럭(CLK_in) 및 상기 제 3 주파수 제어 신호(F_ctrlC) 중 하나라도 로우 레벨이면 하이 레벨로 천이된다.
제 6 낸드 게이트(ND6)는 상기 입력 클럭(CLK_in) 및 상기 제 2 주파수 제어 신호(F_ctrlB)를 입력 받아 제 2 노드(N2)의 전압 레벨을 결정한다. 그러므로, 상기 제 2 노드(N2)의 전압 레벨은 도 4에 도시된 바와 같이, 상기 입력 클럭(CLK_in)과 상기 제 2 주파수 제어 신호(F_ctrlB)가 모두 하이 레벨일 경우에만 로우 레벨로 천이된다. 한편, 상기 제 2 노드(N2)의 전압 레벨은 상기 입력 클럭(CLK_in) 및 상기 제 2 주파수 제어 신호(F_ctrlB) 중 하나라도 로우 레벨이면 하이 레벨로 천이된다.
제 7 낸드 게이트(ND7)는 상기 제 1 주파수 제어 신호(F_ctrlA), 상기 체배 결정 신호(M_GDEN) 및 상기 제 5 낸드 게이트(ND5)의 출력 신호를 입력 받아 제 3 노드(N3)의 전압 레벨을 결정한다. 이때, 상기 체배 결정 신호(M_GDEN)는 하이 레벨로 인에이블된 상태이므로, 상기 제 3 노드(N3)의 전압 레벨은 상기 제 1 주파수 제어 신호(F_ctrlA) 및 상기 제 5 낸드 게이트(ND5)의 출력 신호 즉, 상기 제 1 노드(N1)의 전압 레벨에 따라 결정된다. 그러므로, 상기 제 3 노드(N3)의 전압 레벨은 도 4에 도시된 바와 같이, 상기 제 1 주파수 제어 신호(F_ctrlA)와 상기 제 1 노드(N1)의 전압 레벨이 모두 하이 레벨일 경우에만 로우 레벨로 천이된다. 한편, 상기 제 3 노드(N3)의 전압 레벨은 상기 제 1 노드(N1)의 전압 레벨 및 상기 제 1 주파수 제어 신호(F_ctrlA) 중 하나라도 로우 레벨이면 하이 레벨로 천이된다.
제 8 낸드 게이트(N8) 및 제 6 인버터(IV6)는 상기 제 2 노드(N2) 및 제 3 노드(N3)의 전압 레벨에 따라 상기 출력 클럭(CLK_out)의 전압 레벨을 결정한다. 그러므로, 상기 출력 클럭(CLK_out)은 도 4에 도시된 바와 같이, 상기 제 2 및 제 3 노드(N2, N3)가 모두 하이 레벨일 경우에만 하이 레벨로 천이된다. 한편, 상기 출력 클럭(CLK_out)은 상기 제 2 및 제 3 노드(N2, N3) 중 하나라도 로우 레벨이면 로우 레벨로 천이한다.
상기 출력 클럭(CLK_out)은 상기 제 2 및 제 3 노드(N2, N3)가 모두 하이 레벨일 경우 하이 레벨로 천이하고, 상기 제 2 노드(N2)의 전압 레벨은 상기 입력 클럭(CLK_in)과 상기 제 2 주파수 제어 신호(F_ctrlB)가 모두 하이 레벨일 경우 로우 레벨로 천이하며, 상기 제 3 노드(N3)의 전압 레벨은 상기 입력 클럭(CLK_in), 및 상기 제 1 및 제 3 주파수 제어 신호(F_ctrlA, F_ctrlC)가 모두 하이 레벨일 경우 로우 레벨로 천이한다.
결국, 상기 출력 클럭(CLK_out)은 상기 입력 클럭(CLK_in)이 하이 레벨로 천이할 때 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)의 조합에 의해 천이한다. 그러므로, 상기 출력 클럭(CLK_out)이 하이 레벨로 천이하는 타이밍(라이징 타이밍)은 상기 입력 클럭(CLK_in)이 하이 레벨로 천이하는 타이밍(라이징 타이밍)에 의해 결정된다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 상기 입력 클럭(CLK_in)과 동일한 주파수의 상기 출력 클럭(CLK_out)을 생성할 경우 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC)의 고정된 레벨에 의해 제 3 노드(N3)의 전압 레벨이 고정되고, 상기 입력 클럭(CLK_in)의 전압 레벨이 천이할 때 제 2 노드(N2)의 전압 레벨이 천이되어 상기 출력 클럭(CLK_out)의 전압 레벨이 천이하도록 동작하도록 구성되었기 때문에 상기 입력 클럭(CLK_in)과 동일한 주파수의 상기 출력 클럭(CLK_out)을 생성할 수 있다. 또한 본 발명의 실시예에 따른 반도체 장치는 상기 입력 클럭(CLK_in)의 주파수보다 더 낮은 주파수의 상기 출력 클럭(CLK_out)을 생성할 경우 상기 입력 클럭(CLK_in)의 설정된 주기마다 전압 레벨이 가변되는 상기 제 1 내지 제 3 주파수 제어 신호(F_ctrlA, F_ctrlB, F_ctrlC) 및 상기 입력 클럭(CLK_in)에 응답하여 제 2 및 제 3 노드(N2, N3)의 전압 레벨을 결정하고, 제 2 및 제 3 노드(N2, N3)의 전압 레벨에 따라 상기 출력 클럭(CLK_out)을 생성한다. 결국, 상기 출력 클럭(CLK_out)은 제 2 및 제 3 노드(N2, N3)의 전압 레벨에 따라 제 8 낸드 게이트(ND8), 및 제 6 인버터(IV6)를 통해 출력된다.
이처럼, 본 발명의 실시예에 따른 반도체 장치는 입력 클럭과 동일한 주파수의 출력 클럭을 생성할 경우 출력 클럭이 생성되는 경로(N2, N3, ND8 및 IV6)와 입력 클럭보다 더 낮은 주파수의 출력 클럭을 생성할 경우 출력 클럭이 생성되는 경로(N2, N3, ND8 및 IV6)가 동일하다. 그러므로, 본 발명의 실시예에 따른 반도체 장치는 입력 클럭과 동일한 주파수의 출력 클럭을 생성하거나, 입력 클럭보다 더 낮은 주파수의 출력 클럭을 생성할 경우, 주파주 변경 전과 후의 출력 클럭의 위상 차를 제거할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 입력 클럭 및 체배 결정 신호에 응답하여 복수개의 주파수 제어 신호를 생성하는 체배 제어부; 및
    상기 입력 클럭, 상기 체배 결정 신호, 및 상기 복수개의 주파수 제어 신호에 응답하여 출력 클럭을 생성하는 클럭 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 체배 제어부는
    상기 체배 결정 신호에 응답하여 상기 복수개의 주파수 제어 신호 각각의 전압 레벨을 고정시키거나, 상기 입력 클럭의 설정된 주기마다 상기 복수개의 주파수 제어 신호의 전압 레벨을 천이시키는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 체배 제어부는
    상기 체배 결정 신호가 디스에이블되면 상기 복수개의 주파수 제어 신호 각각의 전압 레벨을 고정시키고, 상기 체배 결정 신호가 인에이블되면 상기 입력 클럭의 설정된 주기마다 상기 복수개의 주파수 제어 신호의 전압 레벨을 천이시키는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 클럭 출력부는
    상기 체배 결정 신호가 디스에이블되면 상기 입력 클럭과 동일한 주파수의 상기 출력 클럭을 생성하고, 상기 체배 결정 신호가 인에이블되면 상기 입력 클럭보다 낮은 주파수의 상기 출력 클럭을 생성하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 클럭 출력부는
    상기 체배 결정 신호가 디스에이블되면 상기 복수개의 주파수 제어 신호 및 상기 입력 클럭에 응답하여 상기 입력 클럭이 천이할 때마다 천이하는 상기 출력 클럭을 생성하고,
    상기 체배 결정 신호가 인에이블되면 상기 복수개의 주파수 제어 신호 및 상기 입력 클럭에 응답하여 상기 입력 클럭이 설정된 주기를 경과할 때마다 천이하는 출력 클럭을 생성하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 복수개의 주파수 제어 신호는 제 1 주파수 제어 신호, 제 2 주파수 제어 신호 및 제 3 주파수 제어 신호를 포함하고,
    상기 클럭 출력부는
    상기 입력 클럭의 전압 레벨 및 상기 제 3 주파수 제어 신호의 전압 레벨을 논리 조합하여 제 1 노드의 전압 레벨을 결정하는 제 1 논리 소자,
    상기 입력 클럭의 전압 레벨 및 상기 제 2 주파수 제어 신호의 전압 레벨을 논리 조합하여 제 2 노드의 전압 레벨을 결정하는 제 2 논리 소자,
    상기 체배 결정 신호의 전압 레벨, 상기 제 1 주파수 제어 신호의 전압 레벨, 및 상기 제 1 노드의 전압 레벨을 논리 조합하여 제 3 노드의 전압 레벨을 결정하는 제 3 논리 소자 및
    상기 제 2 및 제 3 노드의 전압 레벨에 따라 상기 출력 클럭을 출력하는 제 4 논리 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 3 논리 소자 각각은 각 입력이 모두 하이 레벨일 경우 로우 레벨을 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 4 논리 소자는 상기 제 2 및 제 3 노드의 전압 레벨이 모두 하이 레벨일 경우 상기 출력 클럭을 하이 레벨로 천이시키는 곱 연산을 수행하는 직렬로 연결된 낸드 게이트 및 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
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