KR101738783B1 - 멀티플렉서 및 래치 시스템 - Google Patents

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Abstract

메모리는 클럭 발생기 및 멀티플렉싱 래치 회로를 포함한다. 클럭 발생기는 멀티플렉싱 선택 신호 및 클럭 신호에 기반하여 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호를 발생하고, 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호를 전송하도록 구성된다. 멀티플렉싱 래치 회로는 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호에 기반하여 제1 데이터 또는 제2 데이터를 선택하고, 선택된 데이터를 저장하고 출력하도록 구성된다.

Description

멀티플렉서 및 래치 시스템 {MULTIPLEXER AND LATCH SYSTEM}
집적 회로에서, 메모리, 아날로그-디지털 컨버터, 프로세서, 및 다른 유사한 디바이스 중 하나 이상과 같은 다수의 개별 디바이스가 존재한다. 개별 디바이스는 제조 중 또는 후에 테스트되는 것이 불가능할 수도 있다. 소형 프로세스 노드(예를 들어, 22 nm)에서, 개별 디바이스는 때때로 몇몇 용례에서 이들 소형 프로세스 노드에서 사용 가능한 이러한 프로브가 너무 취약하기 때문에, 웨이퍼 프로브를 거쳐 테스트되지 않는다. 이와 같이, 몇몇 용례에서, 개별 디바이스의 웨이퍼 레벨 테스트는 덜 바람직하고, 온-칩 테스트(on-chip testing)가 바람직하다. 온-칩 테스트를 수행하기 위해, 집적 회로의 개별 디바이스는 상이한 동작을 수행하기 위해 데이터 소스를 선택하기 위한 멀티플렉서 및 래치를 포함할 수도 있다.
일 실시예에서, 메모리는 클럭 발생기 및 멀티플렉싱 래치 회로를 포함한다. 클럭 발생기는 선택 신호 및 클럭 신호에 응답하여 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호를 발생하기 위한 것이다. 멀티플렉싱 래치 회로는 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호에 기반하여 제1 데이터 라인 상에 제1 데이터를 또는 제2 데이터 라인 상에 제2 데이터를 선택하고, 선택된 데이터를 저장하고 출력하도록 구성된다.
다른 실시예에서, 본 명세서는 메모리에서 데이터를 선택하는 방법을 설명한다. 방법은 선택 신호 및 클럭 신호에 기반하여 제1 데이터 라인 세트를 선택적으로 래칭하기 위한 제1 래칭 클럭 신호 및 제2 데이터 라인 세트를 선택적으로 래칭하기 위한 제2 래칭 클럭 신호를 발생하는 것을 포함한다. 방법은 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호에 기반하여 제1 데이터 라인 세트 또는 제2 데이터 라인 세트를 래치 내에 저장하도록 선택하는 것을 더 포함한다. 방법은 선택된 데이터 라인으로부터 데이터를 제1 래치 내에 저장하고, 선택된 데이터에 기반하여 메모리 동작을 수행하도록 데이터를 출력한다.
다른 실시예에서, 메모리는 클럭 발생기 및 멀티플렉싱 래치 회로를 포함한다. 클럭 발생기는 멀티플렉싱 선택 신호 및 클럭 신호에 응답하여 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호를 발생하도록 구성된다. 멀티플렉싱 래치는 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호에 기반하여 제1 데이터 라인 상에 제1 데이터를 또는 제2 데이터 라인 상에 제2 데이터를 선택하고, 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호에 기반하여 선택된 데이터를 저장하고 출력하도록 구성된다.
본 발명의 양상은 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않다는 것이 주목되어야 한다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 몇몇 실시예에 따른, 인터페이스 회로의 블록 다이어그램.
도 2는 몇몇 실시예에 따른, 도 1의 집적 회로 내에 래칭 클럭 신호를 발생하기 위한 클럭 발생기의 회로 다이어그램.
도 3은 몇몇 실시예에 따른, 도 1의 집적 회로의 도 2의 클럭 발생기의 타이밍 다이어그램.
도 4a는 몇몇 실시예에 따른, 도 1의 집적 회로에서 래칭 클럭 신호를 사용하여 데이터를 선택하고 래칭하기 위한 멀티플렉싱 래치의 회로 다이어그램이고, 도 4b는 멀티플렉싱 래치 회로의 동작의 타이밍 다이어그램.
도 5a는 몇몇 실시예에 따른, 도 1의 집적 회로에서 래칭 클럭 신호를 사용하여 데이터를 선택하고 래칭하기 위한 다른 멀티플렉싱 래치의 회로 다이어그램이고, 도 5b는 멀티플렉싱 래치 회로의 동작의 타이밍 다이어그램.
도 6은 몇몇 실시예에 따른, 도 1의 집적 회로에서 래칭 클럭 신호를 사용하여 데이터를 선택하고 래칭하기 위한 다른 멀티플렉싱 래치의 회로 다이어그램.
도 7은 몇몇 실시예에 따른, 래칭 클럭 신호를 사용하여 데이터를 멀티플렉싱하고 래칭하는 방법의 흐름도.
도 8은 그 위에서 또는 그에 의해 실시예가 구현되는 컴퓨터 또는 프로세서 기반 시스템의 기능 블록 다이어그램.
이하의 개시내용은 제공된 요지의 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일뿐이고, 한정은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있도록 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
하나 이상의 실시예에 따른 인터페이스 회로는 래칭 클럭 신호를 발생하도록 구성된 클럭 발생기 및 래칭 클럭 신호에 기반하여 데이터를 선택하고 래칭하도록 구성된 멀티플렉싱 래치 회로를 포함한다. 멀티플렉싱 래치 회로는 개별 멀티플렉서 및 래치보다 적은 수의 트랜지스터를 갖는다. 또한, 멀티플렉싱 래치 회로는 스위칭 지연의 수를 감소시키고, 인터페이스 회로의 속도를 증가시킨다. 감소된 수의 트랜지스터는 집적 회로 내에 인터페이스 회로에 의해 점유된 공간을 또한 감소시킨다.
도 1은 몇몇 실시예에 따른, 인터페이스 회로(100)의 블록 다이어그램이다. 인터페이스 회로(100)는 N개의 데이터 라인을 갖는 데이터 라인 세트(A) 및 N개의 데이터 라인을 또한 갖는 데이터 라인 세트(B)로부터 데이터를 수신하고, N은 2 초과의 양의 정수이다. 데이터 라인 세트(A, B)는 정상 모드를 위한 데이터 버스 및 테스트 모드를 위한 테스트 버스와 같은 데이터의 상이한 소스를 전달하도록 구성된다. 몇몇 실시예에서, 인터페이스 회로(100)는 2개 초과의 데이터 라인 세트를 포함한다. 몇몇 실시예에서, 인터페이스 회로(100)는 메모리 회로를 테스트하기 위해 메모리 회로에 구현된다. 다른 실시예에서, 인터페이스 회로(100)는 그 디바이스를 테스트하기 위한 소스로부터 데이터를 수신하도록 구성된 집적 회로의 디바이스 내에 구현된다.
인터페이스 회로(100)는 클럭 라인(CLK) 상에서 클럭 신호를, 선택 라인(SEL) 상에서 선택 신호를 수신하도록 구성된 클럭 발생기(102)를 포함한다. 클럭 신호 및 선택 신호에 기반하여, 클럭 발생기(102)는 라인(CLK_A) 상에서 데이터 라인 세트(A)를 위한 래칭 클럭 신호(SA)를, 라인(CLK_B) 상에서 데이터 라인 세트(B)를 위한 래칭 클럭 신호(SB)를 발생하여 출력한다. 데이터 라인 세트(A)가 선택되면, 래칭 클럭 신호(SA)는 클럭 신호의 매 주기마다 2개의 논리값 사이를 교번하는 클럭 신호를 전달하고, 래칭 클럭 신호(SB)는 사전결정된 논리값을 전달한다. 데이터 라인 세트(B)가 선택되면, 래칭 클럭 신호(SB)는 클럭 신호를 전달하고, 래칭 클럭 신호(SA)는 사전결정된 논리값을 전달한다. 그러나, 인터페이스 회로(100)가 데이터 세트들 중 하나를 선택하도록 구성되기 때문에, 단일 래칭 클럭 신호는 클럭 신호를 전달한다. 몇몇 실시예에서, 클럭 발생기(102)는 2개 초과의 래칭 클럭 신호를 발생하도록 구성된다.
데이터 라인 세트(A)는 N개의 데이터 라인(A[1] 내지 A[N])을 포함하고, 데이터 라인 세트(B)는 N개의 데이터 라인(B[1] 내지 B[N])을 포함한다. 출력 데이터 라인(OUT)은 N개의 출력 데이터 라인(OUT[1] 내지 OUT[N])을 포함한다. 인터페이스 회로(100)는 N개의 멀티플렉싱 래치(ML[1] 내지 ML[N])["멀티플렉싱 래치(ML)"라 총칭함]를 포함한다. 멀티플렉싱 래치(ML[n])(n은 1 내지 N의 범위인 지수)가 데이터 라인 세트(A)의 데이터 라인(A[n]), 데이터 라인 세트(B)의 데이터 라인(B[n]), 및 출력 데이터 라인(OUT[n])에 결합된다. 멀티플렉싱 래치(ML)는 래칭 클럭 신호(SA, SB)를 수신하도록 또한 구성된다.
래칭 클럭 신호(SA, SB)에 기반하여, 멀티플렉싱 래치(ML)는 데이터 라인 세트(A) 또는 데이터 라인 세트(B)로부터 데이터를 수신하도록 선택하고, 선택된 데이터 라인 세트로부터 데이터를 저장하고, 선택된 데이터 라인 세트로부터의 데이터를 출력 데이터 라인(OUT) 상에 출력한다. 예를 들어, 인터페이스 회로(100)는 멀티플렉싱 래치(ML) 내의 데이터 라인 세트(A)를 선택하고, 데이터 라인 세트(A)로부터 데이터를 저장하고, 데이터를 출력 라인(OUT) 상에 출력한다. 몇몇 실시예에서, 인터페이스 회로(100)는 판독 또는 기록 동작을 수행하도록 메모리 어레이 내에 데이터를 출력한다.
도 2는 몇몇 실시예에 따른 래칭 신호(SA, SB)를 발생하기 위해, 도 1의 클럭 발생기(102)로서 사용 가능한 클럭 발생기(200)의 회로 다이어그램이다. 클럭 발생기는 제1 NAND 게이트(202), 제2 NAND 게이트(204), 및 인버터(206, 208)를 포함한다. 클럭 라인(CLK)이 인버터(206)의 입력 단자에 결합된다. 인버터(206)의 출력 단자는 NAND 게이트(202)의 제1 입력 단자 및 NAND 게이트(204)의 제1 입력 단자에 결합된다. NAND 게이트(202)의 제2 입력 단자가 선택 라인(SEL)에 결합된다. 선택 라인(SEL)은 또한 인버터(208)의 입력 단자에 결합되고, 인버터(208)의 출력 단자는 NAND 게이트(204)의 제2 입력 단자에 결합된다. NAND 게이트(202)의 출력 단자는 라인(CLK_A)에 결합되고, NAND 게이트(204)의 출력 단자는 라인(CLK_B)에 결합된다.
클럭 발생기(200)는 라인(CLK_A) 상에 데이터 라인 세트(A)를 선택하기 위한 래칭 클럭 신호(SA)를, 라인(CLK_B) 상에 데이터 라인 세트(B)를 선택하기 위한 래칭 클럭 신호(SB)를 발생하여 출력한다. 선택 라인(SEL) 상의 선택 신호는 데이터 라인 세트(A)가 선택될 때 논리 하이값(high value)[즉, 높은 전위 전압(VDD)]이고, 선택 라인(SEL) 상의 선택 신호는 데이터 라인 세트(B)가 선택될 때 논리 로우값(low value)[즉, 낮은 전위 전압(VSS)]이다.
데이터 라인 세트(A)가 선택되는 경우에[즉, 선택 라인(SEL) 상의 선택 신호가 논리 하이값임], 인버터(208)는 논리 하이값을 수신하고, 논리 하이값을 논리 로우값으로 반전하고, 논리 로우값을 NAND 게이트(204) 내에 출력하여, 이에 의해 NAND 게이트(204)가 라인(CLK_B) 상에서 논리 하이값으로서 래칭 클럭 신호(SB)를 출력하고 유지하도록 강요한다. 게다가, 라인(CLK) 상의 클럭 신호는 인버터(206)에 의해 반전되고, 선택 라인(SEL) 상에 선택 신호(즉, 논리 하이값)를 갖고 NAND 게이트(202) 내로 입력된다. 반전된 클럭 신호 및 선택 신호를 사용하여, NAND 게이트(202)는 라인(CLK_A) 상에 클럭 신호로서 래칭 클럭 신호(SA)를 발생하여 출력한다.
데이터 라인 세트(B)가 선택되는 경우에[즉, 선택 라인(SEL) 상의 선택 신호가 논리 로우값임], 라인(SEL) 상의 선택 신호는 NAND 게이트(202)가 라인(CLK_A) 상의 논리 하이값으로서 래칭 클럭 신호(SA)를 출력하여 유지하게 한다. 데이터 라인 세트(B)가 선택되면, 라인(CLK) 상의 클럭 신호는 인버터(206)에 의해 반전되고, 반전된 선택 신호(즉, 논리 하이값)를 갖고 NAND 게이트(204) 내에 입력된다. 이 방식으로, NAND 게이트(204)는 라인(CLK_B) 상에 클럭 신호로서 래칭 클럭 신호(SB)를 출력한다.
데이터 라인 세트(A)가 선택되면, 래칭 클럭 신호(SA)는 클럭 신호이고, 래칭 클럭 신호(SB)는 사전결정된 논리값이다. 데이터 라인 세트(B)가 선택되면, 래칭 클럭 신호(SB)는 클럭 신호이고, 래칭 클럭 신호(SA)는 사전결정된 논리값이다. 클럭 신호는 상위 반주기(즉, 논리 하이값)와 하위 반주기(즉, 논리 로우값) 사이에서 진동한다. 사전결정된 논리값은 논리 하이값에 대응한다. 몇몇 실시예에서, 사전결정된 논리값은 논리 로우값과 연계된 전압이다. 몇몇 실시예에서, 클럭 신호는 다른 유형의 연속파 신호(예를 들어, 사인파, 톱니파, 삼각파 등)이다. 몇몇 실시예에서, 클럭 발생기(200)는 2개 초과의 래칭 클럭 신호를 출력하도록 구성되고, 클럭 발생기(200)는 하나의 래칭 클럭 신호가 클럭 신호를 전달하고 나머지 래칭 클럭 신호가 사전결정된 논리값을 전달하도록 부가의 선택 신호들을 수신하도록 구성된다.
도 3은 몇몇 실시예에 따른, 집적 회로에 있어서, 도 2의 클럭 발생기(200)와 같은 클럭 발생기의 실시예의 타이밍 다이어그램이다. 명료화를 위해, 본 명세서에 개시된 타이밍 다이어그램은 간단화되고, 스위칭에 기인하여 발생하는 어떠한 지연도 나타내지 않는다. 데이터 라인 세트(A)가 시간(T0)에 선택되면, 라인(SEL) 상의 선택 신호는 논리 하이값이다. 이에 따라, 라인(CLK_A) 상의 래칭 클럭 신호(SA)는 상위 반주기와 하위 반주기 사이에서 교번하는 클럭 신호를 전달하고, 라인(CLK_B) 상의 래칭 클럭 신호(SB)는 사전결정된 논리값을 전달한다. 데이터 라인 세트(B)가 시간(T1)에 선택되게 될 때, 라인(SEL) 상의 선택 신호는 논리 로우값이다. 이에 따라, 라인(CLK_B) 상의 래칭 클럭 신호(SB)는 상위 반주기와 하위 반주기 사이에서 교번하는 클럭 신호를 전달하고, 라인(CLK_A) 상의 래칭 클럭 신호(SA)는 사전결정된 논리값을 전달한다.
도 4a는 몇몇 실시예에 따른, 도 2의 클럭 발생기(200)로부터 래칭 클럭 신호(SA, SB)를 사용하여 데이터를 선택하고 래칭하기 위한 멀티플렉싱 래치(400)의 회로 다이어그램이다. 도 4a의 회로 다이어그램은 명료화를 위해 동일한 라벨을 갖는 다른 라인과 전기적으로 접속된 라벨 표기된 라인을 포함한다. 멀티플렉싱 래치(400)는 도 1의 멀티플렉싱 래치(ML) 중 하나로서 사용 가능하다. 멀티플렉싱 래치(400)는 래칭 클럭 신호(SA, SB)에 기반하여 래칭하기 위해 데이터를 선택하도록 구성된 선택 회로(402) 및 선택 회로(404)를 포함한다. 멀티플렉싱 래치(400)는 인버터(414) 및 3상 인버터(416)를 더 포함한다. 인버터(414)는 3상 인버터(416)와 교차 결합되어 래치 회로를 형성한다. 인버터(414)는 선택 회로(402, 404)의 출력 단자에 결합된다.
선택 회로(402)는 3상 인버터(406) 및 인버터(408)를 포함한다. 3상 인버터(406)는 데이터 라인 세트(A)의 데이터 라인(A[n])에 결합된 입력 단자를 갖는다. 라인(CLK_A)은 3사 인버터(406)의 로우 인에이블 단자(low enable terminal) 및 인버터(408)의 입력 단자에 결합된다. 인버터(408)의 출력 단자는 3상 인버터(406)의 하이 인에이블 단자(high enable terminal)에 결합된다. 인버터(408)의 출력 단자는 또한 라인(CLKB_A)을 거쳐 3상 인버터(416)에 결합된다. 3상 인버터(406)의 출력 단자는 선택 회로(402)의 출력 단자에 결합된다.
선택 회로(404)는 3상 인버터(410)가 데이터 라인 세트(B)의 데이터 라인(B[n])에 결합된 입력 단자를 갖고, 라인(CLK_B)이 3상 인버터(410)의 로우 인에이블 단자 및 인버터(412)의 입력 단자에 결합되고, 인버터(412)의 출력 단자가 3상 인버터(410)의 하이 인에이블 단자에 결합되는 것을 제외하고는, 선택 회로(402)와 동일하다. 인버터(412)의 출력 단자는 또한 라인(CLKB_B)을 거쳐 3상 인버터(416)에 결합된다. 3상 인버터(410)의 출력 단자는 선택 회로(404)의 출력 단자에 결합된다.
인버터(414)의 입력 단자는 선택 회로(402, 404)의 출력 단자에 결합된다. 인버터(414)의 출력 단자는 3상 인버터(416)의 입력 단자에 결합되고, 3상 인버터(416)의 출력 단자는 또한 인버터(414)의 입력 단자에 결합된다. 인버터(414)의 출력 단자는 멀티플렉싱 래치(400)의 출력 단자와 접속된다.
3상 인버터(416)는 고전위 전압 소스(VDD)에 결합된 소스 단자, 라인(CLKB_A)을 거쳐 인버터(608)의 출력 단자에 결합된 게이트 단자, 및 PMOS 트랜지스터(420)의 소스 단자에 결합된 드레인 단자를 갖는 PMOS 트랜지스터(418)를 포함한다. PMOS 트랜지스터(420)는 라인(CLKB_B)을 거쳐 인버터(612)의 출력 단자에 결합된 게이트 단자 및 PMOS 트랜지스터(422)의 소스 단자에 결합된 드레인 단자를 또한 포함한다. PMOS 트랜지스터(422)는 인버터(414)의 출력 단자에 결합된 게이트 단자 및 인버터(414)의 입력 단자에 결합된 드레인 단자를 또한 포함한다.
3상 인버터(416)는 인버터(414)의 입력 단자에 결합된 드레인 단자, 인버터(414)의 출력 단자에 결합된 게이트 단자, 및 NMOS 트랜지스터(426)의 드레인 단자에 결합된 소스 단자를 갖는 NMOS 트랜지스터(424)를 또한 포함한다. NMOS 트랜지스터(426)는 라인(CLK_A)에 결합된 게이트 단자 및 NMOS 트랜지스터(428)의 드레인 단자에 결합된 소스 단자를 또한 포함한다. NMOS 트랜지스터(428)는 라인(CLK_B)에 결합된 게이트 단자 및 저전위 전압 소스(VSS)에 결합된 소스 단자를 또한 포함한다.
3상 인버터(416)는 PMOS 트랜지스터(418, 420)에 의해 형성된 2개의 로우 인에이블 단자를 포함한다. 3상 인버터(416) 내로의 입력이 논리 로우값일 때 PMOS 트랜지스터(418) 또는 PMOS 트랜지스터(420)가 턴오프되면, PMOS 트랜지스터(422)는 고전압 전위(VDD)를 수신하여 출력하지 않는다. 그러나, 양 PMOS 트랜지스터(418, 420)가 턴온되고 PMOS 트랜지스터(422)가 3상 인버터(414)의 출력 단자로부터 논리 로우값을 수신할 때, PMOS 트랜지스터(418 내지 422)는 고전압 전위(VDD)를 3상 인버터(416)의 출력 단자[즉, PMOS 트랜지스터(422)의 드레인]에 결합하여, 이에 의해 논리 하이값을 출력한다.
3상 인버터(416)는 NMOS 트랜지스터(426, 428)에 의해 형성된 2개의 하이 인에이블 단자를 또한 포함한다. NMOS 트랜지스터(426) 또는 NMOS 트랜지스터(428)가 턴오프되면, NMOS 트랜지스터(424)는 3상 인버터(416) 내로의 입력이 논리 하이값일 때 저전압 전위(VSS)를 수신하여 출력하지 않는다. 양 NMOS 트랜지스터(426, 428)가 턴온되고 NMOS 트랜지스터(424)가 인버터(414)의 출력 단자로부터 논리 하이값을 수신할 때, NMOS 트랜지스터(424 내지 428)는 저전압 전위(VSS)를 3상 인버터(416)의 출력 단자[즉, NMOS 트랜지스터(424)의 드레인]에 결합하여, 이에 의해 논리 로우값을 출력한다.
멀티플렉싱 래치(400)의 동작을 설명하기 위해, 데이터 라인 세트(A)의 선택된 데이터 라인(A[n]) 상의 입력 데이터는 데이터(DA)라 칭하고, 데이터 라인 세트(B)의 선택된 데이터 라인(B[n]) 상의 입력 데이터는 데이터(DB)라 칭한다. 데이터(DA) 및 데이터(DB)가 멀티플렉싱 래치(400) 내에서 반전된 형태에 있을 때, 데이터(DA) 및 데이터(DB)는 데이터(DBA) 및 데이터(DBB)라 칭한다. 또한, 멀티플렉싱 래치(400) 내의 다른 신호는 상보적 신호를 전달하기 위해 이하에 설명되는 바와 같이 반전될 수도 있다.
도 4b는 몇몇 실시예에 따른, 도 4a의 멀티플렉싱 래치(400) 및 클럭 발생기(200)의 다양한 노드에서 파형의 타이밍 다이어그램이다.
동작시에, 데이터 라인 세트(A)가 시간(T0)에 선택될 때, 래칭 클럭 신호(SA)는 3상 인버터(406)의 로우 인에이블 단자 내로 입력되는 클럭 신호이다. 인버터(408)는 또한 라인(CLK_A) 상에 래칭 클럭 신호(SA)를 수신하고, 라인(CLK_A) 신호 상의 래칭 클럭 신호를 반전하고, 반전된 래칭 클럭 신호(SBA)를 라인(CLKB_A)을 거쳐 3상 인버터(406)의 하이 인에이블 단자에 출력한다.
3상 인버터(406)의 출력 단자는 하이 인에이블 단자 및 로우 인에이블 단자에서 신호에 따라 인에이블링되도록 구성된다. 3상 인버터(406)의 로우 인에이블 단자는 논리 로우값을 수신하고 3상 인버터(406)의 하이 인에이블 단자는 논리 하이값을 수신하고, 3상 인버터(406)는 3상 인버터(406)의 입력 단자에서 논리값을 3상 인버터(406)의 출력 단자에서 반전된 논리값으로 반전하도록 인에이블링된다. 3상 인버터(406)의 로우 인에이블 단자가 논리 하이값을 수신하고 3상 인버터(406)의 하이 인에이블 단자가 논리 로우값을 수신할 때, 3상 인버터(406)는 디스에이블되고, 3상 인버터(406)의 출력 단자에서 고임피던스 상태를 갖는다.
따라서, 래칭 클럭 신호(SA)가 하위 반주기에 있고 반전된 래칭 클럭 신호(SBA)가 상위 반주기에 있을 때, 3상 인버터(406)의 로우 인에이블 단자는 논리 로우값을 수신하고 하이 인에이블 단자는 논리 하이값을 수신하여, 이에 의해 데이터(DA)를 수신하고, 데이터(DA)를 데이터(DBA)로 반전하고, 데이터(DBA)를 출력하도록 3상 인버터(406)를 인에이블링한다. 다른 한편으로, 래칭 클럭 신호(SA)가 상위 반주기에서 클럭 신호이고 반전된 래칭 클럭 신호(SBA)가 하위 반주기에 있을 때, 3상 인버터(406)의 로우 인에이블 단자는 논리 하이값을 수신하고 하이 인에이블 단자는 논리 로우값을 수신하여, 이에 의해 3상 인버터(406)의 출력 단자를 디스에이블시킨다.
또한, 데이터 라인 세트(A)가 데이터를 입력하도록 선택될 때[즉, 선택 신호가 데이터 라인 세트(A)가 선택된 것을 지시함], 라인(CLK_B) 상의 래칭 클럭 신호(SB)는 논리 하이값이다. 이 경우에, 선택 회로(404)는 디스에이블되도록 구성된다. 구체적으로, 논리 하이값은 3상 인버터(410)의 로우 인에이블 입력 내에 입력된다. 또한, 인버터(412)는 하이 논리값을 전달하는 래칭 클럭 신호(SB)를 수신하고, 하이 논리값을 로우 논리값으로 반전하고, 논리 로우값을 전달하는 반전된 클럭 신호(SBB)를 하이 인에이블 단자 내에 출력하여, 이에 의해 3상 인버터(410)가 디스에이블되고 출력 단자에서 고임피던스 상태를 갖게 한다. 따라서, 라인(CLK_B) 상에 사전결정된 논리값을 전달하는 래칭 클럭 신호(SB)는 선택 회로(404)를 디스에이블시킨다.
또한, 데이터 라인 세트(A)가 시간(T0)에 선택될 때, 논리 하이값을 전달하는 래칭 클럭 신호(SB)는 NMOS 트랜지스터(428)를 턴온하고 논리 로우값을 전달하는 반전된 래칭 클럭 신호(SBB)는 PMOS 트랜지스터(420)를 턴온한다. 또한 시간(T0)에, 래칭 클럭 신호(SA)의 상위 반주기는 NMOS 트랜지스터(426)를 턴온할 것이고, 반전된 래칭 클럭 신호(SBA)의 하위 반주기는 PMOS 트랜지스터(418)를 턴온할 것이다. 그러나, 래칭 클럭 신호(SA)의 하위 반주기는 NMOS 트랜지스터(426)를 턴오프할 것이고, 래칭 클럭 신호(SBA)의 상위 반주기는 PMOS 트랜지스터(418)를 턴오프할 것이다. 따라서, 시간(T0)에, 3상 인버터(416)는 데이터(DA)를 수신하고 데이터(DBA)를 출력하도록 인에이블링된다.
선택 회로(402, 404)는 데이터 라인 세트(B)가 선택될 때 유사한 방식으로 동작한다. 구체적으로, 시간(T1)에, 선택 라인(SEL) 상의 선택 신호는 데이터 라인 세트(B)를 선택하도록 논리 로우값으로 설정되고, 래칭 클럭 신호(SA)는 논리 하이값이어서, 이에 의해 선택 회로(402)를 디스에이블시킨다. 또한 시간(T1)에, 래칭 클럭 신호(SB)는 클럭 신호를 전달한다. 따라서, 래칭 클럭 신호(SB)의 하위 반주기 동안, 선택 회로(404)는 데이터(DB)를 수신하고, 데이터(DB)를 데이터(DBB)로 반전하고, 데이터(DBB)를 출력하도록 구성된다. 라인(CLK_B) 상의 래칭 클럭 신호(SB)의 상위 반주기 동안, 선택 회로(404)는 디스에이블된다.
시간(T1)에, 인버터(414)의 입력 단자는 선택 회로(404)로부터 데이터(DBB)를 수신하고, 데이터(DBB)를 데이터(DB)로 반전하고, 멀티플렉싱 래치(400)로부터의 데이터(DB)를 라인(OUT) 상에 출력한다. 인버터(414)의 출력 단자는 또한 데이터(DB)를 3상 인버터(416)의 입력 단자 내로 출력한다.
데이터 라인 세트(B)가 시간(T1)에 선택될 때, 선택 회로(404)는 데이터(DBB)를 인버터(414)에 전송한다. 시간(T1)에, 라인(CLK_A) 상에 논리 하이값을 전달하는 래칭 클럭 신호(SA)는 NMOS 트랜지스터(426)를 턴온하고, 라인(CLKB_A) 상에 논리 로우값을 전달하는 반전된 래칭 클럭 신호(SBA)는 PMOS 트랜지스터(418)를 턴온할 것이다. 그러나, 시간(T1)에, 라인(CLK_B) 상의 래칭 클럭 신호(SB)는 하위 반주기에 있고 반전된 래칭 클럭 신호(SBB)는 상위 반주기에 있어, 이에 의해 PMOS 트랜지스터(420) 및 NMOS 트랜지스터(428)를 턴오프하고 3상 인버터(416)를 디스에이블시킨다. 시간(T2)에, 라인(CLK_B) 상의 래칭 클럭 신호(SB)의 상위 반주기는 NMOS 트랜지스터(428)를 턴온할 것이고, 라인(CLKB_B) 상의 반전된 래칭 클럭 신호(SBB)의 하위 반주기는 PMOS 트랜지스터(420)를 턴온할 것이어서, 이에 의해 3상 인버터(416)가 데이터(DBB)를 출력하게 한다.
인버터(414) 및 3상 인버터(416)는 교차 결합되고 멀티플렉싱 래치(400)에서 데이터(DA) 또는 데이터(DB)를 래칭하기 위한 피드백 루프를 형성한다. 3상 인버터(416)는 라인(CLK_A) 상의 래칭 클럭 신호(SA) 또는 라인(CLK_B) 상의 래칭 클럭 신호(SB)의 상위 반주기 동안 동작하도록 구성된다. 따라서, 인버터(414)는 래칭 클럭 신호(SA, SB)의 하위 반주기 동안 선택 회로(402)로부터 데이터(DBA) 또는 선택 회로(404)로부터 데이터(DBB)를 수신하고, 데이터(DA) 또는 데이터(DB)를 출력한다. 래칭 클럭 신호(SA, SB)의 상위 반주기 동안, PMOS 트랜지스터(422) 또는 NMOS 트랜지스터(424)는 데이터(DBA) 또는 데이터(DBB)를 인버터(414)의 입력 단자 내로 출력하기 위해 턴온되도록 구성된다. 데이터(DBA) 또는 데이터(DBB)가 논리 하이값에 대응하면, NMOS 트랜지스터(414)는 저전압(VSS)(즉, 논리 로우값)을 출력하도록 턴온하고, 데이터(D)가 논리 하이값에 대응하면, PMOS 트랜지스터(422)는 고전압(VDD)(즉, 논리 하이값)을 출력하도록 턴온한다.
멀티플렉싱 래치(400)는 래칭 동작이 클럭 신호의 상승 에지 상에서 트리거링하기 때문에 절반 래치라 칭한다. 다른 실시예에서, 클럭 신호의 상승 에지 및 하강 에지는 래칭 동작을 트리거링하기 위해 사용된다. 몇몇 실시예에서, 멀티플렉싱 래치(400)의 디바이스는 임의의 다른 적합한 구성으로 대체된다. 예를 들어, 다른 실시예에서, NAND 논리 게이트는 래칭 클럭 신호(SA, SB)에 기반하여 단일 클럭 신호를 발생하도록 구현된다.
도 5a는 몇몇 실시예에 따른, 집적 회로에서 래칭 클럭 신호(SA, SB)를 사용하여 데이터를 선택하고 래칭하기 위한, 도 4a의 멀티플렉싱 래치(400)에 동작이 유사한 멀티플렉싱 래치(500)의 회로 다이어그램이다. 멀티플렉싱 래치(500)는 래칭 클럭 신호(SA, SB)를 수신하고, 래칭 클럭 신호(SA, SB)에 기반하여 데이터 라인 세트의 데이터 라인을 선택하고, 선택된 데이터 라인으로부터 데이터를 저장하고, 선택된 데이터 라인 세트로부터 데이터를 출력한다. 멀티플렉싱 래치(500)의 상세한 동작은 멀티플렉싱 래치(400)에 유사하고, 따라서 생략된다.
멀티플렉싱 래치(500)는 선택 회로(502) 및 선택 회로(504)를 포함한다. 선택 회로(502)는, 인버터(508)의 출력 단자가 라인(CLKB_A)으로부터 결합해제되고 100만큼 증가된 도면 부호를 갖는 것을 제외하고는 선택 회로(402)와 동일하다. 선택 회로(504)는, 인버터(512)의 출력 단자가 라인(CLKB_B)으로부터 결합해제되고 100만큼 증가된 도면 부호를 갖는 것을 제외하고는 선택 회로(404)와 동일하다.
멀티플렉싱 래치(500)는 라인(CLK_A)에 결합된 제1 입력 단자, 라인(CLK_B)에 결합된 제2 입력 단자, 및 라인(CLKALL)에 결합된 출력 단자를 갖는 NAND 게이트(514)를 포함한다. NAND 게이트(514)의 출력 단자는 인버터(516)의 입력 단자에 결합되고, 인버터(516)의 출력 단자는 라인(CLKALLB)에 결합된다.
선택 회로(502, 504)의 출력 단자는 인버터(520)의 입력 단자에 결합된다. 인버터(520)는 3상 인버터(522)와 교차 결합되어, 이에 의해 제1 래치를 형성한다. 3상 인버터(522)는 라인(CLKALLB)에 결합된 하이 인에이블 단자 및 라인(CLKALL)에 결합된 로우 인에이블 단자를 갖는다.
인버터(520)의 출력은 3상 인버터(524)의 입력 단자에 결합된다. 3상 인버터(524)는 라인(CLKALLB)에 결합된 하이 인에이블 단자 및 라인(CLKALL)에 결합된 로우 인에이블 단자에 결합된다. 인버터(524)의 출력 단자는 3상 인버터(530)와 교차 결합된 인버터(528)의 입력 단자에 결합된다. 인버터(528) 및 3상 인버터(530)는 제2 래치를 형성한다. 3상 인버터(530)는 라인(CLKALL)에 결합된 하이 인에이블 단자 및 라인(CLKALLB)에 결합된 로우 인에이블 단자를 갖는다. 인버터(528)의 출력 단자는 멀티플렉싱 래치(500)의 출력 단자와 접속된다.
도 5b는 몇몇 실시예에 따른, 도 5a의 멀티플렉싱 래치(500) 및 도 2의 클럭 발생기(200)의 다양한 노드에서 파형의 타이밍 다이어그램이다.
멀티플렉싱 래치(500)의 동작 중에, NAND 게이트(514)는 래칭 클럭 신호(SA, SB)를 수신하고, 래칭 클럭 신호(SA, SB) 상에서 논리 NAND 동작을 수행하여 클럭 신호(SCLOCK)를 발생하고, 클럭 신호(SCLOCK)를 라인(CLKALL) 상에 출력한다. 인버터(516)는 클럭 신호(SCLOCK)를 라인(CLKALL) 상에 수신하고, 발생된 클럭 신호를 라인(CLKALL) 상에서 반전하고, 반전된 클럭 신호(SBCLOCK)를 라인(CLKALLB) 상에 출력한다.
시간(T0)에, 선택 회로(502)는 라인(CLK_A) 상에서 래칭 클럭 신호(SA)의 하위 반주기 동안 인에이블링되어, 이에 의해 인버터(506)가 데이터(DA)를 반전하게 하고 데이터(DBA)를 인버터(520)에 출력하게 한다. 선택 회로(502)는 래칭 클럭 신호(SA)의 상위 반주기 동안 디스에이블된다. 시간(T0)에, 인버터(520)는 선택 회로(502)로부터 데이터(DBA)를 수신하고, 데이터(DBA)를 데이터(DA)로 반전하고, 데이터(DA)를 3상 인버터(522) 및 3상 인버터(524)에 출력하도록 구성된다.
시간(T1)에, 선택 회로(504)는 래칭 클럭 신호(SB)의 상위 반주기 동안 인에이블링되어, 이에 의해 인버터(510)가 데이터(DB)를 반전하게 하고 데이터(DBB)를 인버터(520)에 출력하게 한다. 선택 회로(504)는 라인(CLK_B) 상에서 래칭 클럭 신호(SB)의 상위 반주기 동안 디스에이블된다. 시간(T1)에, 인버터(520)는 선택 회로(504)로부터 데이터(DBB)를 수신하고, 데이터(DBB)를 데이터(DB)로 반전하고, 데이터(DB)를 3상 인버터(522) 및 3상 인버터(524)에 출력한다. 따라서, 인버터(520)는 제1 반주기(540) 중에 데이터(DB)를 수신하여 출력한다.
시간(T1)에, 3상 인버터(522)의 로우 인에이블 단자는 라인(CLKALL) 상에 클럭 신호(SCLOCK)의 상위 반주기를 수신하고, 3상 인버터(522)의 하이 인에이블 단자는 라인(CLKALLB) 상에 클럭 신호(SBCLOCK)의 하위 반주기를 수신하여, 이에 의해 3상 인버터(522)를 인에이블링한다. 3상 인버터(524)는 매 CLKALL 상위 반주기(하이 상태) 중에 디스에이블될 것이다.
시간(T2)에, 3상 인버터(522)의 로우 인에이블 단자는 라인(CLKALL) 상에 클럭 신호(SCLOCK)의 하위 반주기를 수신하고, 3상 인버터(522)의 하이 인에이블 단자는 클럭 신호(SBCLOCK)의 상위 반주기를 수신하여, 이에 의해 3상 인버터(522)를 인에이블링한다. 따라서, 시간(T2)에, 3상 인버터(522)는 데이터(DB)를 수신하고, 데이터(DB)를 데이터(DBB)로 반전하고, 제2 반주기(542) 중에 데이터(DBB)를 출력한다. 3상 인버터는 또한 시간(T2)에 인에이블링되어, 인버터(520)로부터 데이터(DB)를 수신하고, 데이터(DB)를 데이터(DBB)로 반전하고, 인버터(528) 및 3상 인버터(530)에 의해 형성된 제2 래치에 데이터(DBB)를 전송할 것이다. 3상 인버터(524)는 제2 래치 및 제1 래치를 버퍼링하도록 구성된다. 3상 인버터(530)의 하이 인에이블 단자는 클럭 신호(SCLOCK)의 하위 반주기를 수신하고, 3상 인버터(530)의 로우 인에이블 단자는 클럭 신호(SBCLOCK)의 상위 반주기를 수신하여, 이에 의해 3상 인버터(530)를 디스에이블시킨다.
시간(T3)에, 3상 인버터(530)의 하이 인에이블 단자는 클럭 신호(SCLOCK)의 상위 반주기를 수신하고, 3상 인버터(530)의 로우 인에이블 단자는 클럭 신호(SBCLOCK)의 하위 반주기를 수신하여, 이에 의해 3상 인버터(530)를 인에이블링한다. 시간(T3)에, 3상 인버터(530)는 데이터(DB)를 수신하고, 데이터(DB)를 데이터(DBB)로 반전하고, 제3 반주기(544) 중에 데이터(DBB)를 출력한다.
멀티플렉싱 회로(500)는 클럭 신호의 하강 에지 및 클럭 신호의 상승 에지가 그 내에 데이터(DA) 또는 데이터(DB)를 완전히 저장하기 위해 래칭 동작을 트리거링하기 위해 사용되기 때문에 풀 래치(full latch)라 칭한다. 몇몇 실시예에서, 멀티플렉싱 회로(500)는 래칭 클럭 신호를 수신하는 것에 추가하여 라인(CLK) 상에 클럭 신호를 수신한다. 이러한 대안적인 실시예에서, NAND 게이트(514) 및 라인(CLKALL, CLKALLB) 상에 클럭 신호를 발생하기 위한 동작은 생략된다.
도 6은 몇몇 실시예에 따른, 집적 회로 내에 래칭 클럭 신호를 사용하여 데이터를 선택하고 래칭하기 위한 다른 멀티플렉싱 래치(600)의 회로 다이어그램이다. 멀티플렉싱 래치(600)는, 3상 인버터(630), 인버터(644), 및 3상 인버터(646)를 포함하고, 인버터(644)의 출력 단자가 멀티플렉싱 래치(600)의 출력 단자에 결합되어 있고, 200만큼 증가된 도면 부호를 갖는 것을 제외하고는, 멀티플렉싱 래치(400)에 유사하다.
멀티플렉싱 래치(600)는 선택 회로(602) 및 선택 회로(604)를 포함한다. 선택 회로(602)는, 인버터(608)의 출력 단자가 라인(CLKB_A)을 거쳐 3상 인버터(630, 646)에 또한 결합되고 200만큼 증가된 도면 부호를 갖는 것을 제외하고는, 선택 회로(402)와 동일하다. 선택 회로(604)는, 인버터(612)의 출력 단자가 라인(CLKB_B)을 거쳐 3상 인버터(630, 646)에 또한 결합되고 200만큼 증가된 도면 부호를 갖는 것을 제외하고는, 선택 회로(404)와 동일하다. 멀티플렉싱 래치(600)는 200만큼 증가된 도면 부호를 갖고, 그리고 인버터(614)의 출력이 멀티플렉싱 래치의 출력 단자와 접속되지 않은 예외를 갖고, 인버터(414) 및 3상 인버터(416)에 의해 형성된 교차 결합된 래치와 동일한 인버터(614) 및 3상 인버터(616)에 의해 형성된 교차 결합된 래치를 포함한다.
인버터(614)의 출력 단자 및 3상 인버터(616)의 입력 단자는 3상 인버터(630)의 입력 단자에 또한 결합된다. 3상 인버터(630)는 상이한 출력을 갖고 14만큼 증가된 도면 부호를 갖는 것을 제외하고는 3상 인버터(616)와 동일하다.
3상 인버터(630)의 출력 단자는 인버터(644)의 입력 단자에 결합된다. 인버터(644)는 3상 인버터(646)와 교차 결합되어 제2 래치 회로를 형성한다. 인버터(644)의 출력 단자는 3상 인버터(646)의 입력 단자에 결합되고, 3상 인버터(646)의 출력 단자는 인버터(644)의 입력 단자에 결합된다. 인버터(644)의 출력 단자는 멀티플렉싱 래치(600)로부터 데이터를 출력하도록 출력 라인(OUT)에 또한 접속된다.
3상 인버터(646)는 고전위 전압 소스(VDD)에 결합된 소스 단자, 라인(CLK_A)에 결합된 게이트 단자, 및 PMOS 트랜지스터(650)의 소스 단자에 결합된 드레인 단자를 갖는 PMOS 트랜지스터(648)를 포함한다. PMOS 트랜지스터(650)는 라인(CLKB_B)에 결합된 게이트 단자 및 PMOS 트랜지스터(652)의 소스 단자에 결합된 드레인 단자를 또한 포함한다. PMOS 트랜지스터(652)는 인버터(646)의 출력 단자에 결합된 드레인 단자 및 인버터(646)의 입력 단자에 결합된 게이트 단자를 포함한다. 3상 인버터(646)는 인버터(646)의 입력 단자에 결합된 드레인 단자, 인버터(646)의 출력 단자에 결합된 게이트 단자, 및 NMOS 트랜지스터(656)의 드레인 단자에 결합된 소스 단자를 갖는 NMOS 트랜지스터(654)를 또한 포함한다. NMOS 트랜지스터(656)는 라인(CLKB_A)에 결합된 소스 단자 및 NMOS 트랜지스터(658)의 드레인 단자에 결합된 소스 단자를 또한 포함한다. NMOS 트랜지스터(658)는 라인(CLK_B)에 결합된 게이트 단자 및 저전위 전압 소스(예를 들어, 접지, VSS 등)에 결합된 드레인 단자를 또한 포함한다.
3상 인버터(646)는 고전위 전압 소스(VDD)에 결합된 소스 단자, 라인(CLKB_A)에 결합된 게이트 단자, 및 PMOS 트랜지스터(662)의 소스 단자에 결합된 드레인 단자를 갖는 PMOS 트랜지스터(660)를 또한 포함한다. PMOS 트랜지스터(662)는 라인(CLK_B)에 결합된 게이트 단자 및 PMOS 트랜지스터(652)의 소스 단자에 결합된 드레인 단자를 또한 포함한다.
3상 인버터(646)는 NMOS 트랜지스터(654)의 소스 단자에 결합된 소스 단자, 라인(CLK_A)에 결합된 게이트 단자, 및 NMOS 트랜지스터(666)의 소스 단자에 결합된 드레인 단자를 갖는 NMOS 트랜지스터(664)를 또한 포함한다. NMOS 트랜지스터(666)는 라인(CLKB_B)에 결합된 게이트 단자 및 저전위 전압 소스(예를 들어, VSS, 접지 등)에 결합된 소스 단자를 또한 포함한다.
선택 회로(602)는 래칭 클럭 신호(SA)의 하위 반주기 동안 인에이블링되어, 이에 의해 인버터(606)가 데이터(DA)를 데이터(DBA)로 반전하게 하고 데이터(DBA)를 인버터(614)에 출력하게 한다. 선택 회로(602)는 라인(CLK_A) 상의 래칭 클럭 신호(SA)의 상위 반주기가 상위 반주기에 있는 동안 디스에이블된다. 유사하게, 선택 회로(604)는 래칭 클럭 신호(SB)의 하위 반주기 동안 인에이블링되어, 이에 의해 인버터(610)가 데이터(DB)를 반전하게 하고 데이터(DBB)를 출력하게 한다. 선택 회로(604)는 래칭 클럭 신호(SB)의 상위 반주기 동안 디스에이블된다.
인버터(614) 및 3상 인버터(616)는 데이터를 수신하고, 데이터를 저장하고, 데이터를 3상 인버터(630)에 출력하기 위한 제1 래치로서 구성된다. 3상 인버터(630)는 인버터(644) 및 3상 인버터(646)에 의해 구현된 제2 래치를 위한 버퍼로서 구성된다. 구체적으로, 3상 인버터(630)는 상위 반주기 동안 데이터(D)를 수신하고 데이터를 인버터(644)에 출력한다. 인버터(644)는 데이터를 수신하고, 데이터를 저장하고, 데이터를 출력한다.
3상 인버터(646)는 래칭 클럭 신호(SA, SB)의 상위 및 하위 반주기 동안 인에이블링되도록 구성된다. 구체적으로, PMOS 트랜지스터(660, 662) 및 NMOS 트랜지스터(664, 666)는 CLK_A 상의 래칭 클럭 신호(SA)의 상위 반주기 동안 3상 인버터(646)를 인에이블링한다. PMOS 트랜지스터(648, 650) 및 NMOS 트랜지스터(656, 658)는 CLK_B 상의 래칭 클럭 신호(SB)의 상위 반주기 동안 인버터(646)를 인에이블링한다. PMOS 트랜지스터(660, 662) 및 NMOS 트랜지스터(664, 666)는 CLK_B 상의 래칭 클럭 신호(SB)의 하위 반주기 동안 3상 인버터(646)를 인에이블링한다. PMOS 트랜지스터(648, 650) 및 NMOS 트랜지스터(656, 658)는 CLK_A 상의 래칭 클럭 신호(SA)의 하위 반주기 동안 인버터(646)를 인에이블링한다.
3상 인버터(646)는 클럭 신호의 상위 및 하위 반주기 모두 동안에 데이터를 래칭하도록 구성된 풀 래치이다. 멀티플렉싱 래치(600)는, 멀티플렉싱 래치(600)가 통상의 풀 래치에 비교하여, 부가의 멀티플렉서 스테이지가 결여되어 있고 따라서 통상의 풀 래치의 부가의 멀티플렉서 스테이지에서의 지연 시간이 절약되기 때문에, 통상의 풀 래치보다 더 고속으로 데이터를 래칭하도록 구성된다.
도 7은 하나 이상의 실시예에 따른, 래칭 클럭 신호를 사용하여 집적 회로에서 데이터를 멀티플렉싱하고 래칭하기 위한 방법(700)의 흐름도이다. 몇몇 실시예에서, 방법(700)은 도 2, 도 4a, 도 5a 및/또는 도 6과 관련하여 도시되어 있는 회로에 적용 가능하다.
방법은 동작(705)에서 시작하고, 여기서 클럭 발생기(200)가 라인(CLK) 상에 클럭 신호를, 라인(SEL) 상에 선택 신호를 수신한다. 라인(SEL) 상의 선택 신호는 집적 회로의 디바이스 내로의 입력을 위해 선택하기 위한 데이터 라인 세트를 지시한다. 몇몇 실시예에서, 디바이스는 메모리 어레이, 아날로그-디지털 컨버터(analog-to-digital converter: ADC) 또는 프로세서이다. 방법은 동작(710)으로 진행하고, 여기서 클럭 발생기(200)는 라인(CLK_A) 상에 래칭 클럭 신호(SA)를 발생하고, 라인(CLK_B) 상에 래칭 클럭 신호(SB)를 발생한다. 각각의 데이터 라인 세트는 디바이스를 위한 상이한 데이터 소스이다. 래칭 클럭 신호(SA, SB)를 발생한 후에, 방법은 동작(715)으로 진행하고, 여기서 멀티플렉싱 래치(ML[n])는 래칭 클럭 신호(SA, SB)에 기반하여 데이터 라인(A[n] 또는 B[n])을 선택한다. 방법은 동작(720)으로 진행하고, 여기서 멀티플렉싱 래치(ML[n])는 선택된 데이터 라인 세트로부터 라인(OUT[n]) 상에 데이터를 저장하고 출력한다. 방법은 새로운 데이터가 선택된 데이터 라인 세트로부터 제공될 때까지 또는 상이한 데이터 라인 세트가 디바이스 내로 입력되도록 선택될 때까지 선택된 데이터 라인 세트로부터 데이터를 저장한다.
도 8은 그 위에서 또는 그에 의해 실시예가 구현되는 프로세서 기반 시스템(800)의 기능 블록 다이어그램이다.
몇몇 실시예에서, 프로세서 기반 시스템은 단일의 "시스템 온 칩(system on a chip)"으로서 구현된다. 프로세서 기반 시스템(800)은 프로세서 기반 시스템(800)의 구성요소 사이에 정보 및/또는 명령을 전달하기 위한 버스(801)와 같은 통신 디바이스 및 데이터를 저장하기 위한 메모리(805)를 포함한다. 프로세서(803)는 실행을 위한 명령을 얻고 예를 들어 메모리(805) 내에 저장된 정보를 처리하기 위해 버스(801)에 접속된다. 몇몇 실시예에서, 프로세서(803)는 또한 하나 이상의 디지털 신호 프로세서(digital signal processors: DSP), 하나 이상의 ADC, 하나 이상의 디지털-아날로그 컨버터(DAC), 또는 하나 이상의 응용 주문형 집적 회로(application-specific integrated circuits: ASIC)와 같은 특정 처리 기능 및 작업을 수행하기 위한 하나 이상의 특정화된 구성요소를 수반한다. 메모리(805) 또는 다른 구성요소와 같은 프로세서 기반 시스템(800) 내의 디바이스는 적어도 2개의 데이터 소스로부터 입력 데이터를 수신하고 프로세서(803) 또는 다른 적합한 제어 회로로부터 다양한 선택 신호에 응답하여 수신된 데이터를 선택적으로 출력하기 위한 멀티플렉싱 래치(ML[n])를 포함한다. 몇몇 실시예에서, 멀티플렉싱 래치(ML[n])는 프로세서 기반 시스템(800)이 디바이스의 온칩 테스트를 수행할 수 있게 한다.
상기에는 본 기술분야의 당업자들이 본 발명의 양상을 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 본 기술분야의 당업자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 본 기술분야의 당업자들은 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.
100: 인터페이스 회로 102: 클럭 발생기
200: 클럭 발생기 202: 제1 NAND 게이트
204: 제2 NAND 게이트 206, 208: 인버터
400: 멀티플렉싱 래치 402, 404: 선택 회로
406: 3상 인버터 408: 인버터
414: 인버터 416: 3상 인버터

Claims (10)

  1. 집적 회로에 있어서,
    선택 신호 및 클럭 신호에 응답하여, 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호를 발생시키도록 구성되는 클럭 발생기; 및
    상기 제1 래칭 클럭 신호 및 상기 제2 래칭 클럭 신호에 기반하여 제1 데이터 라인 상에 제1 데이터를 또는 제2 데이터 라인 상에 제2 데이터를 선택하도록, 그리고 상기 선택된 데이터를 저장하고 출력하도록 구성되는 멀티플렉싱 래치 회로
    를 포함하는, 집적 회로.
  2. 제1항에 있어서,
    상기 제1 데이터가 상기 멀티플렉싱 래치 회로 내에 저장되도록 선택될 때, 상기 클럭 발생기는, 2개의 논리값들 사이에서 진동하게끔 상기 제1 래칭 신호를 설정하고, 상기 제2 래칭 클럭 신호를 사전결정된 논리값으로 설정하도록 구성되는 것인, 집적 회로.
  3. 제2항에 있어서,
    상기 멀티플렉싱 래치 회로는, 상기 제1 데이터가 상기 멀티플렉싱 래치 회로에 저장되도록 선택되는 것에 응답하여, 상기 제1 래칭 클럭 신호의 제1 반주기 동안 상기 제1 데이터를 선택하고 상기 제1 래칭 클럭 신호의 제2 반주기 동안 상기 제1 데이터를 저장하도록 구성되는 것인, 집적 회로.
  4. 제1항에 있어서,
    상기 멀티플렉싱 래치 회로는,
    상기 제1 래칭 클럭 신호에 기반하여, 상기 제1 데이터를 선택하고 출력하도록 구성되는 제1 선택 회로; 및
    상기 제2 래칭 클럭 신호에 기반하여, 상기 제2 데이터를 선택하고 출력하도록 구성되는 제2 선택 회로
    를 포함하는 것인, 집적 회로.
  5. 제1항에 있어서,
    상기 멀티플렉싱 래치 회로는 제1 래치를 포함하고, 상기 제1 래치는,
    입력 단자를 거쳐 상기 선택된 데이터를 수신하도록 구성되는 인버터; 및
    상기 인버터의 출력 단자에 결합된 입력 단자 및 상기 인버터의 입력 단자에 결합된 출력 단자를 갖는 3상 인버터(tristate inverter)
    를 포함하는 것인, 집적 회로.
  6. 제5항에 있어서,
    상기 3상 인버터는,
    상기 제1 래칭 클럭 신호에 기반하여 상기 3상 인버터를 인에이블시키도록 구성되는 제1 스위치; 및
    상기 제2 래칭 클럭 신호에 기반하여 상기 3상 인버터를 인에이블시키도록 구성되는 제2 스위치
    를 포함하는 것인, 집적 회로.
  7. 집적 회로에서 데이터를 선택하는 방법에 있어서,
    선택 신호 및 클럭 신호에 기반하여, 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호를 발생시키는 단계;
    상기 제1 래칭 클럭 신호에 응답하여 제1 데이터 라인 세트를 래칭 디바이스들의 세트와 전기적으로 결합하거나, 상기 제2 래칭 클럭 신호에 응답하여 제2 데이터 라인 세트를 상기 래칭 디바이스들의 세트와 전기적으로 결합하는 단계; 및
    선택된 데이터 라인 세트로부터의 데이터를 상기 래칭 디바이스들의 세트 내에 저장하는 단계
    를 포함하는, 집적 회로에서 데이터를 선택하는 방법.
  8. 제7항에 있어서,
    상기 제1 데이터가 제1 래치 내에 저장되도록 선택될 때, 상기 제1 래칭 클럭 신호를 2개의 논리값 사이에서 교번하도록 설정하는 단계, 및 상기 제2 래칭 클럭 신호를 사전결정된 논리값으로 설정하는 단계를 더 포함하는, 집적 회로에서 데이터를 선택하는 방법.
  9. 제8항에 있어서,
    상기 제1 데이터가 상기 제1 래치에 저장되도록 선택될 때, 상기 제1 래칭 클럭 신호의 제1 반주기 동안 상기 제1 데이터 라인 세트를 상기 제1 래치에 출력하는 단계를 더 포함하는, 집적 회로에서 데이터를 선택하는 방법.
  10. 집적 회로에 있어서,
    멀티플렉싱 선택 신호 및 클럭 신호에 응답하여, 제1 래칭 클럭 신호 및 제2 래칭 클럭 신호를 발생시키도록 구성되는 클럭 발생기; 및
    상기 제1 래칭 클럭 신호 및 상기 제2 래칭 클럭 신호에 기반하여 제1 데이터 라인 상에 제1 데이터를 또는 제2 데이터 라인 상에 제2 데이터를 선택하도록, 그리고 상기 제1 래칭 클럭 신호 및 상기 제2 래칭 클럭 신호에 기반하여 상기 선택된 데이터를 저장하고 출력하도록 구성되는 멀티플렉싱 래치 회로
    를 포함하는, 집적 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020809B2 (en) * 2016-09-19 2018-07-10 Globalfoundries Inc. Integrated level translator and latch for fence architecture
US11296684B2 (en) * 2020-03-31 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gated tri-state inverter, and low power reduced area phase interpolator system including same, and method of operating same
US11456024B2 (en) * 2020-09-14 2022-09-27 Micron Technology, Inc. Variable clock divider
CN114567299B (zh) * 2022-04-28 2022-09-09 深圳比特微电子科技有限公司 具有多路选择器功能的反相锁存器
CN114567294B (zh) * 2022-04-28 2023-01-24 深圳比特微电子科技有限公司 具有多路选择器功能的锁存器
CN116505928B (zh) * 2023-06-28 2023-09-22 牛芯半导体(深圳)有限公司 应用于tx时钟的缓冲器电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579895B2 (en) 2003-07-31 2009-08-25 Actel Corporation Clock-generator architecture for a programmable-logic-based system on a chip

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832425A (ja) * 1994-07-18 1996-02-02 Fujitsu Ltd データ読み取りタイミング可変回路
US5877636A (en) 1996-10-18 1999-03-02 Samsung Electronics Co., Ltd. Synchronous multiplexer for clock signals
US5812881A (en) 1997-04-10 1998-09-22 International Business Machines Corporation Handshake minimizing serial to parallel bus interface in a data processing system
KR100247012B1 (ko) * 1997-05-15 2000-03-15 윤종용 통신시스템의 상태정보 수집 및 제어장치
GB0013790D0 (en) * 2000-06-06 2000-07-26 Texas Instruments Ltd Improvements in or relating to flip-flop design
US6525565B2 (en) * 2001-01-12 2003-02-25 Xilinx, Inc. Double data rate flip-flop
US7187222B2 (en) * 2004-12-17 2007-03-06 Seiko Epson Corporation CMOS master/slave flip-flop with integrated multiplexor
US7180348B2 (en) * 2005-03-24 2007-02-20 Arm Limited Circuit and method for storing data in operational and sleep modes
US7873896B2 (en) * 2008-10-01 2011-01-18 Arm Limited High performance pulsed storage circuit
US8232824B2 (en) 2009-04-08 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Clock circuit and method for pulsed latch circuits
US8405442B2 (en) 2009-10-23 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifters and integrated circuits thereof
JP2012026950A (ja) * 2010-07-27 2012-02-09 Sony Corp 集積半導体装置
US8436671B2 (en) 2010-08-19 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifters having diode-connected devices for input-output interfaces
US8493119B2 (en) * 2010-12-13 2013-07-23 Apple Inc. Scannable flip-flop with hold time improvements
US8611163B2 (en) * 2011-03-21 2013-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Digital DLL for timing control in semiconductor memory
US8405441B2 (en) 2011-03-24 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuitry and methods of operating latch circuitry
US8625240B2 (en) 2011-11-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit with inductor
US8610488B2 (en) 2012-01-12 2013-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. 3X input voltage tolerant device and circuit
KR101930779B1 (ko) * 2012-04-04 2018-12-20 에스케이하이닉스 주식회사 반도체 메모리 회로 및 이를 이용한 데이터 처리 시스템
US8653868B2 (en) * 2012-06-28 2014-02-18 Intel Corporation Low power data recovery
JP6085442B2 (ja) 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2014072379A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US9509317B2 (en) * 2013-01-31 2016-11-29 Oracle International Corporation Rotational synchronizer circuit for metastablity resolution
US9099998B2 (en) * 2013-02-19 2015-08-04 Texas Instruments Incorporated Positive edge preset reset flip-flop with dual-port slave latch
US9197199B2 (en) 2013-03-13 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter for high density integrated circuits
US20140266365A1 (en) * 2013-03-13 2014-09-18 Broadcom Corporation Latency/area/power flip-flops for high-speed cpu applications
US8847659B1 (en) 2013-03-14 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and method for level shifters
TWI566328B (zh) 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US9130549B2 (en) * 2013-08-30 2015-09-08 Cavium, Inc. Multiplexer flop
US9473117B2 (en) * 2015-02-13 2016-10-18 Samsung Electronics Co., Ltd. Multi-bit flip-flops and scan chain circuits
US9680450B2 (en) * 2015-02-19 2017-06-13 Advanced Micro Devices, Inc. Flip-flop circuit with latch bypass
US9606177B2 (en) * 2015-05-19 2017-03-28 Advanced Micro Devices, Inc. Scan flip-flop circuit with dedicated clocks

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579895B2 (en) 2003-07-31 2009-08-25 Actel Corporation Clock-generator architecture for a programmable-logic-based system on a chip

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Publication number Publication date
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US10110232B2 (en) 2018-10-23
US20200153435A1 (en) 2020-05-14
US20170005660A1 (en) 2017-01-05
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US10541685B2 (en) 2020-01-21

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