JP2012108101A - テスト回路、及び、シリアルｉ／ｆ回路、半導体装置 - Google Patents

Abstract

【課題】半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路を提供する。
【解決手段】複数の電圧レベルを含むパルスパターンを有するテストモード用電圧と基準電圧とを比較して、トリガー信号及びデータ信号を含むパルス信号をそれぞれ出力する複数の比較器６ａ〜６ｃと、トリガー信号に基づいてデータ信号をシリアル／パラレル変換してテスト信号を生成し、テスト信号を被テスト回路９に供給するテスト信号生成回路５とによってテスト回路を構成する。
【選択図】 図１

Description

本発明は、テスト回路、及び、シリアルＩ／Ｆ回路にかかり、専用のテスト端子を設けることなく被テスト回路をテストすることができる、テスト回路に関し、余分な端子を設けることなく半導体回路を制御することができる、シリアルＩ／Ｆ回路に関する。

半導体装置の動作モードには、ユーザによる使用時の動作モード（通常動作モード）とは別に、検査時の動作モード（テストモード）がある。半導体装置に設けられる端子には、通常動作モードとテストモードとを切り替えるためのテストモード設定用端子と、検査に必要なテストパターンを持った信号（以下、テスト信号と記す）を入力するためのテスト用入力端子とが必要になる。

ところで、半導体集積回路では、搭載される半導体装置の高機能化、高集積密度化に伴って半導体パッケージに端子を配置するスペースの確保が困難になって、不要な端子を１つでもなくすことが要求されている。しかし、テストモードに専用の端子を使用することは、通常動作時に使用できない端子を確保することが必要になって、上記した要求に反することになる。

専用のテストモード設定用端子を使用せずにテストモードを設定するテスト回路の従来技術は、例えば、特許文献１、特許文献２に記載されている。先ず、特許文献１に記載された半導体集積回路について説明する。
図１８、図１９は、特許文献１に記載された半導体集積回路を説明するための図である。図１８に示した２ｄはテスト信号生成回路であり、テスト信号生成回路２ｄは、電圧比較器９ａ、９ｂ、９ｃ、及びこれらの出力レベルを論理的に処理する組み合せ回路１４から構成されている。

次に、テスト信号生成回路２ｄの動作について説明する。
図１９は、図１８に示したノードｆ、ｇ、ｈ、ｃと、電圧比較器９ａ、９ｂ、９ｃのリファレンス電圧ＶREF1、ＶREF2、ＶREF3（ＶREF1＞ＶREF2＞ＶREF3）との関係を示した図である。集積回路をテストするための電源電圧ＶDDは、図１９に示したように電圧が上昇しながら途中下降する波形に設定される。そして、このような電源電圧が印加された場合の電圧比較器９ａ、９ｂ、９ｃの出力が組合せ回路１４に入力された時のみ、組合せ回路１４の出力がＬレベルからＨレベルになり、それ以外の信号が入力された場合には出力がＬのままとなるように、組合せ回路１４の論理が構成される。

このように設定すれば、通常電源を印加したときには組み合せ回路１４の出力はＬレベルのままであり、図１９に示すような電源電圧ＶDDを加えたときにのみ出力がＨレベルとなる（引用文献１、図２のノードｃ参照）。したがって、組み合せ回路１４、すなわち、テスト信号生成回路２ｄの出力がＨレベルになった時、テストの対象である被試験回路がテストモードに設定されるように構成しておけば、電源電圧印加時の電圧の加え方（シーケンス）を正しく制御することによって被試験回路がテストモードに設定される。このような特許文献１に記載されたテスト信号生成回路２ｄによれば、半導体パッケージにテスト端子を設けなくても、電源電圧の立ち上がり方を制御することによってテストされる被テスト回路をテストモードに設定することができる。

次に、特許文献２に記載された半導体装置について説明する。
図２０は、特許文献２に記載された半導体装置を説明するための図である。図２０に示した半導体装置２０は、電源端子２１、２２、ユーザ端子２３〜２７、グランド端子２８、及びコンパレータ２９を含む。電源端子２１、２２は、電源電圧ＶDD及びＡＶDDを半導体装置２０の内部回路に供給するための端子であり、グランド端子２８は、半導体装置２０の内部回路のグランド電圧ＶSSを外部回路の接地電圧と同電位にするための端子である。ユーザ端子２３〜２７は、半導体装置２０の内部回路に対する制御信号やデータ信号等の入出力に用いられる。

コンパレータ２９は、電源端子２１によって印加される電源電圧ＶDDとグランド端子２８からのグランド電圧ＶSSとに基づいて駆動し、電源端子２１によって印加される電源電圧ＶDDと電源端子２２からの電源電圧ＡＶDDとを比較する。電源端子２１によって印加される電源電圧ＶDDと電源端子２２からの電源電圧ＡＶDDとの差が所定の電圧以上になると、コンパレータ２９はその出力であるテスト用信号をＨＩＧＨにする。半導体装置２０は、ＨＩＧＨのテスト用信号に応答して試験モードにエントリし、試験動作が実行される。つまり、特許文献２に記載された半導体装置によれば、第１の電源端子の電位と第２の電源端子の電位との差に応じた信号を生成し、生成された信号に応じて内部回路をテストモードに設定することができる。

特開平６−３０９４７５号公報 特開２００６−３３２４５６号公報

しかしながら、特許文献１、特許文献２に記載された発明では、専用のテストモード端子は必要なくなるものの、テストモードに遷移した後の検査においてテスト信号の入力端子が必要になる。例えば、通常動作モード時に使用する端子と、テスト信号入力端子とを兼用することが可能であれば、ピン数が増加することはないが、電源電圧端子とグラウンド端子、出力端子の３ピンで構成されているようなパッケージでは、テスト信号入力端子数の追加により、パッケージの端子数が増加することになる。

また、これらの技術を、データ等のやり取りをするＩ／Ｆ（インターフェース）回路に応用した場合でも、余分な端子（インターフェースとして動作する場合に不必要な端子）が必要になり、入力端子数の追加によりパッケージの端子数が増加することになる。
本発明は、上記した点に鑑みて行われたものであり、半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路、余分な端子を設けることなく半導体回路を制御することができるＩ／Ｆ回路、半導体装置を提供することを目的とする。

以上説明した課題を解決するため、本発明のある態様によれば、多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器（例えば図１に示した比較器６ａ〜６ｃ）と、複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル／パラレル変換してテスト信号を生成するテスト信号発生回路（例えば図１に示したテスト信号生成回路５）と、を備えることを特徴とするテスト回路が提供される。

また、本発明のテスト回路は、上記した発明において、前記テスト信号発生回路（例えば図１に示したテスト信号生成回路５）が、前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路（例えば図１に示した制御回路４）と、前記クロックデータをカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタ（例えば図１に示したｎビットカウンタ７）と、前記カウンタからのカウント値にもとづき、前記データ信号をシリアル／パラレル変換して前記テスト信号を生成するシリアル／パラレル変換器（例えば図１に示したシリアル／パラレル変換器８）と、を備えることが望ましい。

また、本発明のテスト回路は、上記した発明において、前記信号生成回路が、前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路（例えば図２に示したＴＣＫ／ＴＤＩ信号生成回路４４の図３に示した排他的論理和ＥＸＯＲ回路４４１）と、前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、テスト開始を通知するテストモード遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路（例えば図２に示したＴＣＫ／ＴＤＩ信号生成回路４４の図３に示したＤ−ＦＦ４４２）と、を含むことを特徴とする。

また、本発明のテスト回路は、上記した発明において、前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする。
以上のテスト回路は、図１に示したように、電源電圧ＶDDの電圧レベルを制御し、その特定の波形をテスト回路で検知することによって、テストモード設定、さらに、電圧比較器３からのコンパレータ出力信号ＤＥＴ3のＬレベルからＨレベルの変化をトリガー信号として、多数ビットのテスト信号を各々独立にＨレベルまたはＬレベルにして被テスト回路に入力できるようにしたものである。

本発明の半導体装置は、請求項１乃至４のいずれかに記載のテスト回路（例えば図１に示したテスト回路１０１、図１０に示したテスト回路９０１、図１２に示したテスト回路１１１）と、前記テスト回路によるテストの対象である被テスト回路（例えば図１、図２に示した被テスト回路９、図１２に示した被テスト回路１１９）と、を含むことを特徴とする。

本発明のある態様によれば、シリアルデータ入力信号に基づいて多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器（例えば図１５に示した比較器６ａ〜６ｃ）と、複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル／パラレル変換してデータ信号を生成するデータ信号発生回路（例えば図１５に示したデータ信号生成回路１４５）と、を含むことを特徴とするシリアルＩ／Ｆ回路が提供される。

また、本発明のシリアルＩ／Ｆ回路は、上記した発明において、前記データ信号発生回路が、前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路（例えば図１５に示した制御回路４）と、前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタ（例えば図１５に示したｎビットカウンタ７）と、前記カウンタからのカウント値にもとづき、前記データ信号をシリアル／パラレル変換して前記テスト信号を生成するシリアル／パラレル変換器（例えば図１５に示したシリアル／パラレル変換器８）と、を備えることが望ましい。

また、本発明のシリアルＩ／Ｆ回路は、上記した発明において、前記信号生成回路が、前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、データ読み込みを開始を通知する遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路（例えば図２に示したＴＣＫ／ＴＤＩ信号生成回路４４の図３に示した排他的論理和ＥＸＯＲ回路４４１）と、を含むことが望ましい。

また、本発明のシリアルＩ／Ｆ回路は、上記した発明において、前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことが望ましい。
本発明のある態様によれば、請求項６乃至９のいずれかに記載のシリアルＩ／Ｆ回路（例えば図１５に示したシリアルＩ／Ｆ回路１４１）と、前記シリアルＩ／Ｆ回路により前記データ信号が入力される半導体回路（例えば図１５、図１６に示した半導体回路１４９、図１７に示した半導体回路１６９）と、を含むことを特徴とする半導体装置が提供される。

本発明にかかるテスト回路によれば、電源電圧の電圧レベルを制御し、テストモードの設定及びテスト信号入力を行うことにより、半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路を提供することができる。なお、このようなテスト回路は、少ピンパッケージの半導体装置の検査に特に有効である。
本発明にかかるシリアルＩ／Ｆ回路によれば、入力信号の電圧レベルを制御し、モードの設定等を行うことにより、半導体パッケージに余分な端子を設けなくても、モードの設定等のための信号入力ができるシリアルＩ／Ｆ回路を提供することができる。

本発明の実施形態１のテスト回路を説明するための回路図である。 図１に示した制御回路をより具体的に説明するための回路図である。 図２に示したＴＣＫ／ＴＤＩ信号生成回路を例示した図である。 本発明の実施形態１の電源電圧とコンパレータ出力信号との関係を説明するための図である。 本発明の実施形態１のテスト回路において生成される信号を説明するためのタイミングチャートである。 本発明の実施形態１の第１の例において生成される信号を説明するためのタイミングチャートである。 本発明の実施形態１の第２の例において生成される信号を説明するためのタイミングチャートである。 本発明の実施形態１の第３の例において生成される信号を説明するためのタイミングチャートである。 本発明の実施形態１のテスト回路の他の例を説明するための回路図である。 本発明の実施形態２のテスト回路を説明するための回路図である。 本発明の実施形態２の、コンパレータ出力信号を使った被テスト回路の動作モードを説明するための図である。 本発明の実施形態３のテスト回路を説明するための回路図である。 図１２に示したセレクタ回路の内部を説明するためのブロック図である。 本発明の実施形態３のテスト回路の動作をより具体的に説明するための図である。 本発明の実施形態４のシリアルＩ／Ｆ回路を説明するための回路図である。 本発明の実施形態５のシリアルＩ／Ｆ回路を説明するための回路図である。 本発明の実施形態６のシリアルＩ／Ｆ回路を説明するための回路図である。 特許文献１に記載された半導体集積回路を説明するための図である。 特許文献１に記載された半導体集積回路を説明するための他の図である。 特許文献２に記載された半導体装置を説明するための図である。

以下、本発明の実施形態１〜６について図面を用いて説明する。なお、本発明の実施形態１〜６のうち、実施形態１〜３は、本発明を、被テスト回路をテストするテスト回路として構成したものである。また、実施形態４〜６は、実施形態１〜３のテスト回路と要部が同一の回路を、シリアルＩ／Ｆ回路として構成したものである。
[テスト回路]
（実施形態１）
・回路構成
図１は、本発明の実施形態１のテスト回路（以下、単にテスト回路とも記す）を説明するための回路図であって、電圧比較器３、テスト信号生成回路５、被テスト回路９を含んだ回路を示している。実施形態１のテスト回路１０１は、電圧比較器３、テスト信号生成回路５によって構成されている。被テスト回路９は、テスト回路１０１によってテストされる半導体集積回路である。テスト回路１０１と被テスト回路９は、集積化され、半導体装置を構成している。

電圧比較器３は、コンパレータ６ａ、６ｂ、６ｃを含んでいる。コンパレータ６ａ、６ｂ、６ｃの非反転入力端子には、電源電圧ＶDDを印加する電源端子１が接続され、各反転端子には半導体装置内で生成されたリファレンス電圧ＶREF１、ＶREF２、ＶREF3が印加される。
電源端子１とグランド端子２との間には抵抗素子１１、１２、１３、１４（抵抗値：Ｒ1、Ｒ2、Ｒ3、Ｒ4）が直列に接続されていて、コンパレータ６ａの非反転入力端子には抵抗素子１１、１２間にかかる電圧Ｖ1が印加されている。また、コンパレータ６ｂの非反転入力端子には抵抗素子１２、１３間にかかる電圧Ｖ2が印加され、コンパレータ６ｃの非反転入力端子には抵抗素子１３、１４間にかかる電圧Ｖ3が印加されている。

コンパレータ６ａは、電圧Ｖ1と電圧Ｖref１とを比較し、その結果を出力端子からコンパレータ出力信号ＤＥＴ1として出力する。また、コンパレータ６ｂは、電圧Ｖ2と電圧Ｖref２とを比較して結果を出力端子からコンパレータ出力信号ＤＥＴ2として出力し、コンパレータ６ｃは、電圧Ｖ3と電圧Ｖref３とを比較して結果を出力端子からコンパレータ出力信号ＤＥＴ3として出力する。本明細書では、以下、コンパレータ出力信号ＤＥＴ1、ＤＥＴ2、ＤＥＴ3を、各々コンパレータ出力信号ＤＥＴ1、ＤＥＴ2、ＤＥＴ3と記す。

テスト信号生成回路５は、電圧比較器３からのコンパレータ出力信号ＤＥＴ1、ＤＥＴ2、ＤＥＴ3を論理的に処理する制御回路４と、トリガー信号として利用される電圧比較器３からのコンパレータ出力信号ＤＥＴ3と制御回路４からの出力信号ＴＣＫにより動作するｎビットカウンタ７と、ｎビットカウンタ７からのカウント信号Ｃ1と制御回路４からのシリアルの出力信号であるテスト信号生成用クロックＴＣＫ、テスト信号生成用データＴＤＩとから複数ビットのテスト信号Ｔ1〜Ｔnを生成するシリアル／パラレル変換器８と、によって構成されている。

被テスト回路９は、テスト信号生成回路５により生成された信号ＴＥＮ、テスト信号Ｔ1〜Ｔnを用いて検査される。
図２は、図１に示した制御回路４をより具体的に説明するための回路図である。制御回路４は、図２に示したように、発振器４１と、カウント値設定回路４２１と、Ｈレベル検出カウンタ４２２と、比較判定回路４３と、ＴＣＫ／ＴＤＩ信号生成回路４４と、によって構成されている。制御回路４において、ＴＣＫ／ＴＤＩ信号生成回路４４にはコンパレータ出力信号ＤＥＴ1〜ＤＥＴ3が入力される。Ｈレベル検出カウンタ４２２には、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3のうち、コンパレータ出力信号ＤＥＴ3が分岐されて入力される。また、発振器４１はクロックＯＳＣを出力し、クロックＯＳＣはＨレベル検出カウンタ４２２と比較判定回路４３とに入力される。

Ｈレベル検出カウンタ４２２は、コンパレータ出力信号ＤＥＴ3とクロックＯＳＣを使ってカウント値ＣＮＴ1を比較判定回路４３に出力する。比較判定回路４３は、カウント値設定回路４２１によって出力されたカウント値ＣＮＴ0を入力し、カウント値ＣＮＴ0、ＣＮＴ1、クロックＯＳＣを使ってテストモード遷移信号ＴＥＮを出力する。テストモード遷移信号ＴＥＮは外部に出力されると共にＴＣＫ／ＴＤＩ信号生成回路４４に入力される。ＴＣＫ／ＴＤＩ信号生成回路４４は、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3及びテストモード遷移信号ＴＥＮを使ってテスト信号生成用クロックＴＣＫ、テスト信号生成用データＴＤＩを出力する。

図３は、図２に示したＴＣＫ／ＴＤＩ信号生成回路４４を例示した図である。図３に示したＴＣＫ／ＴＤＩ信号生成回路４４は、排他的論理和ＥＸＯＲ回路４４１と、Ｄ−ＦＦ（ディレイ・フリップフロップ）４４２と、インバータ４４３とを備え、テスト信号生成用クロックＴＣＫとテスト信号生成用データＴＤＩとを生成する。排他的論理和ＥＸＯＲ回路４４１は、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3を入力し、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3が全てＨレベルまたはいずれか１つだけＨレベルのときＴＣＫとしてＨレベルを出力する。Ｄ−ＦＦ４４２は、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3のうちコンパレータ出力信号ＤＥＴ1、ＤＥＴ2及びテストモード遷移信号ＴＥＮを入力し、コンパレータ出力信号ＤＥＴ2、テストモード遷移信号ＴＥＮのＬレベル、Ｈレベルの組み合わせに応じたテスト信号生成用データＴＤＩを出力する。インバータ４４３は、コンパレータ出力信号を反転させてＤ−ＦＦ４４２に入力する。

このようなＴＣＫ／ＴＤＩ信号生成回路４４によれば、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3、テストモード遷移信号ＴＥＮのパルスパターンを制御することにより、テスト信号生成用データＴＤＩのパルスパターンを任意に設定することができる。

・動作
次に、以上述べたテスト回路の動作について図１〜図８を用いて説明する。
前記に示したように、コンパレータ６ａ、６ｂ、６ｃは、電源電圧ＶDDとグラウンド電圧ＧＮＤとの間に抵抗素子１１〜１４を直列に接続し、電源電圧ＶDDを分圧して生成された電圧Ｖ1〜Ｖ3と、リファレンス電圧ＶREF１、ＶREF２、ＶREF3とをそれぞれ比較し、比較結果に応じた出力信号ＤＥＴ1、ＤＥＴ2、ＤＥＴ3を生成する。抵抗素子１１〜１４の抵抗値Ｒ１〜Ｒ4の各抵抗値が等しい場合、電圧Ｖ1、Ｖ2、Ｖ3は、順に（３／４）ＶDD、（２／４）ＶDD、（１／４）ＶDDとなる。以下では、説明を判りやすくするために、各反転端子にはリファレンス電圧ＶREF1、ＶREF2、ＶREF3として共通のリファレンス電圧ＶREFが印加されているものとする。

図４は、電源電圧ＶDDと、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3との関係を説明するための図であって、縦軸に電圧レベルを、横軸に時間を示している。図４のように、電源電圧ＶDDを０Ｖから上昇させると、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3は、ＤＥＴ1、ＤＥＴ2、ＤＥＴ3の順にリファレンス電圧ＶREFを越え、ＬレベルからＨレベルに変化する。実施形態１では、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3を利用し、制御回路４が、テストモード遷移信号ＴＥＮと、テスト信号生成用クロックＴＣＫ及びテスト信号生成用データＴＤＩを生成する。

次に、テストモード遷移信号ＴＥＮの動作を説明する。
図２に示したように、Ｈレベル検出カウンタ４２２は、図４中に示したコンパレータ６ｃの出力信号ＤＥＴ３のＨレベルを検出し、発振器４１からのクロックＯＳＣによってカウントアップ動作を行う。その後段の比較判定回路４３は、カウント値設定回路４２１によって生成された所定のカウント値ＣＮＴ0とＨレベル検出カウンタ４２２のカウント値ＣＮＴ1とを比較し、テストモード遷移条件を満たす場合に、テストモード遷移信号ＴＥＮをＬレベルからＨレベルに変化させる。

次に、テスト信号生成用クロックＴＣＫ及びテスト信号生成用データＴＤＩを説明する。
図５は、実施形態１のテスト回路において生成される信号を説明するためのタイミングチャートであって、縦軸に電源電圧ＶDDの値が示されている。電源電圧ＶDDのＤＥＴ1反転しきい値はコンパレータ６ａのコンパレータ出力値ＤＥＴ1が反転する電圧値である。また、ＤＥＴ2反転しきい値はコンパレータ６ｂのコンパレータ出力値ＤＥＴ2が反転する電圧値であり、ＤＥＴ3反転しきい値はコンパレータ６ｃのコンパレータ出力値ＤＥＴ3が反転する電圧値である。

また、図５の縦軸には、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3、テストモード遷移信号ＴＥＮ、テスト信号生成用クロックＴＣＫ、テスト信号生成用データＴＤＩのＨレベルまたはＬレベルが示され、横軸には時間が示されている。図中の「テストモード設定」の期間は被テスト回路９がテストモードに設定されるまでの期間であり、それに続く「テストモード」は被テスト回路９にテストパターンを持ったテスト信号が入力される期間である。「テストモード」中のａ０〜ａ９は、テスト回路の動作タイミングを示している（以下、タイミングａ０〜ａ９と記す）。

図５に示したように、電源電圧ＶDDには、例えば、ＤＥＴ2反転しきい値を上回った後ＤＥＴ1反転しきい値を下回る（図５に示したタイミングａ2〜ａ4を参照）ためには、ＤＥＴ2反転しきい値を通過する必要がある、あるいは、ＤＥＴ1反転しきい値を上回った後ＤＥＴ3反転しきい値を上回る（図５に示したタイミングａ5〜ａ７を参照）ためには、ＤＥＴ2反転しきい値を通過する必要がある、といった制約がある。この制約に対処する構成例として、図３に示すようなＴＣＫ／ＴＤＩ信号生成回路４４が設けられている。

つまり、ＤＥＴ1反転しきい値、ＤＥＴ2反転しきい値、ＤＥＴ3反転しきい値は、その大小関係が決定されていて、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3のＬレベル、Ｈレベルを組み合わせて生成されるパターンが制限される。ＴＣＫ／ＴＤＩ信号生成回路４４は、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3を入力し、これを論理演算等してさらに加工することから、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3のＬレベル、Ｈレベルの組み合わせを変更し、テスト信号生成用データＴＤＩを任意のパルスパターンにすることができる。

テスト信号生成用クロックＴＣＫ及びテスト信号生成用データＴＤＩは、電源電圧ＶDDの電圧レベルを変化させてテスト信号のパターンを生成している。すなわち、図３に示したように、テスト信号生成用クロックＴＣＫは、図１に示した電圧比較器３から出力されたコンパレータ出力信号ＤＥＴ1、ＤＥＴ2、ＤＥＴ3の排他的論理和ＥＸＯＲ回路４４１により論理的に処理される。この処理により、テスト信号生成用クロックＴＣＫのＬレベルとＨレベルは、図５に示したタイミングａ０〜ａ９の期間において交互に切り替わる。このことにより、電源電圧ＶDDの電圧レベルの変化に対応するパターンを持ったテスト信号生成用クロックＴＣＫが生成される。

また、テスト信号生成用データＴＤＩのＨレベルとＬレベルは、図３に示したＤ−ＦＦ４４２によって切り替えられる。例えば、図１に示したコンパレータ６ｂからのコンパレータ出力信号ＤＥＴ2がＬレベルからＨレベルに変化するタイミングで、テストモード遷移信号ＴＥＮのＨレベル信号がＤ−ＦＦ４４２によって取り込まれる。このとき、テスト信号生成用データＴＤＩはＨレベルを保持する（図５に示したタイミングａ2、ａ3を参照）。また、図１に示したコンパレータ６ａからのコンパレータ出力信号ＤＥＴ1がＬレベル、すなわち図３に示したＤ−ＦＦ４４２がリセット状態になるとき、テスト信号生成用データＴＤＩはＬレベルを保持する（図５に示したタイミングａ4、ａ5を参照）。
次に、図１に示した被テスト回路９に供給されるテスト信号Ｔ1〜Ｔnについて、３つの例を挙げて説明する。

・第１の例
第１の例は、図１に示したｎビットカウンタ７のカウント値Ｃ1（１〜ｎ）と、被テスト回路９に供給されるテスト信号Ｔ1〜Ｔnとを対応させてテスト回路を制御するものである。ここで、図６を用い、第１の例を具体的に説明する。
図６は、第１の例において生成される信号を説明するためのタイミングチャートである。図６の縦軸には電源電圧ＶDDの値、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3、テストモード遷移信号ＴＥＮ、テスト信号生成用クロックＴＣＫ、テスト信号生成用データＴＤＩのＨレベルまたはＬレベルの他、カウント値Ｃ1、テスト信号Ｔ1〜Ｔnが示され、横軸には時間が示されている。「テストモード」中のａ1、ａ2、ｂ１、ｂ２はテスト回路の動作タイミングを示している（以下、タイミングａ1、ａ2、ｂ１、ｂ２と記す）。

図６に示したように、第１の例では、テスト回路が「テストモード」に遷移された後、コンパレータ６ｃからのコンパレータ出力信号ＤＥＴ3がｎビットカウンタ７のカウントアップ動作を開始させるトリガー信号ｔｒｇ1、ｔｒｇ2として利用される。このため、トリガー信号ＤＥＴ3がＬレベルからＨレベルに変化するタイミングで、ｎビットカウンタ７のカウント値Ｃ1がデータ０にセットされる。

その後、カウント値Ｃ1は、テスト信号生成用クロックＴＣＫがＬレベルからＨレベルに変化する毎にカウントアップされ、ｎカウントまでカウントアップされると、それ以降はカウントアップが行われずにリセットされる（「０」に戻る）。このような制御により、第１の例では、テスト信号生成用クロックＴＣＫがＬレベルからＨレベルに変化する所定のカウント値Ｃ1のタイミングで、それぞれテスト信号生成用データＴＤＩのＨレベルまたはＬレベルを取り込んだテスト信号Ｔ1〜Ｔnを被テスト回路９に供給することが可能になる。

例えば、被テスト回路９に供給されるテスト信号Ｔ1は、カウント値Ｃ1が１のタイミングでテスト信号生成用データＴＤＩのレベルをもとに切り替わり、図６に示したタイミングａ1でＨレベルになり、タイミングｂ１ではＬレベルになる。また、被テスト回路９に供給されるテスト信号Ｔ2は、カウント値Ｃ1が２のタイミングでテスト信号生成用データＴＤＩのレベルをもとに切り替わり、図６に示したタイミングａ2ではＨレベルになり、図６に示したｂ２のタイミングではＨレベルに保持される。

・第２の例
第２の例は、図１に示した電圧比較器３からのコンパレータ出力信号ＤＥＴ3をトリガー信号、コンパレータ出力信号ＤＥＴ2をテスト用クロック信号とするものである。第２の例では、ｎビットカウンタ７のカウント値Ｃ1が所定の値になるタイミングで、被テスト回路９に供給されるテスト信号Ｔnのレベルを切り替えることが可能になる。
図７は、第２の例において生成される信号を説明するためのタイミングチャートである。図７の縦軸には電源電圧ＶDDの値、コンパレータ出力信号ＤＥＴ2、ＤＥＴ3、テストモード遷移信号ＴＥＮ、カウント値Ｃ1、テスト信号Ｔ1〜Ｔnが示され、横軸には時間が示されている。「テストモード」中のａ1、ａ2、ａ3はテスト回路の動作タイミングを示している（以下、タイミングａ1、ａ2、ａ3と記す）。

第２の例では、図７のように、テスト回路が「テストモード」に遷移された後、トリガー信号ｔｒｇ1となるコンパレータ出力信号ＤＥＴ3がＬレベルからＨレベルに変化する。このタイミングで、ｎビットカウンタ７のカウント値Ｃ1がデータ０にセットされる（図７に示したｔｒｇ1を参照）。
その後、テスト用クロック信号となるコンパレータ出力信号ＤＥＴ2がＬレベルからＨレベルに変化する毎に、ｎビットカウンタ７のカウント値Ｃ1がカウントアップされる。被テスト回路９に供給されるテスト信号Ｔ1は、カウント値Ｃ1が「１」、「２」、「３」になるタイミングでＬレベルからＨレベル、またはＨレベルからＬレベルに変化する。また、被テスト回路９に供給されるテスト信号Ｔnは、カウント値Ｃ1が「１」、「３」になるタイミングで、ＬレベルとＨレベルとが切り替えられる。

このような第２の例によれば、電圧比較器３から出力されたコンパレータ出力信号ＤＥＴ3、ＤＥＴ2でテスト回路を制御することにより、被テスト回路９に供給されるテスト信号Ｔ1〜ＴnのＬレベル、Ｈレベルを、カウント値Ｃ1が任意の値になったタイミングで切り替えることができる。このため、第２の例では、パルスパターンやイネーブルパターンのようなテストパターン信号を被テスト回路に供給することが可能になる。

・第３の例
第３の例は、テスト信号生成用クロックＴＣＫとテスト信号生成用データＴＤＩとをそのまま利用する期間（図８に示したタイミングａ０からｔｒｇ1までの期間、またはスキャンタイミングｓ７からｔｒｇ2までの期間）と、所定のカウント値Ｃ1において、テスト信号生成用クロックＴＣＫがＬレベルからＨレベルに変化するタイミングでテスト信号生成用データＴＤＩのＨレベルまたはＬレベルを取り込んで出力する期間（図８に示したｔｒｇ1からスキャンタイミングｓ７までの期間）と、を交互に設けるものである。

図８は、第３の例において生成される信号を説明するためのタイミングチャートである。図８の縦軸には電源電圧ＶDDの値、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3、テストモード遷移信号ＴＥＮ、カウント値Ｃ1、テスト信号生成用クロックＴＣＫ、テスト信号生成用データＴＤＩのＨレベルまたはＬレベルの他、カウント値Ｃ1、テスト信号Ｔ1〜Ｔ4が示され、横軸には時間が示されている。「スキャンテストモード」中のｓ１〜ｓ７はテスト回路の動作タイミングを示している（以下、スキャンタイミングｓ１〜ｓ７と記す）。

第３の例では、被テスト回路９に供給されるテスト信号Ｔ1がスキャンテスト用イネーブル信号ＳＥとして使用される。また、テスト信号Ｔ2がスキャンテスト用リセット信号ＳＲとして使用され、テスト用信号Ｔ3がスキャンテスト用クロック信号ＳＣＫとして使用され、テスト用信号Ｔ4がスキャンテスト用入力データ信号ＳＤＩとして使用される。
スキャンテスト用イネーブル信号ＳＥとなるテスト信号Ｔ1は、テスト回路がスキャンテストモードに遷移された後、Ｈレベルとなる。そして、テスト信号生成用クロックＴＣＫがＬレベルからＨレベルに変化するタイミングで、テスト信号生成用データＴＤＩのＨレベルまたはＬレベルを取り込んで出力される。図８に示した例では、テスト信号Ｔ1にテスト信号生成用データＴＤＩのレベルが取り込まれるタイミングはカウント値Ｃ1が２及び６となるタイミングであって、図８中のスキャンタイミングｓ２、ｓ６に一致している。

スキャンテスト用リセット信号ＳＲとなるテスト信号Ｔ2は、テスト回路がスキャンテストモードに遷移するとＬレベルとなる。そして、テスト信号Ｔ2はテスト信号生成用クロックＴＣＫがＬレベルからＨレベルに変化するタイミングで、テスト信号生成用データＴＤＩのＨレベルまたはＬレベルを取り込んで出力される。図８に示した例では、テスト信号Ｔ2にテスト信号生成用データＴＤＩのレベルが取り込まれるタイミングはカウント値Ｃ1が３及び４となるタイミングであって、図８中のスキャンタイミングｓ３、ｓ４に一致している。

スキャンテスト用クロック信号ＳＣＫとなるテスト信号Ｔ3は、スキャンテストモードに遷移するとテスト信号生成用クロックＴＣＫのレベルと同様のレベルを出力する。そして、トリガー信号ｔｒｇ1となるコンパレータ出力信号ＤＥＴ3がＬレベルからＨレベルに変化するタイミングでＬレベルになる。さらに、テスト信号Ｔ3は、テスト信号生成用クロックＴＣＫがＬレベルからＨレベルに変化するタイミングで、テスト信号生成用データＴＤＩのＨレベル又はＬレベルを取り込んで出力される。図８に示したスキャンタイミングｓ４、ｓ５は、テスト信号Ｔ3がテスト信号生成用データＴＤＩのレベルを取り込むタイミングを示し、カウント値Ｃ1が４または５になるタイミングに一致する。

スキャンテスト用入力データ信号ＳＤＩとなるテスト信号Ｔ4は、スキャン回路がスキャンテストモードに遷移すると、テスト信号生成用データＴＤＩと同様のレベルを出力する。そして、トリガー信号ｔｒｇ1となるコンパレータ出力信号ＤＥＴ3がＬレベルからＨレベルに変化するタイミングでＨレベルになる。さらに、テスト信号Ｔ4は、テスト信号生成用クロックＴＣＫがＬレベルからＨレベルに変化するタイミングで、テスト信号生成用データＴＤＩのレベルを取り込んで出力する。図８に示したスキャンタイミングｓ１、ｓ６は、テスト信号Ｔ4がテスト信号生成用データＴＤＩのレベルを取り込むタイミングを示し、カウント値Ｃ1が１または６になるタイミングに一致する。

上記した第３の例によれば、半導体集積回路のテスト方式として知られているスキャンテストが可能になる。
以上述べた実施形態１によれば、図６〜図８に示したように、電源電圧ＶDDの電圧レベルを制御することで、テストモードの設定を可能にし、また、コンパレータ６ｃからのコンパレータ出力信号ＤＥＴ3をトリガー信号として、シリアル／パラレル変換器８の出力信号Ｔ1〜ＴnのＨレベルまたはＬレベルを任意に設定することができる。このため、実施形態１のテスト回路は、テストされる半導体装置に専用のテスト端子が必要なく、少ピンパッケージの半導体装置の検査に有効である。
また、実施形態１は、以上説明した構成に限定されるものではない。例えば、図１に示した回路では、リファレンス電圧としてそれぞれ値が異なる複数のリファレンス電圧ＶREF１、ＶREF２、ＶREF3を用いている。しかし、実施形態１は、図９に示すように、各反転端子に共通のリファレンス電圧ＶREFが印加されるようにしてもよい。

（実施形態２）
次に、実施形態２のテスト回路について説明する。
図１０は、実施形態２のテスト回路を説明するための回路図である。なお、実施形態２では、図１０中に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
図１０に示した実施形態２のテスト回路のテスト回路９０１は、図１に示した実施形態１の電圧比較器３に代えて、ｎ個のコンパレータ６ａ〜６ｎを含む電圧比較器９３を有している。

・動作
次に、実施形態２のテスト回路９０１の動作について説明する。以下では、説明を判りやすくするために、実施形態１と同様に、各反転端子にはリファレンス電圧ＶREF１、ＶREF２、・・・、ＶREFｎとして共通のリファレンス電圧ＶREFが印加されているものとする。
図１０に示したように、実施形態２のテスト回路９０１は、電源電圧ＶDDの電圧レベルを制御し、電圧比較器９３から出力されるコンパレータ出力信号ＤＥＴ1〜ＤＥＴnを用いることで、被テスト回路９に複数の状態を識別させることが可能になる。

図１１は、コンパレータ出力信号ＤＥＴ1〜ＤＥＴnを使ったテスト回路９０１の動作モードを説明するための図である。図１１の縦軸はコンパレータ出力信号ＤＥＴn-2〜ＤＥＴn、コンパレータ出力信号ＤＥＴ4〜ＤＥＴ6、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3を示し、横軸は時間を示している。横軸の時間は、被テスト回路９が本来の動作をする通常動作モード（タイミングｃ0〜ｃ1の期間）と、ユーザがテスト回路を通信手段として使用する通常コマンドモード１、通常コマンドモード２（タイミングｃ1〜ｃ2及びタイミングｃ2〜ｃ3の期間）と、被テスト回路９がテストモードに設定されるまでのテストモード設定（タイミングｃ3〜タイミングａ0）に分割されていて、各期間の開始タイミングをタイミングｃ0〜ｃ3とする。テストモード設定の期間の後、被テスト回路９がテストされるテストモード（タイミングａ0以降の期間）が開始される。

実施形態２では、図１１に示したように、コンパレータ６ａ〜６ｎからのコンパレータ出力信号ＤＥＴ1〜ＤＥＴnが、ＤＥＴ1〜ＤＥＴ3、ＤＥＴ4〜ＤＥＴ6、…、ＤＥＴn-2〜ＤＥＴnをそれぞれ１つのまとまりとして利用される。このようにすることにより、実施形態２では、図１１に示したように、通常動作モード、通常コマンドモード１、２、テストモード設定、テストモードの各期間に特有のパターンを持った信号が制御回路４に入力される。このため、実施形態２では、制御回路４が通常動作モード、通常コマンドモード、テストモード設定、テストモードの各状態を識別することが可能になる。

このような実施形態２は、ユーザ側が被テスト回路を通常使用する期間（例えば、通常動作モードや通常コマンドモード）から被テスト回路９がテストされる期間（テストモード）までを、電源電圧ＶDDの電圧レベルを制御することによって設定することが可能になる。このため、実施形態２のテスト回路は、少ピンパッケージの半導体装置の検査に対して効果的である。

（実施形態３）
図１２は、本発明の実施形態３のテスト回路を説明するための回路図である。なお、実施形態３では、図１２中に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
実施形態３のテスト回路１１１は、図１に示したシリアル／パラレル変換器８に代えてｎ個のシリアル／パラレル変換器８１〜８ｎを備えている。また、実施形態３のテスト回路１１１は、シリアル／パラレル変換器８１〜８ｎのいずれかを選択するセレクタ回路１０を備えている。実施形態３の被テスト回路１１９は、テスト信号生成回路１１５により生成された信号ＴＥＮ、Ｔ11〜Ｔnnを用いて検査される。

シリアル／パラレル変換器８１〜８ｎは、ｎビットカウンタ７からのカウント信号Ｃ1と制御回路４からのシリアルの出力信号ＴＣＫ、ＴＤＩとから複数ビット信号Ｔ１１〜Ｔｎｎを生成して被テスト回路１１９に出力する。セレクタ回路１０では、コンパレータ出力信号ＤＥＴ3がトリガー信号となる。
図１３は、図１２に示したセレクタ回路１０の内部を説明するためのブロック図である。図１３に示すように、セレクタ回路１０は、電圧比較器３から出力されたコンパレータ出力信号ＤＥＴ3により動作するｎビットカウンタ１２１と、ｎビットカウンタ１２１のカウント値Ｃ1をセレクト信号ＳＥＬ1〜ＳＥＬnにデコードするデコーダ回路１２２と、によって構成されている。

・動作
次に、本発明の実施形態３のテスト回路の動作について説明する。以下では、説明を判りやすくするために、実施形態１、２と同様に、各反転端子にはリファレンス電圧ＶREF１、ＶREF２、ＶREF３として共通のリファレンス電圧ＶREFが印加されているものとする。
ｎビットカウンタ１２１は、図１２に示した電圧比較器３から出力されたコンパレータ出力信号ＤＥＴ3がＬレベルからＨレベルに変化する毎にカウントアップ動作を行う。デコーダ回路１２２は、ｎビットカウンタ１２１のカウンタ値Ｃ1をもとに、セレクト信号ＳＥＬ1〜ＳＥＬnをＬレベルからＨレベルに変化させ、このときセレクト信号は選択状態になる。

例えば、カウンタ値Ｃ1が「１」の場合は、ＳＥＬ1のみＨレベルになり、また、カウンタ値Ｃ1が「ｎ」の場合は、ＳＥＬｎのみがＨレベルになる。このセレクト信号ＳＥＬ1〜ＳＥＬｎを、夫々シリアル／パラレル変換器８１〜８ｎのイネーブル信号に割り当てることで、被テスト回路１１９に選択的にテスト信号を入力することが可能になる。
図１４は、上記した実施形態３のテスト回路の動作をより具体的に説明するための図である。図１４に示した例では、説明の簡単化のため、コンパレータ出力信号ＤＥＴ3がＬレベルからＨレベルに変化する毎に、ｎビットカウンタ１２１のカウント値Ｃ1が繰り返し「１」または「２」になる、すなわちセレクト信号ＳＥＬ1、ＳＥＬ2が順に選択されるものとする。図１４の縦軸には電源電圧ＶDDの値、コンパレータ出力信号ＤＥＴ1〜ＤＥＴ3、テストモード遷移信号ＴＥＮ、テスト信号生成用クロックＴＣＫ、テスト信号生成用データＴＤＩのＨレベルまたはＬレベルの他、カウント値Ｃ1、テスト信号Ｔ1〜Ｔnの他、セレクト信号ＳＥＬ1、ＳＥＬ2が示されている。図１４の横軸には時間が示されている。「テストモード」中のａ1〜ａnはテスト回路の動作タイミングを示している（以下、タイミングａ1〜ａnと記す）。

図１４に示したｔｒｇ1からｔｒｇ2の期間では、セレクタ信号ＳＥＬ1がＨレベルになり、図１２に示したシリアル／パラレル変換器８１の出力信号Ｔ11〜Ｔ1nが、選択状態になる。この状態において、実施形態３では、図１２に示したｎビットカウンタ７のカウント値Ｃ1が「１〜ｎ」になるタイミングをもとに、被テスト回路１１９に供給されるテスト信号Ｔ11〜Ｔ1nを、任意にＨレベルまたはＬレベルにすることが可能になる。また、実施形態３では、同様に、図１４に示したｔｒｇ2からｔｒｇ3の期間にセレクタ信号ＳＥＬ2がＨレベルになり、被テスト回路１１９に供給されるテスト信号Ｔ21〜Ｔ2nを任意にＨレベルまたはＬレベルにすることが可能になる。
このような実施形態３によれば、電源電圧ＶDDの電圧レベルを制御し、トリガー信号としてコンパレータ出力信号ＤＥＴ3を使用することで、被テスト回路１１９に対して選択的にテスト信号を供給することが可能になる。

[シリアルＩ／Ｆ回路]
（実施形態４）
・回路構成
図１５は、本発明の実施形態４のシリアルＩ／Ｆ回路を説明するための回路図である。なお、実施形態４では、図１５中に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。

・構成
図１５に示した実施形態４のシリアルＩ／Ｆ回路は、電圧比較器３、データ信号生成回路１４５、半導体回路１４９によって構成されている。実施形態４のシリアルＩ／Ｆ回路１４１は、電圧比較器３、データ信号生成回路１４５によって構成されている。半導体回路１４９は、シリアルＩ／Ｆ回路１４１によってデータが入力される半導体集積回路である。シリアルＩ／Ｆ回路１４１と半導体回路１４９は、集積化され、半導体装置を構成している。この半導体装置には、別の半導体装置１４３が接続され、半導体装置１４３からの信号がシリアルＩ／Ｆ回路１４１を介して半導体回路１４９に入力されるようになっている。
データ信号生成回路１４５は、図１に示した実施形態１のテスト信号生成回路５と同様の構成になっている。
半導体回路１４９は、レジスタ１４２を有している。レジスタ１４２は、データ信号生成回路１４５により生成された信号ＴＥＮ、制御信号Ｔ1〜Ｔnを用いて設定される。

・動作
次に、本発明の実施形態４のシリアルＩ／Ｆ回路１４１の動作について説明する。実施形態４の動作は実施形態１と同様の動作であり、実施形態１はＶDDが電圧比較器３に入力されるのに対し、実施形態４は別の半導体装置１４３によって電圧比較器３に入力される。従って、実施形態４の動作は実施形態１の動作説明に示した図６〜図８中のＶDDを別の半導体装置１４３の出力信号に変更した波形と等しくなる。
以上述べた実施形態４によれば、図６〜図８に示したように、電源電圧ＶDDの電圧レベルを制御することで、レジスタ１４２の設定を可能にし、また、コンパレータ６ｃからのコンパレータ出力信号ＤＥＴ3をトリガー信号として、シリアル／パラレル変換器８の出力信号Ｔ1〜ＴnのＨレベルまたはＬレベルを任意に設定することができる。このため、実施形態４のシリアルＩ／Ｆ回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。

（実施形態５）
図１６は、本発明の実施形態５のシリアルＩ／Ｆ回路を説明するための回路図である。なお、実施形態５では、図１６中に示した構成のうち、図１０、１５に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
図１６に示した実施形態５のシリアルＩ／Ｆ回路１４１は、図１５に示した実施形態４の電圧比較器３に代えて、ｎ個のコンパレータ６ａ〜６ｎを含む電圧比較器９３を有している。

・動作
次に、本発明の実施形態５のシリアルＩ／Ｆ回路の動作について説明する。実施形態５の動作は実施形態２と同様の動作であり、実施形態２はＶDDが電圧比較器９３に入力されるのに対し、実施形態５は別の半導体装置１４３によって電圧比較器９３に入力される。従って、実施形態５の動作は実施形態２の動作説明に示した図１１中のＶDDを別の半導体装置１４３の出力信号に変更した波形と等しくなる。
以上述べた実施形態５によれば、図１１に示したように、電源電圧ＶDDの電圧レベルを制御することで、レジスタ１４２の設定を可能にし、また、コンパレータ６ｃからのコンパレータ出力信号ＤＥＴ3をトリガー信号として、シリアル／パラレル変換器８の出力信号Ｔ1〜ＴnのＨレベルまたはＬレベルを任意に設定することができる。このため、実施形態５のシリアルＩ／Ｆ回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。

（実施形態６）
図１７は、本発明の実施形態６のシリアルＩ／Ｆ回路を説明するための回路図である。なお、実施形態６では、図１７中に示した構成のうち、図１２に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
実施形態６のシリアルＩ／Ｆ回路１４１は、図１５に示したシリアル／パラレル変換器８に代えてｎ個のシリアル／パラレル変換器８１〜８ｎを備えている。また、実施形態６のシリアルＩ／Ｆ回路１４１は、シリアル／パラレル変換器８１〜８ｎのいずれかを選択するセレクタ回路１０を備えている。実施形態６の半導体回路１６９は、データ信号生成回路１６５により生成された信号ＴＥＮ、Ｔ11〜Ｔnnを用いて設定される。

シリアル／パラレル変換器８１〜８ｎは、ｎビットカウンタ７からのカウント信号Ｃ1と制御回路４からのシリアルの出力信号ＴＣＫ、ＴＤＩとから複数ビット信号Ｔ１１〜Ｔｎｎを生成してレジスタ１６１〜１６３に出力される。セレクタ回路１０では、コンパレータ出力信号ＤＥＴ3がトリガー信号となる。

・動作
次に、本発明の実施形態６のシリアルＩ／Ｆ回路の動作について説明する。実施形態６の動作は実施形態３と同様の動作であり、実施形態３はＶDDが電圧比較器３に入力されるのに対し、実施形態６は別の半導体装置１４３によって電圧比較器３に入力される。従って、実施形態６の動作は実施形態３の動作説明に示した図１４中のＶDDを別の半導体装置１４３の出力信号に変更した波形と等しくなる。

以上述べた実施形態６によれば、図６〜図８に示したように、電源電圧ＶDDの電圧レベルを制御することで、レジスタ１４２の設定を可能にし、また、コンパレータ６ｃからのコンパレータ出力信号ＤＥＴ3をトリガー信号として、シリアル／パラレル変換器８の出力信号Ｔ1〜ＴnのＨレベルまたはＬレベルを任意に設定することができる。このため、実施形態６のシリアルＩ／Ｆ回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。

本発明のテスト回路は、どのような半導体装置のテストにも適用することができる。特に、パッケージのピン数が少ない、あるいはテストに専用のピンを設けることが好ましくない半導体装置に適用した場合、特に高い効果を得ることができる。
また、本発明のシリアルＩ／Ｆ回路は、どのような半導体装置にも適用することができる。特に、パッケージのピン数が少ない、あるいはモード設定等に専用のピンを設けることが好ましくない半導体装置に適用した場合、特に高い効果を得ることができる。

３ 電圧比較器
４ 制御回路
５ テスト信号生成回路
６ａ〜６ｎ コンパレータ
７ ビットカウンタ
８、８１〜８ｎ シリアル／パラレル変換器
９、１１９ 被テスト回路
１０ セレクタ回路
１１〜１４ 抵抗素子
４１ 発振器
４３ 比較判定回路
４４ ＴＣＫ／ＴＤＩ信号生成回路
９３ 電圧比較器
１０１、１０９、１１１ テスト回路
１１５ テスト信号生成回路
１２１ ビットカウンタ
１２２ デコーダ回路
４２１ カウント値設定回路
４２２ Ｈレベル検出カウンタ
４４１ 排他的論理和ＥＸＯＲ回路
４４２ Ｄ−ＦＦ
１４１ シリアルＩ／Ｆ回路
１４２、１６１〜１６３ レジスタ
１４５、１６５ データ信号生成回路
１４９、１６９ 半導体回路
１４３ 別の半導体装置

Claims (10)

1. 多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器と、
   複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル／パラレル変換してテスト信号を生成するテスト信号発生回路と、を含むことを特徴とするテスト回路。
2. 前記テスト信号発生回路は、
   前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路と、
   前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタと、
   前記カウンタからのカウント値にもとづき、前記データ信号をシリアル／パラレル変換して前記テスト信号を生成するシリアル／パラレル変換器と、
   を備えることを特徴とする請求項１に記載のテスト回路。
3. 前記信号生成回路は、
   前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、
   前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、テスト開始を通知するテストモード遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路と、
   を含むことを特徴とする請求項２に記載のテスト回路。
4. 前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする請求項１〜３のいずれか１項に記載のテスト回路。
5. 請求項１乃至４のいずれかに記載のテスト回路と、
   前記テスト回路によるテストの対象である被テスト回路と、
   を含むことを特徴とする半導体装置。
6. シリアルデータ入力信号に基づいて多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器と、
   複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル／パラレル変換してデータ信号を生成するデータ信号発生回路と、を含むことを特徴とするシリアルＩ／Ｆ回路。
7. 前記データ信号発生回路は、
   前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路と、
   前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタと、
   前記カウンタからのカウント値にもとづき、前記データ信号をシリアル／パラレル変換して前記テスト信号を生成するシリアル／パラレル変換器と、
   を備えることを特徴とする請求項６に記載のシリアルＩ／Ｆ回路。
8. 前記信号生成回路は、
   前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、
   前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、データ読み込みを開始を通知する遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路と、
   を含むことを特徴とする請求項７に記載のシリアルＩ／Ｆ回路。
9. 前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする請求項６〜８のいずれか１項に記載のシリアルＩ／Ｆ回路。
10. 請求項６乃至９のいずれかに記載のシリアルＩ／Ｆ回路と、
    前記シリアルＩ／Ｆ回路により前記データ信号が入力される半導体回路と、
    を含むことを特徴とする半導体装置。

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