JP5336559B2 - テスト回路、及び、シリアルi/f回路、半導体装置 - Google Patents
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Description
図18、図19は、特許文献1に記載された半導体集積回路を説明するための図である。図18に示した2dはテスト信号生成回路であり、テスト信号生成回路2dは、電圧比較器9a、9b、9c、及びこれらの出力レベルを論理的に処理する組み合せ回路14から構成されている。
図19は、図18に示したノードf、g、h、cと、電圧比較器9a、9b、9cのリファレンス電圧VREF1、VREF2、VREF3(VREF1>VREF2>VREF3)との関係を示した図である。集積回路をテストするための電源電圧VDDは、図19に示したように電圧が上昇しながら途中下降する波形に設定される。そして、このような電源電圧が印加された場合の電圧比較器9a、9b、9cの出力が組合せ回路14に入力された時のみ、組合せ回路14の出力がLレベルからHレベルになり、それ以外の信号が入力された場合には出力がLのままとなるように、組合せ回路14の論理が構成される。
図20は、特許文献2に記載された半導体装置を説明するための図である。図20に示した半導体装置20は、電源端子21、22、ユーザ端子23〜27、グランド端子28、及びコンパレータ29を含む。電源端子21、22は、電源電圧VDD及びAVDDを半導体装置20の内部回路に供給するための端子であり、グランド端子28は、半導体装置20の内部回路のグランド電圧VSSを外部回路の接地電圧と同電位にするための端子である。ユーザ端子23〜27は、半導体装置20の内部回路に対する制御信号やデータ信号等の入出力に用いられる。
本発明は、上記した点に鑑みて行われたものであり、半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路、余分な端子を設けることなく半導体回路を制御することができるI/F回路、半導体装置を提供することを目的とする。
以上のテスト回路は、図1に示したように、電源電圧VDDの電圧レベルを制御し、その特定の波形をテスト回路で検知することによって、テストモード設定、さらに、電圧比較器3からのコンパレータ出力信号DET3のLレベルからHレベルの変化をトリガー信号として、多数ビットのテスト信号を各々独立にHレベルまたはLレベルにして被テスト回路に入力できるようにしたものである。
本発明のある態様によれば、請求項5乃至7のいずれかに記載のシリアルI/F回路(例えば図15に示したシリアルI/F回路141)と、前記シリアルI/F回路により前記出力信号が入力される半導体回路(例えば図15、図16に示した半導体回路149、図17に示した半導体回路169)と、を含むことを特徴とする半導体装置が提供される。
本発明にかかるシリアルI/F回路によれば、入力信号の電圧レベルを制御し、モードの設定等を行うことにより、半導体パッケージに余分な端子を設けなくても、モードの設定等のための信号入力ができるシリアルI/F回路を提供することができる。
[テスト回路]
(実施形態1)
・回路構成
図1は、本発明の実施形態1のテスト回路(以下、単にテスト回路とも記す)を説明するための回路図であって、電圧比較器3、テスト信号生成回路5、被テスト回路9を含んだ回路を示している。実施形態1のテスト回路101は、電圧比較器3、テスト信号生成回路5によって構成されている。被テスト回路9は、テスト回路101によってテストされる半導体集積回路である。テスト回路101と被テスト回路9は、集積化され、半導体装置を構成している。
電源端子1とグランド端子2との間には抵抗素子11、12、13、14(抵抗値:R1、R2、R3、R4)が直列に接続されていて、コンパレータ6aの非反転入力端子には抵抗素子11、12間にかかる電圧V1が印加されている。また、コンパレータ6bの非反転入力端子には抵抗素子12、13間にかかる電圧V2が印加され、コンパレータ6cの非反転入力端子には抵抗素子13、14間にかかる電圧V3が印加されている。
図2は、図1に示した制御回路4をより具体的に説明するための回路図である。制御回路4は、図2に示したように、発振器41と、カウント値設定回路421と、Hレベル検出カウンタ422と、比較判定回路43と、TCK/TDI信号生成回路44と、によって構成されている。制御回路4において、TCK/TDI信号生成回路44にはコンパレータ出力信号DET1〜DET3が入力される。Hレベル検出カウンタ422には、コンパレータ出力信号DET1〜DET3のうち、コンパレータ出力信号DET3が分岐されて入力される。また、発振器41はクロックOSCを出力し、クロックOSCはHレベル検出カウンタ422と比較判定回路43とに入力される。
次に、以上述べたテスト回路の動作について図1〜図8を用いて説明する。
前記に示したように、コンパレータ6a、6b、6cは、電源電圧VDDとグラウンド電圧GNDとの間に抵抗素子11〜14を直列に接続し、電源電圧VDDを分圧して生成された電圧V1〜V3と、リファレンス電圧VREF1、VREF2、VREF3とをそれぞれ比較し、比較結果に応じた出力信号DET1、DET2、DET3を生成する。抵抗素子11〜14の抵抗値R1〜R4の各抵抗値が等しい場合、電圧V1、V2、V3は、順に(3/4)VDD、(2/4)VDD、(1/4)VDDとなる。以下では、説明を判りやすくするために、各反転端子にはリファレンス電圧VREF1、VREF2、VREF3として共通のリファレンス電圧VREFが印加されているものとする。
図2に示したように、Hレベル検出カウンタ422は、図4中に示したコンパレータ6cの出力信号DET3のHレベルを検出し、発振器41からのクロックOSCによってカウントアップ動作を行う。その後段の比較判定回路43は、カウント値設定回路421によって生成された所定のカウント値CNT0とHレベル検出カウンタ422のカウント値CNT1とを比較し、テストモード遷移条件を満たす場合に、テストモード遷移信号TENをLレベルからHレベルに変化させる。
図5は、実施形態1のテスト回路において生成される信号を説明するためのタイミングチャートであって、縦軸に電源電圧VDDの値が示されている。電源電圧VDDのDET1反転しきい値はコンパレータ6aのコンパレータ出力値DET1が反転する電圧値である。また、DET2反転しきい値はコンパレータ6bのコンパレータ出力値DET2が反転する電圧値であり、DET3反転しきい値はコンパレータ6cのコンパレータ出力値DET3が反転する電圧値である。
次に、図1に示した被テスト回路9に供給されるテスト信号T1〜Tnについて、3つの例を挙げて説明する。
第1の例は、図1に示したnビットカウンタ7のカウント値C1(1〜n)と、被テスト回路9に供給されるテスト信号T1〜Tnとを対応させてテスト回路を制御するものである。ここで、図6を用い、第1の例を具体的に説明する。
図6は、第1の例において生成される信号を説明するためのタイミングチャートである。図6の縦軸には電源電圧VDDの値、コンパレータ出力信号DET1〜DET3、テストモード遷移信号TEN、テスト信号生成用クロックTCK、テスト信号生成用データTDIのHレベルまたはLレベルの他、カウント値C1、テスト信号T1〜Tnが示され、横軸には時間が示されている。「テストモード」中のa1、a2、b1、b2はテスト回路の動作タイミングを示している(以下、タイミングa1、a2、b1、b2と記す)。
第2の例は、図1に示した電圧比較器3からのコンパレータ出力信号DET3をトリガー信号、コンパレータ出力信号DET2をテスト用クロック信号とするものである。第2の例では、nビットカウンタ7のカウント値C1が所定の値になるタイミングで、被テスト回路9に供給されるテスト信号Tnのレベルを切り替えることが可能になる。
図7は、第2の例において生成される信号を説明するためのタイミングチャートである。図7の縦軸には電源電圧VDDの値、コンパレータ出力信号DET2、DET3、テストモード遷移信号TEN、カウント値C1、テスト信号T1〜Tnが示され、横軸には時間が示されている。「テストモード」中のa1、a2、a3はテスト回路の動作タイミングを示している(以下、タイミングa1、a2、a3と記す)。
その後、テスト用クロック信号となるコンパレータ出力信号DET2がLレベルからHレベルに変化する毎に、nビットカウンタ7のカウント値C1がカウントアップされる。被テスト回路9に供給されるテスト信号T1は、カウント値C1が「1」、「2」、「3」になるタイミングでLレベルからHレベル、またはHレベルからLレベルに変化する。また、被テスト回路9に供給されるテスト信号Tnは、カウント値C1が「1」、「3」になるタイミングで、LレベルとHレベルとが切り替えられる。
第3の例は、テスト信号生成用クロックTCKとテスト信号生成用データTDIとをそのまま利用する期間(図8に示したタイミングa0からtrg1までの期間、またはスキャンタイミングs7からtrg2までの期間)と、所定のカウント値C1において、テスト信号生成用クロックTCKがLレベルからHレベルに変化するタイミングでテスト信号生成用データTDIのHレベルまたはLレベルを取り込んで出力する期間(図8に示したtrg1からスキャンタイミングs7までの期間)と、を交互に設けるものである。
スキャンテスト用イネーブル信号SEとなるテスト信号T1は、テスト回路がスキャンテストモードに遷移された後、Hレベルとなる。そして、テスト信号生成用クロックTCKがLレベルからHレベルに変化するタイミングで、テスト信号生成用データTDIのHレベルまたはLレベルを取り込んで出力される。図8に示した例では、テスト信号T1にテスト信号生成用データTDIのレベルが取り込まれるタイミングはカウント値C1が2及び6となるタイミングであって、図8中のスキャンタイミングs2、s6に一致している。
以上述べた実施形態1によれば、図6〜図8に示したように、電源電圧VDDの電圧レベルを制御することで、テストモードの設定を可能にし、また、コンパレータ6cからのコンパレータ出力信号DET3をトリガー信号として、シリアル/パラレル変換器8の出力信号T1〜TnのHレベルまたはLレベルを任意に設定することができる。このため、実施形態1のテスト回路は、テストされる半導体装置に専用のテスト端子が必要なく、少ピンパッケージの半導体装置の検査に有効である。
また、実施形態1は、以上説明した構成に限定されるものではない。例えば、図1に示した回路では、リファレンス電圧としてそれぞれ値が異なる複数のリファレンス電圧VREF1、VREF2、VREF3を用いている。しかし、実施形態1は、図9に示すように、各反転端子に共通のリファレンス電圧VREFが印加されるようにしてもよい。
次に、実施形態2のテスト回路について説明する。
図10は、実施形態2のテスト回路を説明するための回路図である。なお、実施形態2では、図10中に示した構成のうち、図1に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
図10に示した実施形態2のテスト回路のテスト回路901は、図1に示した実施形態1の電圧比較器3に代えて、n個のコンパレータ6a〜6nを含む電圧比較器93を有している。
次に、実施形態2のテスト回路901の動作について説明する。以下では、説明を判りやすくするために、実施形態1と同様に、各反転端子にはリファレンス電圧VREF1、VREF2、・・・、VREFnとして共通のリファレンス電圧VREFが印加されているものとする。
図10に示したように、実施形態2のテスト回路901は、電源電圧VDDの電圧レベルを制御し、電圧比較器93から出力されるコンパレータ出力信号DET1〜DETnを用いることで、被テスト回路9に複数の状態を識別させることが可能になる。
図12は、本発明の実施形態3のテスト回路を説明するための回路図である。なお、実施形態3では、図12中に示した構成のうち、図1に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
実施形態3のテスト回路111は、図1に示したシリアル/パラレル変換器8に代えてn個のシリアル/パラレル変換器81〜8nを備えている。また、実施形態3のテスト回路111は、シリアル/パラレル変換器81〜8nのいずれかを選択するセレクタ回路10を備えている。実施形態3の被テスト回路119は、テスト信号生成回路115により生成された信号TEN、T11〜Tnnを用いて検査される。
図13は、図12に示したセレクタ回路10の内部を説明するためのブロック図である。図13に示すように、セレクタ回路10は、電圧比較器3から出力されたコンパレータ出力信号DET3により動作するnビットカウンタ121と、nビットカウンタ121のカウント値C1をセレクト信号SEL1〜SELnにデコードするデコーダ回路122と、によって構成されている。
次に、本発明の実施形態3のテスト回路の動作について説明する。以下では、説明を判りやすくするために、実施形態1、2と同様に、各反転端子にはリファレンス電圧VREF1、VREF2、VREF3として共通のリファレンス電圧VREFが印加されているものとする。
nビットカウンタ121は、図12に示した電圧比較器3から出力されたコンパレータ出力信号DET3がLレベルからHレベルに変化する毎にカウントアップ動作を行う。デコーダ回路122は、nビットカウンタ121のカウンタ値C1をもとに、セレクト信号SEL1〜SELnをLレベルからHレベルに変化させ、このときセレクト信号は選択状態になる。
図14は、上記した実施形態3のテスト回路の動作をより具体的に説明するための図である。図14に示した例では、説明の簡単化のため、コンパレータ出力信号DET3がLレベルからHレベルに変化する毎に、nビットカウンタ121のカウント値C1が繰り返し「1」または「2」になる、すなわちセレクト信号SEL1、SEL2が順に選択されるものとする。図14の縦軸には電源電圧VDDの値、コンパレータ出力信号DET1〜DET3、テストモード遷移信号TEN、テスト信号生成用クロックTCK、テスト信号生成用データTDIのHレベルまたはLレベルの他、カウント値C1、テスト信号T1〜Tnの他、セレクト信号SEL1、SEL2が示されている。図14の横軸には時間が示されている。「テストモード」中のa1〜anはテスト回路の動作タイミングを示している(以下、タイミングa1〜anと記す)。
このような実施形態3によれば、電源電圧VDDの電圧レベルを制御し、トリガー信号としてコンパレータ出力信号DET3を使用することで、被テスト回路119に対して選択的にテスト信号を供給することが可能になる。
(実施形態4)
・回路構成
図15は、本発明の実施形態4のシリアルI/F回路を説明するための回路図である。なお、実施形態4では、図15中に示した構成のうち、図1に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
図15に示した実施形態4のシリアルI/F回路は、電圧比較器3、データ信号生成回路145、半導体回路149によって構成されている。実施形態4のシリアルI/F回路141は、電圧比較器3、データ信号生成回路145によって構成されている。半導体回路149は、シリアルI/F回路141によってデータが入力される半導体集積回路である。シリアルI/F回路141と半導体回路149は、集積化され、半導体装置を構成している。この半導体装置には、別の半導体装置143が接続され、半導体装置143からの信号がシリアルI/F回路141を介して半導体回路149に入力されるようになっている。
データ信号生成回路145は、図1に示した実施形態1のテスト信号生成回路5と同様の構成になっている。
半導体回路149は、レジスタ142を有している。レジスタ142は、データ信号生成回路145により生成された信号TEN、制御信号T1〜Tnを用いて設定される。
次に、本発明の実施形態4のシリアルI/F回路141の動作について説明する。実施形態4の動作は実施形態1と同様の動作であり、実施形態1はVDDが電圧比較器3に入力されるのに対し、実施形態4は別の半導体装置143によって電圧比較器3に入力される。従って、実施形態4の動作は実施形態1の動作説明に示した図6〜図8中のVDDを別の半導体装置143の出力信号に変更した波形と等しくなる。
以上述べた実施形態4によれば、図6〜図8に示したように、電源電圧VDDの電圧レベルを制御することで、レジスタ142の設定を可能にし、また、コンパレータ6cからのコンパレータ出力信号DET3をトリガー信号として、シリアル/パラレル変換器8の出力信号T1〜TnのHレベルまたはLレベルを任意に設定することができる。このため、実施形態4のシリアルI/F回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。
図16は、本発明の実施形態5のシリアルI/F回路を説明するための回路図である。なお、実施形態5では、図16中に示した構成のうち、図10、15に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
図16に示した実施形態5のシリアルI/F回路141は、図15に示した実施形態4の電圧比較器3に代えて、n個のコンパレータ6a〜6nを含む電圧比較器93を有している。
次に、本発明の実施形態5のシリアルI/F回路の動作について説明する。実施形態5の動作は実施形態2と同様の動作であり、実施形態2はVDDが電圧比較器93に入力されるのに対し、実施形態5は別の半導体装置143によって電圧比較器93に入力される。従って、実施形態5の動作は実施形態2の動作説明に示した図11中のVDDを別の半導体装置143の出力信号に変更した波形と等しくなる。
以上述べた実施形態5によれば、図11に示したように、電源電圧VDDの電圧レベルを制御することで、レジスタ142の設定を可能にし、また、コンパレータ6cからのコンパレータ出力信号DET3をトリガー信号として、シリアル/パラレル変換器8の出力信号T1〜TnのHレベルまたはLレベルを任意に設定することができる。このため、実施形態5のシリアルI/F回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。
図17は、本発明の実施形態6のシリアルI/F回路を説明するための回路図である。なお、実施形態6では、図17中に示した構成のうち、図12に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。
・構成
実施形態6のシリアルI/F回路141は、図15に示したシリアル/パラレル変換器8に代えてn個のシリアル/パラレル変換器81〜8nを備えている。また、実施形態6のシリアルI/F回路141は、シリアル/パラレル変換器81〜8nのいずれかを選択するセレクタ回路10を備えている。実施形態6の半導体回路169は、データ信号生成回路165により生成された信号TEN、T11〜Tnnを用いて設定される。
次に、本発明の実施形態6のシリアルI/F回路の動作について説明する。実施形態6の動作は実施形態3と同様の動作であり、実施形態3はVDDが電圧比較器3に入力されるのに対し、実施形態6は別の半導体装置143によって電圧比較器3に入力される。従って、実施形態6の動作は実施形態3の動作説明に示した図14中のVDDを別の半導体装置143の出力信号に変更した波形と等しくなる。
また、本発明のシリアルI/F回路は、どのような半導体装置にも適用することができる。特に、パッケージのピン数が少ない、あるいはモード設定等に専用のピンを設けることが好ましくない半導体装置に適用した場合、特に高い効果を得ることができる。
4 制御回路
5 テスト信号生成回路
6a〜6n コンパレータ
7 ビットカウンタ
8、81〜8n シリアル/パラレル変換器
9、119 被テスト回路
10 セレクタ回路
11〜14 抵抗素子
41 発振器
43 比較判定回路
44 TCK/TDI信号生成回路
93 電圧比較器
101、109、111 テスト回路
115 テスト信号生成回路
121 ビットカウンタ
122 デコーダ回路
421 カウント値設定回路
422 Hレベル検出カウンタ
441 排他的論理和EXOR回路
442 D−FF
141 シリアルI/F回路
142、161〜163 レジスタ
145、165 データ信号生成回路
149、169 半導体回路
143 別の半導体装置
Claims (8)
- 多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器と、
複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル/パラレル変換してテスト信号を生成するテスト信号発生回路と、を含み、
前記テスト信号発生回路は、
前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路と、
前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタと、
前記カウンタからのカウント値にもとづき、前記データ信号をシリアル/パラレル変換して前記テスト信号を生成するシリアル/パラレル変換器と、
を備えることを特徴とするテスト回路。 - 前記信号生成回路は、
前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、
前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、テスト開始を通知するテストモード遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路と、
を含むことを特徴とする請求項1に記載のテスト回路。 - 前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする請求項1または2に記載のテスト回路。
- 請求項1乃至3のいずれかに記載のテスト回路と、
前記テスト回路によるテストの対象である被テスト回路と、
を含むことを特徴とする半導体装置。 - シリアルデータ入力信号に基づいて多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器と、
複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル/パラレル変換して出力信号を生成する信号発生回路と、を含み、
前記信号発生回路は、
前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路と、
前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタと、
前記カウンタからのカウント値にもとづき、前記データ信号をシリアル/パラレル変換して前記出力信号を生成するシリアル/パラレル変換器と、
を備えることを特徴とするシリアルI/F回路。 - 前記信号生成回路は、
前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、
前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、データ読み込みの開始を通知する遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路と、
を含むことを特徴とする請求項5に記載のシリアルI/F回路。 - 前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする請求項5または6に記載のシリアルI/F回路。
- 請求項5乃至7のいずれかに記載のシリアルI/F回路と、
前記シリアルI/F回路により前記出力信号が入力される半導体回路と、
を含むことを特徴とする半導体装置。
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