JP4274457B2 - トランスペアレントラッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランスペアレントラッチ回路に関し、さらに詳しくは、スキャンテストが実施できるトランスペアレントラッチ回路に関する。
【０００２】
【従来の技術】
大規模化、複雑化した半導体装置には複数のトランスペアレントラッチ回路や複数のフリップフロップ回路が備えられる。図７にトランスペアレントラッチ回路ＴＬを、図８にフリップフロップ回路ＦＦをそれぞれ示す。フリップフロップ回路ＦＦは２つのトランスペアレントラッチ回路ＴＬを組み合わせて構成される。
【０００３】
半導体装置内部の論理回路（以下、論理コーンと称する）に故障が存在するか否かの判断はスキャンテストにより行われる。スキャンテストでは、半導体装置内部の複数のフリップフロップ回路ＦＦを直列に接続してシフトレジスタとし、所望の論理コーンの出力信号（ファンクションデータ信号）をシフトレジスタで順次シフトし、そのファンクションデータ信号を外部へ出力する。このようなスキャンテストを想定して半導体装置を設計することをスキャン設計といい、スキャンテスト時フリップフロップ回路ＦＦを直列に接続した状態をスキャンパスと称する。
【０００４】
スキャン設計には、１相のクロック信号を用いたスキャンテストを想定したＧＳＤ（General Scan Design）と、２相のクロック信号を用いたスキャンテストを想定したＬＳＳＤ（Level Sensitive Scan Design）とがある。ＬＳＳＤは、独立した２つのクロック信号でスキャンテストを行うため、タイミングエラーが発生しないというメリットがあるが、回路構成が複雑になるため、回路規模が大きくなる。一方、ＧＳＤはＬＳＳＤよりも回路構成を簡素化でき、回路規模を抑えることができる。
【０００５】
しかしながら、ＧＳＤでは１相のクロック信号を用いるため、クロック信号の立ち上がり（又は立ち下がり）で信号の読み込みや出力を行う複数のフリップフロップ回路ＦＦをスキャンチェーンとすることはできるが、クロック信号のレベル（Ｈレベル又はＬレベル）に応じて信号を保持又はスルーするトランスペアレントラッチ回路ＴＬをスキャンチェーンの一部とすることはできない。
【０００６】
図９を参照して、半導体装置内の論理コーン５００と論理コーン５０１との間に複数のフリップフロップ回路ＦＦ１〜ＦＦ５が配置されている場合のスキャンテストの動作を説明する。各フリップフロップ回路ＦＦ１〜ＦＦ５にはマルチプレクサＭＰ１〜ＭＰ５により論理コーンからの出力信号（ファンクションデータ信号ＤＩ）又はスキャンデータ信号ＳＩが入力される。スキャンテスト時、フリップフロップ回路ＦＦ１〜ＦＦ５は直列に接続されスキャンチェーンを構成する。論理コーン５０内の組合せ回路４００から出力されたファンクションデータ信号ＤＩはマルチプレクサＭＰ１を介してフリップフロップ回路ＦＦ１に入力される。ファンクションデータ信号ＤＩがフリップフロップ回路ＦＦ１に入力された後、マルチプレクサＭＰ１はスキャンデータ信号ＳＩを選択し、フリップフロップ回路ＦＦ１にスキャンデータ信号ＳＩが入力される。クロック信号ＣＬＫに基づいてファンクションデータ信号ＤＩはフリップフロップ回路ＦＦ１からＦＦ２へ、さらにＦＦ３へと順次シフトされ、最終的には出力ノード５０２からファンクションデータ信号ＤＩが出力される。以上のように、スキャンチェーンを複数のフリップフロップ回路ＦＦ１〜ＦＦ５で構成する場合、所望の組合せ回路４００から出力されるスキャンデータ信号ＤＩを外部へ出力できる。
【０００７】
しかしながら、図１０を参照して、スキャンチェーン内にフリップフロップ回路ＦＦ１の代わりにトランスペアレントラッチ回路ＴＬが含まれる場合は、スキャンチェーンがシフトレジスタとして機能しない。トランスペアレントラッチＴＬはクロック信号ＣＬＫの立ち上がり又は立ち下がりに応答して受けたデータを後段のフリップフロップ回路ＦＦ２に伝達できない。
【０００８】
よって、フリップフロップ回路ＦＦ１の代わりにトランスペアレントラッチ回路ＴＬを配置した場合、スキャンテスト時にはトランスペアレントに外部からテスト信号ＴＥを入力することでトランスペアレントラッチ回路ＴＬをスルーバッファとし、フリップフロップ回路ＦＦ２〜ＦＦ５でスキャンチェーンを構成する。その結果、組合せ回路４００から出力されたファンクションデータ信号ＤＩを外部へ出力することができない。
【０００９】
トランスペアレントラッチ回ＴＬを論理コーン５００の一部として考えた場合、トランスペアレントラッチ回路ＴＬを含む論理コーン５００で入力データに対して出力データが一義的に決まらない。トランスペアレントラッチ回路ＴＬがデータをスルーする結果、ループが生じることがあるためである。よって、トランスペアレントラッチ回路ＴＬを論理コーン５００の一部とすることもできない。
【００１０】
よって、ＧＳＤにおいてはトランスペアレントラッチ回路を利用するメモリ回路のラッパーやサイクルスチールでは、スキャンテストを実施できない。その結果、半導体装置全体のテストカバレッジが低下する。
【００１１】
【特許文献１】
特開平４−２１６６４３号公報
【特許文献２】
特開平３−１１１７７６号公報
【特許文献３】
特開昭６０−２５４７４０号公報
【特許文献４】
特開昭５７−１０６２３８号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、ＧＳＤでスキャンテスト可能なトランスペアレントラッチ回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明によるトランスペアレントラッチ回路は、第１のラッチ回路と第２のラッチ回路とラッチ停止手段とを備える。第１のラッチ回路は、データ信号を受け、周期的に変動する第１の信号のレベルに応答してデータ信号をラッチする。ラッチ停止手段は、論理ゲートを含む。論理ゲートは、第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受ける。そして、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力し、テスト信号が非活性状態のときラッチ停止信号を出力する。
第２のラッチ回路は、ラッチ停止手段からラッチ停止信号を受けている間、第１ラッチ回路の出力信号をスルーする。また、ラッチ停止手段から第２の信号を受けている間、前記第１のラッチ回路の出力信号をラッチする。
【００１６】
これにより、テスト信号が非活性状態となる通常動作時は第２のラッチ回路はラッチ停止手段からラッチ停止信号を受ける。そのため、第２のラッチ回路は受けた信号をそのままスルーする。一方、第１のラッチ回路はラッチ回路として動作する。また、スキャンテスト時はテスト信号が活性状態となるため、第２のラッチ回路は第１の信号と相補の信号を受け、ラッチ回路として動作する。その結果、スキャンテスト時にトランスペアレント回路はフリップフロップ回路として動作し、第１の信号に基づいてスキャンテストが可能となる。
【００１７】
本発明によるトランスペアレントラッチ回路は、ラッチ停止手段と、第１及び第２のラッチ回路とを備える。ラッチ停止手段は論理ゲートを含む。論理ゲートは、周期的に変動する第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受け、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力する。また、テスト信号が非活性状態のときラッチ停止信号を出力する。第１のラッチ回路は、ラッチ停止手段からラッチ停止信号を受けている間、データ信号をスルーする。また、ラッチ停止手段から第２の信号を受けている間、第２の信号のレベルに応答してデータ信号をラッチする。第２のラッチ回路は、第１のラッチ回路の出力信号を受け、第１の信号のレベルに応答して出力信号をラッチする。
【００１８】
これにより、テスト信号が非活性状態となる通常動作時は第１のラッチ回路はラッチ停止手段からラッチ停止信号を受ける。そのため、第１のラッチ回路は受けた信号をそのままスルーする。一方、第２のラッチ回路はラッチ回路として動作する。また、スキャンテスト時はテスト信号が活性状態となるため、第１のラッチ回路は第２の信号と相補の第１の信号を受け、ラッチ回路として動作する。その結果、スキャンテスト時にトランスペアレント回路はフリップフロップ回路として動作し、第２の信号に基づいてスキャンテストが可能となる。
【００１９】
本発明によるトランスペアレントラッチ回路は、第１及び第２のトランスペアレントラッチ回路を備える。第１のトランスペアレントラッチ回路は、第１及び第２のラッチ回路と、第１のラッチ停止手段とを備える。第１のラッチ回路は、データ信号を受け、周期的に変動する第１の信号に応答してデータ信号をラッチする。第１のラッチ停止手段は、論理ゲートを備える。論理ゲートは、第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受ける。そして、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力する。また、テスト信号が非活性状態のときラッチ停止信号を出力する。第２のラッチ回路は、第１のラッチ停止手段からラッチ停止信号を受けている間、第１のラッチ回路の出力信号をスルーする。また、第１のラッチ停止手段から第２の信号を受けている間、第２の信号のレベルに応答して出力信号をラッチする。第２のトランスペアレントラッチ回路は、第３及び第４のラッチ回路と、第２のラッチ停止回路とを備える。第２のラッチ停止手段は、論理ゲートを含む。論理ゲートは、第１の信号と、テスト信号とを受ける。そして、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力する。また、テスト信号が非活性状態のときラッチ停止信号を出力する。第３のラッチ回路は、ラッチ停止手段から第２のラッチ停止信号を受けている間、第２のラッチ回路の出力信号をスルーする。また、第２のラッチ停止手段から第２の信号を受けている間、第２の信号のレベルに応答して出力信号をラッチする。第４のラッチ回路は、第３のラッチ回路の出力信号を受け、第１の信号のレベルに応答して出力信号をラッチする。
【００２０】
複数の第１のトランスペアレントラッチ回路同士を連結して通常動作を行う場合、又は複数の第２のトランスペアレントラッチ回路同士を連結して通常動作を行う場合、互いに隣接するトランスペアレントラッチ回路間で第１の信号を反転させるための回路素子を挿入する必要があるが、回路素子の挿入はクロックスキューを発生させる。本発明によるトランスペアレントラッチ回路では、第１のトランスペアレントラッチ回路と第２のトランスペアレントラッチ回路とを交互に接続することで、各トランスペアレントラッチ回路間に回路素子の挿入を不要とする。そのため、クロックスキューの発生を防止できる。
【００２１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【００２２】
［第１の実施の形態］
図１を参照して、トランスペアレントラッチ回路１０は、マルチプレクサ（ＭＵＸ）１と、マスタラッチ回路２と、スレーブラッチ回路３と、インバータ４と、ラッチ停止回路５とを備える。
【００２３】
ＭＵＸ１はファンクションデータ信号ＤＩとスキャンデータ信号ＳＩとを受け、マスタラッチ回路２に出力する信号を選択する。具体的には、ＭＵＸ１は図示しない制御回路から出力されたセレクト信号ＳＥを受ける。セレクト信号ＳＥがＬ（論理ロー）レベルのとき、ＭＵＸ１はマスタラッチ回路２にファンクションデータ信号ＤＩを出力する。セレクト信号ＳＥがＨ（論理ハイ）レベルのとき、ＭＵＸ１はマスタラッチ回路２にスキャンデータ信号ＳＩを出力する。インバータ４はクロック信号ＣＬＫを受け、反転して信号φＩＶ４として出力する。ラッチ停止回路５はＮＡＮＤゲートで構成される。ラッチ停止回路５は信号φＩＶ４とテスト信号ＴＥとを受け、ＮＡＮＤ演算結果を出力する。具体的には、テスト信号ＴＥがＬレベルのとき、ラッチ停止回路５はＨレベルのラッチ停止信号φＧ５を出力する。テスト信号ＴＥがＨレベルのとき、ラッチ停止回路５は信号φＩＶ４と相補の信号を信号φＧ５として出力する。
【００２４】
図２を参照して、マスタラッチ回路２は、ＮＡＮＤゲート２２〜２５と、インバータ２１とを含む。ＮＡＮＤゲート２２はＭＵＸ１の出力信号（ファンクションデータ信号ＤＩ又はスキャンデータ信号ＳＩ）とインバータ４の出力信号φＩＶ４とを受け、ＮＡＮＤ論理演算結果を信号φＧ２２として出力する。
【００２５】
ＮＡＮＤゲート２３は、インバータ２１の出力信号φＩＶ２１と信号φＩＶ４とを受け、ＮＡＮＤ論理演算結果を信号φＧ２３として出力する。なお、インバータ２１はＭＵＸ１の出力信号（ファンクションデータ信号ＤＩ又はスキャンデータ信号ＳＩ）を受け、反転する。ＮＡＮＤゲート２４と２５とはＳＲラッチ回路２６を構成する。ＳＲラッチ回路２６内のＮＡＮＤゲート２４は２つの入力端子を有し、そのうち一方はＮＡＮＤゲート２２の出力端子と接続され、他方はＮＡＮＤゲート２５の出力端子と接続される。ＮＡＮＤゲート２５は２つの入力端子を有し、そのうち一方はＮＡＮＤゲート２３の出力端子と接続され、他方はＮＡＮＤゲート２４の出力端子と接続される。
【００２６】
信号φＧ２２がＨレベルで信号φＧ２３がＬレベルのとき、ＳＲラッチ回路２６はＬレベルの信号φＭを出力する。一方、信号φＧ２２がＬレベルで、信号φＧ２３がＨレベルのとき、ＳＲラッチ回路２６はＨレベルの信号φＭを出力する。信号φＧ２２と信号φＧ２３とがともにＨレベルのとき、ＳＲラッチ回路２６は信号φＭをラッチする。
【００２７】
スレーブラッチ回路３の構成もマスタラッチ回路２の構成と同じである。ただし、スレーブラッチ回路３内のＮＡＮＤゲート２２はマスタラッチ回路２の出力信号φＭとラッチ停止回路５の出力信号φＧ５とを受ける。また、ＮＡＮＤゲート２３は信号φＭを反転するインバータ２１の出力信号φＩＶ２１とラッチ停止回路５の出力信号φＧ５とを受ける。また、ＳＲラッチ回路２６は信号ＤＯを出力する。
【００２８】
以上の回路構成を有するトランスペアレントラッチ回路１０の通常時及びスキャンテスト時の動作について説明する。
【００２９】
［通常時のトランスペアレントラッチ回路の動作］
通常動作時は、テスト信号ＴＥはＬレベルとなる。また、ＭＵＸ１に入力されるセレクト信号ＳＥはＬレベルであるため、ＭＵＸ１はファンクションデータ信号ＤＩを選択し、マスタラッチ回路２はファンクションデータ信号ＤＩを受ける。このとき、トランスペアレントラッチ回路１０内のマスタラッチ回路２がラッチ回路として動作し、スレーブラッチ回路３は受けた信号を単にスルーする。以下、詳細に説明する。
【００３０】
（１）クロック信号ＣＬＫがＨレベルからＬレベルに立ち下がる場合
クロック信号ＣＬＫがＨレベルからＬレベルに立ち下がる場合、インバータ４の出力信号φＩＶ４はＨレベルになる。ここで、ファンクションデータ信号ＤＩがＬレベルのとき、ＮＡＮＤゲート２２の出力信号φＧ２２はＨレベルとなり、ＮＡＮＤゲート２３の出力信号φＧ２３はＬレベルとなる。その結果、ＳＲラッチ回路２６はＬレベルの信号φＭを出力する。一方、ファンクションデータ信号ＤＩがＨレベルのとき、信号φＧ２２はＬレベルとなり、信号φＧ２３はＨレベルとなる。その結果、ＳＲラッチ回路２６はＨレベルの信号φＭを出力する。以上より、クロック信号ＣＬＫがＨレベルからＬレベルへ立ち下がった場合、マスタラッチ回路２はファンクションデータ信号ＤＩを信号φＭとして出力する。
【００３１】
このときスレーブラッチ回路３はマスタラッチ回路２の出力信号φＭをそのままスルーし、信号ＤＯとして出力する。具体的には、通常動作ではテスト信号ＴＥがＬレベルのため、ラッチ停止回路５からＨレベルのラッチ停止信号φＧ５が出力される。信号φＭがＨレベルの場合、ＮＡＮＤゲート２２の出力信号φＧ２２はＬレベルとなり、ＮＡＮＤゲート２３の出力信号φＧ２３はＨレベルとなるため、ＳＲラッチ回路２６はＨレベルの信号ＤＯを出力する。一方、信号φＭがＬレベルの場合、信号φＧ２２はＨレベル、信号φＧ２３はＬレベルとなり、ＳＲラッチ回路２６はＬレベルの信号ＤＯを出力する。よって、スレーブラッチ回路３は受けた信号φＭをスルーし、信号ＤＯとして出力する。
【００３２】
（２）クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がる場合
クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がる場合、マスタラッチ回路２は信号φＭをラッチする。具体的には、信号φＩＶ４がＬレベルとなるため、マスタラッチ回路２内のＮＡＮＤゲート２２及び２３の出力信号φＧ２２及びφＧ２３はともにＨレベルとなる。よって、ＳＲラッチ回路２６は信号φＭをラッチする。
【００３３】
このときテスト信号ＴＥがＬレベルのため、ラッチ停止回路５はＨレベルのラッチ停止信号φＧ５を出力する。よってスレーブラッチ回路３は受けた信号φＭをそのままスルーして、信号ＤＯとして出力する。
【００３４】
以上より、トランスペアレントラッチ回路１０は通常動作時はマスタラッチ回路３がラッチ回路として動作し、スレーブラッチ回路３は受けた信号φＭをそのままスルーする。よって、トランスペアレントラッチ回路１０は全体でラッチ回路として動作する。
【００３５】
［スキャンテスト時のトランスペアレントラッチ回路の動作］
図３を参照して、スキャンテスト時はテスト信号ＴＥがＨレベルとなる。また、スキャンテスト時はスキャンデータ信号ＳＩを利用するため、セレクト信号ＳＥもＨレベルとなる。時刻ｔ１で、クロック信号ＣＬＫがＨレベルに立ち上がると、インバータ４の出力信号φＩＶ４はＬレベルとなる。一方、セレクト信号ＳＥがＨレベルのため、ＭＵＸ１はスキャンデータ信号ＳＩを選択する。マスタラッチ回路２内のＮＡＮＤゲート２２及び２３はＬレベルの信号φＩＶ４を受けるため、ともにＨレベルの信号φＧ２２又はφＧ２３を出力する。その結果、ＳＲラッチ回路２６は信号φＭをラッチする。時刻ｔ１では、マスタラッチ回路２はスキャンデータ信号ＳＩ−３を受けるため、信号φＭはスキャンデータ信号ＳＩ−３と同じになる。よって、マスタラッチ回路２はクロック信号ＣＬＫがＨレベルの間（時刻ｔ１〜ｔ２）、スキャンデータ信号ＳＩ−３をラッチし続ける。
【００３６】
時刻ｔ１〜ｔ２でのスレーブラッチ回路３の動作に注目すると、ラッチ停止回路５はＨレベルのテスト信号ＴＥとＬレベルの信号φＩＶ４とを受け、Ｈレベルの信号φＧを出力する。スレーブラッチ回路３がＨレベルの信号φＭを受けるとき、ＮＡＮＤゲート２２はＨレベルの信号φＧ５とＨレベルの信号φＭとを受け、Ｌレベルの信号φＧ２２を出力する。また、ＮＡＮＤゲート２３はＬレベルの信号φＩＶ２１とＨレベルの信号φＧ５とを受け、Ｈレベルの信号φＧ２３を出力する。その結果、ＳＲラッチ回路２６はＨレベルの信号φＤＯを出力する。一方、スレーブラッチ回路３がＬレベルの信号φＭを受けるとき、ＮＡＮＤゲート２２からＨレベルの信号φＧ２２が出力され、ＮＡＮＤゲート２３からＬレベルの信号φＧ２３が出力される。その結果、ＳＲラッチ回路２６はＬレベルの信号φＤＯを出力する。よって、時刻ｔ１から遅延時間△ｔ分だけ遅れて、出力信号φＤＯは信号φＭ（つまりスキャンデータ信号ＳＩ−３）と同じレベルになる。遅延時間△ｔはトランスペアレントラッチ回路１０の時定数により発生する。
【００３７】
続いて、時刻ｔ２〜ｔ３でのトランスペアレントラッチ回路１０の動作を説明する。時刻ｔ２でクロック信号ＣＬＫがＬレベルとなると、マスタラッチ回路２内のＮＡＮＤゲート２２及び２３に入力される信号φＩＶ４はＨレベルとなる。そのため、マスタラッチ回路２内のＳＲラッチ回路２６は時刻ｔ２〜ｔ３で受けたスキャンテストデータ信号ＳＩをそのままスルーし、出力する。
【００３８】
一方、スレーブラッチ回路３では、時刻ｔ２でＬレベルの信号φＧ５が入力される。そのため、スレーブラッチ回路３内のＮＡＮＤゲート２２及び２３から出力される信号φＧ２２及びφＧ２３はともにＨレベルとなる。よってスレーブラッチ回路３内のＳＲラッチ回路２６はスレーブラッチ回路３が受けた信号φＭ（すなわちスキャンデータ信号ＳＩ−３）を時刻ｔ３までラッチする。時刻ｔ３以降は時刻ｔ１〜ｔ２の動作を繰り返す。
【００３９】
なお、時刻ｔ５でセレクト信号ＳＥがＬレベルとなり、ＭＵＸ１がファンクションデータ信号ＳＯ０を選択し、マスタラッチ回路２に出力しているが、これは複数のトランスペアレントラッチ回路１０間にある論理コーンの出力を観測するためである。このとき、テスト信号ＴＥはＨレベルのままであるためマスタラッチ回路２及びスレーブラッチ回路３の動作はスキャンデータ信号ＳＩを入力したときと同じである。
【００４０】
以上の動作により、テスト動作時では、トランスペアレントラッチ回路１０はクロック信号ＣＬＫの立ち上がりでマスタラッチ回路２が受けたスキャンテスト信号ＳＩをラッチし、スレーブラッチ回路３が受けた信号φＭをスルーする。一方、クロック信号の立ち下がりでマスタラッチ回路２が受けたスキャンテスト信号ＳＩをスルーし、スレーブラッチ回路３が出力信号ＤＯをラッチする。よって、トランスペアレントラッチ回路１０はフリップフロップ回路として動作する。
【００４１】
本発明の実施の形態によるトランスペアレントラッチ回路１０はテスト時にはフリップフロップ回路として動作するため１相のクロックでスキャンテストを実施することができ、かつ通常動作時にはラッチ回路として動作できる。そのため、ＲＡＭラッパーやサイクルスチールに必要なトランスペアレントラッチ回路を本発明の実施の形態によるトランスペアレントラッチ回路１０にすることで、１相のクロックでスキャンテストすることができ、ＧＳＤでもテストカバレッジを向上することができる。
【００４２】
［第２の実施の形態］
第１の実施の形態によるトランスペアレントラッチ回路１０では、通常動作時にラッチ停止信号φＧ５によりスレーブラッチ回路３が受けた信号をスルーすることで、通常動作時にラッチ回路として動作したが、通常動作時にマスタラッチ回路２が受けた信号をスルーし、スレーブラッチ回路３がラッチ回路として動作してもよい。
【００４３】
図４を参照して、トランスペアレントラッチ回路２０は、トランスペアレントラッチ回路１０と比較して、インバータ４及びラッチ停止回路５の代わりにラッチ停止回路５０を設置する。ラッチ停止回路５０は２つの入力端子を有し、そのうち一方の入力端子にテスト信号ＴＥを受け、他方の入力端子にクロック信号ＣＬＫを受ける。ラッチ停止回路５０は受けたテスト信号ＴＥ及びクロック信号ＣＬＫをＮＡＮＤ論理演算し、その結果を出力する。具体的には、テスト信号ＴＥがＬレベルのとき、ラッチ停止回路５０はＨレベルのラッチ停止信号φＧ５０を出力する。テスト信号ＴＥがＨレベルのとき、ラッチ停止回路５０はクロック信号ＣＬＫと相補の信号／ＣＬＫを出力する。ラッチ停止回路５０の出力信号はマスタラッチ回路２内のＮＡＮＤゲート２２及び２３に入力される。なお、スレーブラッチ回路３内のＮＡＮＤゲート２２及び２３はクロック信号φＣＬＫを受ける。その他の回路構成についてはトランスペアレントラッチ回路１０と同じである。
【００４４】
以上に示した回路構成により、トランスペアレントラッチ回路２０では、通常動作時にラッチ停止回路からラッチ停止信号φＧ５０が出力される。その結果、マスタラッチ回路２は受けたファンクションデータ信号ＤＩをスルーする。このとき、スレーブラッチ回路３はクロック信号ＣＬＫを受け、ラッチ回路として動作する。一方、スキャンテスト時にラッチ停止回路５０は信号／ＣＬＫを出力する。その結果、マスタラッチ回路２及びスレーブラッチ回路３がともにラッチ回路として動作し、トランスペアレントラッチ回路２０は全体でフリップフロップ回路として動作する。以上の結果、トランスペアレントラッチ回路２０は通常動作時はラッチ回路として動作し、スキャンテスト時はフリップフロップ回路として動作するため、１相のクロック信号によりスキャンテストされるＧＳＤにおいてもテストカバレッジを向上できる。
【００４５】
［第３の実施の形態］
第１及び第２の実施の形態によるトランスペアレントラッチ回路は、通常動作ではトランスペアレントラッチ回路として動作し、スキャンテストではフリップフロップ回路として動作することで、ＧＳＤでもスキャンテストを可能とした。
【００４６】
第１の実施の形態によるトランスペアレントラッチ回路１０同士を２個連結させれば、通常動作でもフリップフロップ回路として機能させることができる。具体的には、前段のトランスペアレントラッチ回路１０内のマスタラッチ回路２がファンクションデータ信号ＤＩをラッチしているとき、後段のトランスペアレントラッチ回路１０内のマスタラッチ回路２が入力信号をスルーし、前段のトランスペアレントラッチ回路１０内のマスタラッチ回路２がファンクションデータ信号ＤＩをスルーしているとき、後段のトランスペアレントラッチ回路１０内のマスタラッチ回路２が出力信号ＤＯをラッチするように動作させればよい。第２の実施の形態によるトランスペアレントラッチ回路２０についても同様である。
【００４７】
上記のような動作をさせるためには、前段と後段のトランスペアレントラッチ回路の間にクロック信号ＣＬＫを反転させるための回路素子を挿入する必要があるが、回路素子の挿入はクロックスキューを発生させるおそれがある。クロックスキューが発生すると誤動作の原因となるため、クロックスキューは防止できる方が望ましい。
【００４８】
第３の実施の形態によるトランスペアレントラッチ回路３０は、図５に示すようにトランスペアレントラッチ回路１０と２０とを組合せた回路である。具体的には、トランスペアレントラッチ回路１０内のスレーブラッチ回路３の出力端子と、トランスペアレントラッチ回路２０のＭＵＸ１のファンクションデータ信号ＤＩの入力端子とを接続し、トランスペアレントラッチ回路１０のインバータ４の入力端子とトランスペアレントラッチ回路２０のクロック信号ＣＬＫ入力端子とを接続する。以下、図５に示したトランスペアレントラッチ回路３０の通常時の動作を説明する。
【００４９】
図６を参照して、通常動作時トランスペアレントラッチ回路３０に入力されるテスト信号ＴＥはＬレベルとなる。その結果、トランスペアレントラッチ回路１０内のスレーブラッチ回路３はラッチ停止回路５からラッチ停止信号φＧ５を受け、マスタラッチ回路２からの出力信号φＭを常時スルーしてトランスペアレントラッチ回路２０へ出力する。よって、トランスペアレントラッチ回路１０ではマスタラッチ回路２のみがラッチ回路として動作する。一方、トランスペアレントラッチ回路２０内のマスタラッチ回路２はラッチ停止回路５０からＨレベルのラッチ停止信号φＧ５０を受けるため、トランスペアレントラッチ回路１０の出力信号をスルーしてトランスペアレントラッチ回路２０内のスレーブラッチ回路３へ出力する。トランスペアレントラッチ回路２０のスレーブラッチ回路３はラッチ回路として動作する。
【００５０】
よって、通常動作時、トランスペアレントラッチ回路３０では、トランスペアレントラッチ回路１０内のマスタラッチ回路２と、トランスペアレントラッチ回路２０内のスレーブラッチ回路３とがラッチ回路として動作する。時刻ｔ１０でクロック信号ＣＬＫがＨレベルとなるとき、トランスペアレントラッチ回路１０のマスタラッチ回路２に入力される信号φＩＶ４はＬレベルとなる。一方、トランスペアレントラッチ回路２０内のスレーブラッチ回路３に入力されるクロック信号ＣＬＫはＨレベルである。よって、時刻ｔ１０〜ｔ２０では、トランスペアレントラッチ回路１０内のマスタラッチ回路２が入力されたファンクションデータ信号Ｄ１をラッチし、トランスペアレントラッチ回路２０内のスレーブラッチ回路３が、時刻ｔ１０から時定数による遅延時間△ｔ２後に、ファンクションデータ信号Ｄ１をスルーする。
【００５１】
時刻ｔ２０でクロック信号ＣＬＫがＬレベルとなったとき、トランスペアレントラッチ回路１０内のマスタラッチ回路２は受けたファンクションデータ信号Ｄ２をスルーする。一方、トランスペアレントラッチ回路２０内のスレーブラッチ回路３は出力信号ＤＯ（ファンクションデータＤ１）をラッチする。以上の結果、トランスペアレントラッチ回路３０は通常動作時はフリップフロップ回路として動作する。また、トランスペアレントラッチ回路１０とトランスペアレントラッチ回路２０との間に、クロック信号ＣＬＫを反転させるための回路素子の挿入が不要のため、クロックスキューは発生しない。
【００５２】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるトランスペアレントラッチ回路の構成を示すブロック図である。
【図２】図１中のマスタラッチ回路の回路構成の詳細を示す回路図である。
【図３】図１に示したトランスペアレントラッチ回路のスキャンテスト時の動作を示すタイミング図である。
【図４】本発明の第２の実施の形態によるトランスペアレントラッチ回路の構成を示すブロック図である。
【図５】本発明の第３の実施の形態によるトランスペアレントラッチ回路の構成を示すブロック図である。
【図６】図５に示したトランスペアレントラッチ回路の通常動作時の動作を示すタイミング図である。
【図７】従来のトランスペアレントラッチ回路の構成を示す回路図である。
【図８】従来のフリップフロップ回路の構成を示す回路図である。
【図９】スキャンテストを説明するためのブロック図である。
【図１０】スキャンテストを説明するための他のブロック図である。
【符号の説明】
２ マスタラッチ回路
３ スレーブラッチ回路
５，５０ ラッチ停止回路
１０，２０ トランスペアレントラッチ回路
３０ ラッチ回路
【発明の属する技術分野】
本発明は、トランスペアレントラッチ回路に関し、さらに詳しくは、スキャンテストが実施できるトランスペアレントラッチ回路に関する。
【０００２】
【従来の技術】
大規模化、複雑化した半導体装置には複数のトランスペアレントラッチ回路や複数のフリップフロップ回路が備えられる。図７にトランスペアレントラッチ回路ＴＬを、図８にフリップフロップ回路ＦＦをそれぞれ示す。フリップフロップ回路ＦＦは２つのトランスペアレントラッチ回路ＴＬを組み合わせて構成される。
【０００３】
半導体装置内部の論理回路（以下、論理コーンと称する）に故障が存在するか否かの判断はスキャンテストにより行われる。スキャンテストでは、半導体装置内部の複数のフリップフロップ回路ＦＦを直列に接続してシフトレジスタとし、所望の論理コーンの出力信号（ファンクションデータ信号）をシフトレジスタで順次シフトし、そのファンクションデータ信号を外部へ出力する。このようなスキャンテストを想定して半導体装置を設計することをスキャン設計といい、スキャンテスト時フリップフロップ回路ＦＦを直列に接続した状態をスキャンパスと称する。
【０００４】
スキャン設計には、１相のクロック信号を用いたスキャンテストを想定したＧＳＤ（General Scan Design）と、２相のクロック信号を用いたスキャンテストを想定したＬＳＳＤ（Level Sensitive Scan Design）とがある。ＬＳＳＤは、独立した２つのクロック信号でスキャンテストを行うため、タイミングエラーが発生しないというメリットがあるが、回路構成が複雑になるため、回路規模が大きくなる。一方、ＧＳＤはＬＳＳＤよりも回路構成を簡素化でき、回路規模を抑えることができる。
【０００５】
しかしながら、ＧＳＤでは１相のクロック信号を用いるため、クロック信号の立ち上がり（又は立ち下がり）で信号の読み込みや出力を行う複数のフリップフロップ回路ＦＦをスキャンチェーンとすることはできるが、クロック信号のレベル（Ｈレベル又はＬレベル）に応じて信号を保持又はスルーするトランスペアレントラッチ回路ＴＬをスキャンチェーンの一部とすることはできない。
【０００６】
図９を参照して、半導体装置内の論理コーン５００と論理コーン５０１との間に複数のフリップフロップ回路ＦＦ１〜ＦＦ５が配置されている場合のスキャンテストの動作を説明する。各フリップフロップ回路ＦＦ１〜ＦＦ５にはマルチプレクサＭＰ１〜ＭＰ５により論理コーンからの出力信号（ファンクションデータ信号ＤＩ）又はスキャンデータ信号ＳＩが入力される。スキャンテスト時、フリップフロップ回路ＦＦ１〜ＦＦ５は直列に接続されスキャンチェーンを構成する。論理コーン５０内の組合せ回路４００から出力されたファンクションデータ信号ＤＩはマルチプレクサＭＰ１を介してフリップフロップ回路ＦＦ１に入力される。ファンクションデータ信号ＤＩがフリップフロップ回路ＦＦ１に入力された後、マルチプレクサＭＰ１はスキャンデータ信号ＳＩを選択し、フリップフロップ回路ＦＦ１にスキャンデータ信号ＳＩが入力される。クロック信号ＣＬＫに基づいてファンクションデータ信号ＤＩはフリップフロップ回路ＦＦ１からＦＦ２へ、さらにＦＦ３へと順次シフトされ、最終的には出力ノード５０２からファンクションデータ信号ＤＩが出力される。以上のように、スキャンチェーンを複数のフリップフロップ回路ＦＦ１〜ＦＦ５で構成する場合、所望の組合せ回路４００から出力されるスキャンデータ信号ＤＩを外部へ出力できる。
【０００７】
しかしながら、図１０を参照して、スキャンチェーン内にフリップフロップ回路ＦＦ１の代わりにトランスペアレントラッチ回路ＴＬが含まれる場合は、スキャンチェーンがシフトレジスタとして機能しない。トランスペアレントラッチＴＬはクロック信号ＣＬＫの立ち上がり又は立ち下がりに応答して受けたデータを後段のフリップフロップ回路ＦＦ２に伝達できない。
【０００８】
よって、フリップフロップ回路ＦＦ１の代わりにトランスペアレントラッチ回路ＴＬを配置した場合、スキャンテスト時にはトランスペアレントに外部からテスト信号ＴＥを入力することでトランスペアレントラッチ回路ＴＬをスルーバッファとし、フリップフロップ回路ＦＦ２〜ＦＦ５でスキャンチェーンを構成する。その結果、組合せ回路４００から出力されたファンクションデータ信号ＤＩを外部へ出力することができない。
【０００９】
トランスペアレントラッチ回ＴＬを論理コーン５００の一部として考えた場合、トランスペアレントラッチ回路ＴＬを含む論理コーン５００で入力データに対して出力データが一義的に決まらない。トランスペアレントラッチ回路ＴＬがデータをスルーする結果、ループが生じることがあるためである。よって、トランスペアレントラッチ回路ＴＬを論理コーン５００の一部とすることもできない。
【００１０】
よって、ＧＳＤにおいてはトランスペアレントラッチ回路を利用するメモリ回路のラッパーやサイクルスチールでは、スキャンテストを実施できない。その結果、半導体装置全体のテストカバレッジが低下する。
【００１１】
【特許文献１】
特開平４−２１６６４３号公報
【特許文献２】
特開平３−１１１７７６号公報
【特許文献３】
特開昭６０−２５４７４０号公報
【特許文献４】
特開昭５７−１０６２３８号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、ＧＳＤでスキャンテスト可能なトランスペアレントラッチ回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明によるトランスペアレントラッチ回路は、第１のラッチ回路と第２のラッチ回路とラッチ停止手段とを備える。第１のラッチ回路は、データ信号を受け、周期的に変動する第１の信号のレベルに応答してデータ信号をラッチする。ラッチ停止手段は、論理ゲートを含む。論理ゲートは、第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受ける。そして、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力し、テスト信号が非活性状態のときラッチ停止信号を出力する。
第２のラッチ回路は、ラッチ停止手段からラッチ停止信号を受けている間、第１ラッチ回路の出力信号をスルーする。また、ラッチ停止手段から第２の信号を受けている間、前記第１のラッチ回路の出力信号をラッチする。
【００１６】
これにより、テスト信号が非活性状態となる通常動作時は第２のラッチ回路はラッチ停止手段からラッチ停止信号を受ける。そのため、第２のラッチ回路は受けた信号をそのままスルーする。一方、第１のラッチ回路はラッチ回路として動作する。また、スキャンテスト時はテスト信号が活性状態となるため、第２のラッチ回路は第１の信号と相補の信号を受け、ラッチ回路として動作する。その結果、スキャンテスト時にトランスペアレント回路はフリップフロップ回路として動作し、第１の信号に基づいてスキャンテストが可能となる。
【００１７】
本発明によるトランスペアレントラッチ回路は、ラッチ停止手段と、第１及び第２のラッチ回路とを備える。ラッチ停止手段は論理ゲートを含む。論理ゲートは、周期的に変動する第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受け、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力する。また、テスト信号が非活性状態のときラッチ停止信号を出力する。第１のラッチ回路は、ラッチ停止手段からラッチ停止信号を受けている間、データ信号をスルーする。また、ラッチ停止手段から第２の信号を受けている間、第２の信号のレベルに応答してデータ信号をラッチする。第２のラッチ回路は、第１のラッチ回路の出力信号を受け、第１の信号のレベルに応答して出力信号をラッチする。
【００１８】
これにより、テスト信号が非活性状態となる通常動作時は第１のラッチ回路はラッチ停止手段からラッチ停止信号を受ける。そのため、第１のラッチ回路は受けた信号をそのままスルーする。一方、第２のラッチ回路はラッチ回路として動作する。また、スキャンテスト時はテスト信号が活性状態となるため、第１のラッチ回路は第２の信号と相補の第１の信号を受け、ラッチ回路として動作する。その結果、スキャンテスト時にトランスペアレント回路はフリップフロップ回路として動作し、第２の信号に基づいてスキャンテストが可能となる。
【００１９】
本発明によるトランスペアレントラッチ回路は、第１及び第２のトランスペアレントラッチ回路を備える。第１のトランスペアレントラッチ回路は、第１及び第２のラッチ回路と、第１のラッチ停止手段とを備える。第１のラッチ回路は、データ信号を受け、周期的に変動する第１の信号に応答してデータ信号をラッチする。第１のラッチ停止手段は、論理ゲートを備える。論理ゲートは、第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受ける。そして、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力する。また、テスト信号が非活性状態のときラッチ停止信号を出力する。第２のラッチ回路は、第１のラッチ停止手段からラッチ停止信号を受けている間、第１のラッチ回路の出力信号をスルーする。また、第１のラッチ停止手段から第２の信号を受けている間、第２の信号のレベルに応答して出力信号をラッチする。第２のトランスペアレントラッチ回路は、第３及び第４のラッチ回路と、第２のラッチ停止回路とを備える。第２のラッチ停止手段は、論理ゲートを含む。論理ゲートは、第１の信号と、テスト信号とを受ける。そして、テスト信号が活性状態のとき第１の信号と相補の第２の信号を出力する。また、テスト信号が非活性状態のときラッチ停止信号を出力する。第３のラッチ回路は、ラッチ停止手段から第２のラッチ停止信号を受けている間、第２のラッチ回路の出力信号をスルーする。また、第２のラッチ停止手段から第２の信号を受けている間、第２の信号のレベルに応答して出力信号をラッチする。第４のラッチ回路は、第３のラッチ回路の出力信号を受け、第１の信号のレベルに応答して出力信号をラッチする。
【００２０】
複数の第１のトランスペアレントラッチ回路同士を連結して通常動作を行う場合、又は複数の第２のトランスペアレントラッチ回路同士を連結して通常動作を行う場合、互いに隣接するトランスペアレントラッチ回路間で第１の信号を反転させるための回路素子を挿入する必要があるが、回路素子の挿入はクロックスキューを発生させる。本発明によるトランスペアレントラッチ回路では、第１のトランスペアレントラッチ回路と第２のトランスペアレントラッチ回路とを交互に接続することで、各トランスペアレントラッチ回路間に回路素子の挿入を不要とする。そのため、クロックスキューの発生を防止できる。
【００２１】
【発明の実施の形態】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【００２２】
［第１の実施の形態］
図１を参照して、トランスペアレントラッチ回路１０は、マルチプレクサ（ＭＵＸ）１と、マスタラッチ回路２と、スレーブラッチ回路３と、インバータ４と、ラッチ停止回路５とを備える。
【００２３】
ＭＵＸ１はファンクションデータ信号ＤＩとスキャンデータ信号ＳＩとを受け、マスタラッチ回路２に出力する信号を選択する。具体的には、ＭＵＸ１は図示しない制御回路から出力されたセレクト信号ＳＥを受ける。セレクト信号ＳＥがＬ（論理ロー）レベルのとき、ＭＵＸ１はマスタラッチ回路２にファンクションデータ信号ＤＩを出力する。セレクト信号ＳＥがＨ（論理ハイ）レベルのとき、ＭＵＸ１はマスタラッチ回路２にスキャンデータ信号ＳＩを出力する。インバータ４はクロック信号ＣＬＫを受け、反転して信号φＩＶ４として出力する。ラッチ停止回路５はＮＡＮＤゲートで構成される。ラッチ停止回路５は信号φＩＶ４とテスト信号ＴＥとを受け、ＮＡＮＤ演算結果を出力する。具体的には、テスト信号ＴＥがＬレベルのとき、ラッチ停止回路５はＨレベルのラッチ停止信号φＧ５を出力する。テスト信号ＴＥがＨレベルのとき、ラッチ停止回路５は信号φＩＶ４と相補の信号を信号φＧ５として出力する。
【００２４】
図２を参照して、マスタラッチ回路２は、ＮＡＮＤゲート２２〜２５と、インバータ２１とを含む。ＮＡＮＤゲート２２はＭＵＸ１の出力信号（ファンクションデータ信号ＤＩ又はスキャンデータ信号ＳＩ）とインバータ４の出力信号φＩＶ４とを受け、ＮＡＮＤ論理演算結果を信号φＧ２２として出力する。
【００２５】
ＮＡＮＤゲート２３は、インバータ２１の出力信号φＩＶ２１と信号φＩＶ４とを受け、ＮＡＮＤ論理演算結果を信号φＧ２３として出力する。なお、インバータ２１はＭＵＸ１の出力信号（ファンクションデータ信号ＤＩ又はスキャンデータ信号ＳＩ）を受け、反転する。ＮＡＮＤゲート２４と２５とはＳＲラッチ回路２６を構成する。ＳＲラッチ回路２６内のＮＡＮＤゲート２４は２つの入力端子を有し、そのうち一方はＮＡＮＤゲート２２の出力端子と接続され、他方はＮＡＮＤゲート２５の出力端子と接続される。ＮＡＮＤゲート２５は２つの入力端子を有し、そのうち一方はＮＡＮＤゲート２３の出力端子と接続され、他方はＮＡＮＤゲート２４の出力端子と接続される。
【００２６】
信号φＧ２２がＨレベルで信号φＧ２３がＬレベルのとき、ＳＲラッチ回路２６はＬレベルの信号φＭを出力する。一方、信号φＧ２２がＬレベルで、信号φＧ２３がＨレベルのとき、ＳＲラッチ回路２６はＨレベルの信号φＭを出力する。信号φＧ２２と信号φＧ２３とがともにＨレベルのとき、ＳＲラッチ回路２６は信号φＭをラッチする。
【００２７】
スレーブラッチ回路３の構成もマスタラッチ回路２の構成と同じである。ただし、スレーブラッチ回路３内のＮＡＮＤゲート２２はマスタラッチ回路２の出力信号φＭとラッチ停止回路５の出力信号φＧ５とを受ける。また、ＮＡＮＤゲート２３は信号φＭを反転するインバータ２１の出力信号φＩＶ２１とラッチ停止回路５の出力信号φＧ５とを受ける。また、ＳＲラッチ回路２６は信号ＤＯを出力する。
【００２８】
以上の回路構成を有するトランスペアレントラッチ回路１０の通常時及びスキャンテスト時の動作について説明する。
【００２９】
［通常時のトランスペアレントラッチ回路の動作］
通常動作時は、テスト信号ＴＥはＬレベルとなる。また、ＭＵＸ１に入力されるセレクト信号ＳＥはＬレベルであるため、ＭＵＸ１はファンクションデータ信号ＤＩを選択し、マスタラッチ回路２はファンクションデータ信号ＤＩを受ける。このとき、トランスペアレントラッチ回路１０内のマスタラッチ回路２がラッチ回路として動作し、スレーブラッチ回路３は受けた信号を単にスルーする。以下、詳細に説明する。
【００３０】
（１）クロック信号ＣＬＫがＨレベルからＬレベルに立ち下がる場合
クロック信号ＣＬＫがＨレベルからＬレベルに立ち下がる場合、インバータ４の出力信号φＩＶ４はＨレベルになる。ここで、ファンクションデータ信号ＤＩがＬレベルのとき、ＮＡＮＤゲート２２の出力信号φＧ２２はＨレベルとなり、ＮＡＮＤゲート２３の出力信号φＧ２３はＬレベルとなる。その結果、ＳＲラッチ回路２６はＬレベルの信号φＭを出力する。一方、ファンクションデータ信号ＤＩがＨレベルのとき、信号φＧ２２はＬレベルとなり、信号φＧ２３はＨレベルとなる。その結果、ＳＲラッチ回路２６はＨレベルの信号φＭを出力する。以上より、クロック信号ＣＬＫがＨレベルからＬレベルへ立ち下がった場合、マスタラッチ回路２はファンクションデータ信号ＤＩを信号φＭとして出力する。
【００３１】
このときスレーブラッチ回路３はマスタラッチ回路２の出力信号φＭをそのままスルーし、信号ＤＯとして出力する。具体的には、通常動作ではテスト信号ＴＥがＬレベルのため、ラッチ停止回路５からＨレベルのラッチ停止信号φＧ５が出力される。信号φＭがＨレベルの場合、ＮＡＮＤゲート２２の出力信号φＧ２２はＬレベルとなり、ＮＡＮＤゲート２３の出力信号φＧ２３はＨレベルとなるため、ＳＲラッチ回路２６はＨレベルの信号ＤＯを出力する。一方、信号φＭがＬレベルの場合、信号φＧ２２はＨレベル、信号φＧ２３はＬレベルとなり、ＳＲラッチ回路２６はＬレベルの信号ＤＯを出力する。よって、スレーブラッチ回路３は受けた信号φＭをスルーし、信号ＤＯとして出力する。
【００３２】
（２）クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がる場合
クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がる場合、マスタラッチ回路２は信号φＭをラッチする。具体的には、信号φＩＶ４がＬレベルとなるため、マスタラッチ回路２内のＮＡＮＤゲート２２及び２３の出力信号φＧ２２及びφＧ２３はともにＨレベルとなる。よって、ＳＲラッチ回路２６は信号φＭをラッチする。
【００３３】
このときテスト信号ＴＥがＬレベルのため、ラッチ停止回路５はＨレベルのラッチ停止信号φＧ５を出力する。よってスレーブラッチ回路３は受けた信号φＭをそのままスルーして、信号ＤＯとして出力する。
【００３４】
以上より、トランスペアレントラッチ回路１０は通常動作時はマスタラッチ回路３がラッチ回路として動作し、スレーブラッチ回路３は受けた信号φＭをそのままスルーする。よって、トランスペアレントラッチ回路１０は全体でラッチ回路として動作する。
【００３５】
［スキャンテスト時のトランスペアレントラッチ回路の動作］
図３を参照して、スキャンテスト時はテスト信号ＴＥがＨレベルとなる。また、スキャンテスト時はスキャンデータ信号ＳＩを利用するため、セレクト信号ＳＥもＨレベルとなる。時刻ｔ１で、クロック信号ＣＬＫがＨレベルに立ち上がると、インバータ４の出力信号φＩＶ４はＬレベルとなる。一方、セレクト信号ＳＥがＨレベルのため、ＭＵＸ１はスキャンデータ信号ＳＩを選択する。マスタラッチ回路２内のＮＡＮＤゲート２２及び２３はＬレベルの信号φＩＶ４を受けるため、ともにＨレベルの信号φＧ２２又はφＧ２３を出力する。その結果、ＳＲラッチ回路２６は信号φＭをラッチする。時刻ｔ１では、マスタラッチ回路２はスキャンデータ信号ＳＩ−３を受けるため、信号φＭはスキャンデータ信号ＳＩ−３と同じになる。よって、マスタラッチ回路２はクロック信号ＣＬＫがＨレベルの間（時刻ｔ１〜ｔ２）、スキャンデータ信号ＳＩ−３をラッチし続ける。
【００３６】
時刻ｔ１〜ｔ２でのスレーブラッチ回路３の動作に注目すると、ラッチ停止回路５はＨレベルのテスト信号ＴＥとＬレベルの信号φＩＶ４とを受け、Ｈレベルの信号φＧを出力する。スレーブラッチ回路３がＨレベルの信号φＭを受けるとき、ＮＡＮＤゲート２２はＨレベルの信号φＧ５とＨレベルの信号φＭとを受け、Ｌレベルの信号φＧ２２を出力する。また、ＮＡＮＤゲート２３はＬレベルの信号φＩＶ２１とＨレベルの信号φＧ５とを受け、Ｈレベルの信号φＧ２３を出力する。その結果、ＳＲラッチ回路２６はＨレベルの信号φＤＯを出力する。一方、スレーブラッチ回路３がＬレベルの信号φＭを受けるとき、ＮＡＮＤゲート２２からＨレベルの信号φＧ２２が出力され、ＮＡＮＤゲート２３からＬレベルの信号φＧ２３が出力される。その結果、ＳＲラッチ回路２６はＬレベルの信号φＤＯを出力する。よって、時刻ｔ１から遅延時間△ｔ分だけ遅れて、出力信号φＤＯは信号φＭ（つまりスキャンデータ信号ＳＩ−３）と同じレベルになる。遅延時間△ｔはトランスペアレントラッチ回路１０の時定数により発生する。
【００３７】
続いて、時刻ｔ２〜ｔ３でのトランスペアレントラッチ回路１０の動作を説明する。時刻ｔ２でクロック信号ＣＬＫがＬレベルとなると、マスタラッチ回路２内のＮＡＮＤゲート２２及び２３に入力される信号φＩＶ４はＨレベルとなる。そのため、マスタラッチ回路２内のＳＲラッチ回路２６は時刻ｔ２〜ｔ３で受けたスキャンテストデータ信号ＳＩをそのままスルーし、出力する。
【００３８】
一方、スレーブラッチ回路３では、時刻ｔ２でＬレベルの信号φＧ５が入力される。そのため、スレーブラッチ回路３内のＮＡＮＤゲート２２及び２３から出力される信号φＧ２２及びφＧ２３はともにＨレベルとなる。よってスレーブラッチ回路３内のＳＲラッチ回路２６はスレーブラッチ回路３が受けた信号φＭ（すなわちスキャンデータ信号ＳＩ−３）を時刻ｔ３までラッチする。時刻ｔ３以降は時刻ｔ１〜ｔ２の動作を繰り返す。
【００３９】
なお、時刻ｔ５でセレクト信号ＳＥがＬレベルとなり、ＭＵＸ１がファンクションデータ信号ＳＯ０を選択し、マスタラッチ回路２に出力しているが、これは複数のトランスペアレントラッチ回路１０間にある論理コーンの出力を観測するためである。このとき、テスト信号ＴＥはＨレベルのままであるためマスタラッチ回路２及びスレーブラッチ回路３の動作はスキャンデータ信号ＳＩを入力したときと同じである。
【００４０】
以上の動作により、テスト動作時では、トランスペアレントラッチ回路１０はクロック信号ＣＬＫの立ち上がりでマスタラッチ回路２が受けたスキャンテスト信号ＳＩをラッチし、スレーブラッチ回路３が受けた信号φＭをスルーする。一方、クロック信号の立ち下がりでマスタラッチ回路２が受けたスキャンテスト信号ＳＩをスルーし、スレーブラッチ回路３が出力信号ＤＯをラッチする。よって、トランスペアレントラッチ回路１０はフリップフロップ回路として動作する。
【００４１】
本発明の実施の形態によるトランスペアレントラッチ回路１０はテスト時にはフリップフロップ回路として動作するため１相のクロックでスキャンテストを実施することができ、かつ通常動作時にはラッチ回路として動作できる。そのため、ＲＡＭラッパーやサイクルスチールに必要なトランスペアレントラッチ回路を本発明の実施の形態によるトランスペアレントラッチ回路１０にすることで、１相のクロックでスキャンテストすることができ、ＧＳＤでもテストカバレッジを向上することができる。
【００４２】
［第２の実施の形態］
第１の実施の形態によるトランスペアレントラッチ回路１０では、通常動作時にラッチ停止信号φＧ５によりスレーブラッチ回路３が受けた信号をスルーすることで、通常動作時にラッチ回路として動作したが、通常動作時にマスタラッチ回路２が受けた信号をスルーし、スレーブラッチ回路３がラッチ回路として動作してもよい。
【００４３】
図４を参照して、トランスペアレントラッチ回路２０は、トランスペアレントラッチ回路１０と比較して、インバータ４及びラッチ停止回路５の代わりにラッチ停止回路５０を設置する。ラッチ停止回路５０は２つの入力端子を有し、そのうち一方の入力端子にテスト信号ＴＥを受け、他方の入力端子にクロック信号ＣＬＫを受ける。ラッチ停止回路５０は受けたテスト信号ＴＥ及びクロック信号ＣＬＫをＮＡＮＤ論理演算し、その結果を出力する。具体的には、テスト信号ＴＥがＬレベルのとき、ラッチ停止回路５０はＨレベルのラッチ停止信号φＧ５０を出力する。テスト信号ＴＥがＨレベルのとき、ラッチ停止回路５０はクロック信号ＣＬＫと相補の信号／ＣＬＫを出力する。ラッチ停止回路５０の出力信号はマスタラッチ回路２内のＮＡＮＤゲート２２及び２３に入力される。なお、スレーブラッチ回路３内のＮＡＮＤゲート２２及び２３はクロック信号φＣＬＫを受ける。その他の回路構成についてはトランスペアレントラッチ回路１０と同じである。
【００４４】
以上に示した回路構成により、トランスペアレントラッチ回路２０では、通常動作時にラッチ停止回路からラッチ停止信号φＧ５０が出力される。その結果、マスタラッチ回路２は受けたファンクションデータ信号ＤＩをスルーする。このとき、スレーブラッチ回路３はクロック信号ＣＬＫを受け、ラッチ回路として動作する。一方、スキャンテスト時にラッチ停止回路５０は信号／ＣＬＫを出力する。その結果、マスタラッチ回路２及びスレーブラッチ回路３がともにラッチ回路として動作し、トランスペアレントラッチ回路２０は全体でフリップフロップ回路として動作する。以上の結果、トランスペアレントラッチ回路２０は通常動作時はラッチ回路として動作し、スキャンテスト時はフリップフロップ回路として動作するため、１相のクロック信号によりスキャンテストされるＧＳＤにおいてもテストカバレッジを向上できる。
【００４５】
［第３の実施の形態］
第１及び第２の実施の形態によるトランスペアレントラッチ回路は、通常動作ではトランスペアレントラッチ回路として動作し、スキャンテストではフリップフロップ回路として動作することで、ＧＳＤでもスキャンテストを可能とした。
【００４６】
第１の実施の形態によるトランスペアレントラッチ回路１０同士を２個連結させれば、通常動作でもフリップフロップ回路として機能させることができる。具体的には、前段のトランスペアレントラッチ回路１０内のマスタラッチ回路２がファンクションデータ信号ＤＩをラッチしているとき、後段のトランスペアレントラッチ回路１０内のマスタラッチ回路２が入力信号をスルーし、前段のトランスペアレントラッチ回路１０内のマスタラッチ回路２がファンクションデータ信号ＤＩをスルーしているとき、後段のトランスペアレントラッチ回路１０内のマスタラッチ回路２が出力信号ＤＯをラッチするように動作させればよい。第２の実施の形態によるトランスペアレントラッチ回路２０についても同様である。
【００４７】
上記のような動作をさせるためには、前段と後段のトランスペアレントラッチ回路の間にクロック信号ＣＬＫを反転させるための回路素子を挿入する必要があるが、回路素子の挿入はクロックスキューを発生させるおそれがある。クロックスキューが発生すると誤動作の原因となるため、クロックスキューは防止できる方が望ましい。
【００４８】
第３の実施の形態によるトランスペアレントラッチ回路３０は、図５に示すようにトランスペアレントラッチ回路１０と２０とを組合せた回路である。具体的には、トランスペアレントラッチ回路１０内のスレーブラッチ回路３の出力端子と、トランスペアレントラッチ回路２０のＭＵＸ１のファンクションデータ信号ＤＩの入力端子とを接続し、トランスペアレントラッチ回路１０のインバータ４の入力端子とトランスペアレントラッチ回路２０のクロック信号ＣＬＫ入力端子とを接続する。以下、図５に示したトランスペアレントラッチ回路３０の通常時の動作を説明する。
【００４９】
図６を参照して、通常動作時トランスペアレントラッチ回路３０に入力されるテスト信号ＴＥはＬレベルとなる。その結果、トランスペアレントラッチ回路１０内のスレーブラッチ回路３はラッチ停止回路５からラッチ停止信号φＧ５を受け、マスタラッチ回路２からの出力信号φＭを常時スルーしてトランスペアレントラッチ回路２０へ出力する。よって、トランスペアレントラッチ回路１０ではマスタラッチ回路２のみがラッチ回路として動作する。一方、トランスペアレントラッチ回路２０内のマスタラッチ回路２はラッチ停止回路５０からＨレベルのラッチ停止信号φＧ５０を受けるため、トランスペアレントラッチ回路１０の出力信号をスルーしてトランスペアレントラッチ回路２０内のスレーブラッチ回路３へ出力する。トランスペアレントラッチ回路２０のスレーブラッチ回路３はラッチ回路として動作する。
【００５０】
よって、通常動作時、トランスペアレントラッチ回路３０では、トランスペアレントラッチ回路１０内のマスタラッチ回路２と、トランスペアレントラッチ回路２０内のスレーブラッチ回路３とがラッチ回路として動作する。時刻ｔ１０でクロック信号ＣＬＫがＨレベルとなるとき、トランスペアレントラッチ回路１０のマスタラッチ回路２に入力される信号φＩＶ４はＬレベルとなる。一方、トランスペアレントラッチ回路２０内のスレーブラッチ回路３に入力されるクロック信号ＣＬＫはＨレベルである。よって、時刻ｔ１０〜ｔ２０では、トランスペアレントラッチ回路１０内のマスタラッチ回路２が入力されたファンクションデータ信号Ｄ１をラッチし、トランスペアレントラッチ回路２０内のスレーブラッチ回路３が、時刻ｔ１０から時定数による遅延時間△ｔ２後に、ファンクションデータ信号Ｄ１をスルーする。
【００５１】
時刻ｔ２０でクロック信号ＣＬＫがＬレベルとなったとき、トランスペアレントラッチ回路１０内のマスタラッチ回路２は受けたファンクションデータ信号Ｄ２をスルーする。一方、トランスペアレントラッチ回路２０内のスレーブラッチ回路３は出力信号ＤＯ（ファンクションデータＤ１）をラッチする。以上の結果、トランスペアレントラッチ回路３０は通常動作時はフリップフロップ回路として動作する。また、トランスペアレントラッチ回路１０とトランスペアレントラッチ回路２０との間に、クロック信号ＣＬＫを反転させるための回路素子の挿入が不要のため、クロックスキューは発生しない。
【００５２】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるトランスペアレントラッチ回路の構成を示すブロック図である。
【図２】図１中のマスタラッチ回路の回路構成の詳細を示す回路図である。
【図３】図１に示したトランスペアレントラッチ回路のスキャンテスト時の動作を示すタイミング図である。
【図４】本発明の第２の実施の形態によるトランスペアレントラッチ回路の構成を示すブロック図である。
【図５】本発明の第３の実施の形態によるトランスペアレントラッチ回路の構成を示すブロック図である。
【図６】図５に示したトランスペアレントラッチ回路の通常動作時の動作を示すタイミング図である。
【図７】従来のトランスペアレントラッチ回路の構成を示す回路図である。
【図８】従来のフリップフロップ回路の構成を示す回路図である。
【図９】スキャンテストを説明するためのブロック図である。
【図１０】スキャンテストを説明するための他のブロック図である。
【符号の説明】
２ マスタラッチ回路
３ スレーブラッチ回路
５，５０ ラッチ停止回路
１０，２０ トランスペアレントラッチ回路
３０ ラッチ回路
Claims (3)
- データ信号を受け、周期的に変動する第１の信号のレベルに応答して前記データ信号をラッチする第１のラッチ回路と、
前記第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受け、前記テスト信号が活性状態のとき前記第１の信号と相補の第２の信号を出力し、前記テスト信号が非活性状態のときラッチ停止信号を出力する論理ゲートを含むラッチ停止手段と、
前記ラッチ停止手段から前記ラッチ停止信号を受けている間、前記第１ラッチ回路の出力信号をスルーし、前記ラッチ停止手段から前記第２の信号を受けている間、前記第２の信号のレベルに応答して前記第１のラッチ回路の出力信号をラッチする第２のラッチ回路とを備えることを特徴とするトランスペアレントラッチ回路。 - 周期的に変動する第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受け、前記テスト信号が活性状態のとき前記第１の信号と相補の第２の信号を出力し、前記テスト信号が非活性状態のときラッチ停止信号を出力する論理ゲートを含むラッチ停止手段と、
前記ラッチ停止手段から前記ラッチ停止信号を受けている間、データ信号をスルーし、前記ラッチ停止手段から前記第２の信号を受けている間、前記第２の信号のレベルに応答して前記データ信号をラッチする第１のラッチ回路と、
前記第１のラッチ回路の出力信号を受け、前記第１の信号のレベルに応答して前記出力信号をラッチする第２のラッチ回路とを備えることを特徴とするトランスペアレントラッチ回路。 - 第１及び第２のトランスペアレントラッチ回路を備え、
前記第１のトランスペアレントラッチ回路は、
データ信号を受け、周期的に変動する第１の信号に応答して前記データ信号をラッチする第１のラッチ回路と、
前記第１の信号と、通常動作時に非活性化されスキャンテスト時に活性化されるテスト信号とを受け、前記テスト信号が活性状態のとき前記第１の信号と相補の第２の信号を出力し、前記テスト信号が非活性状態のときラッチ停止信号を出力する論理ゲートを含む第１のラッチ停止手段と、
前記第１のラッチ停止手段から前記ラッチ停止信号を受けている間、前記第１のラッチ回路の出力信号をスルーし、前記第１のラッチ停止手段から前記第２の信号を受けている間、前記第２の信号のレベルに応答して前記第１のラッチ回路の出力信号をラッチする第２のラッチ回路とを備え、
前記第２のトランスペアレントラッチ回路は、
前記第１の信号と、前記テスト信号とを受け、前記テスト信号が活性状態のとき前記第１の信号と相補の第２の信号を出力し、前記テスト信号が非活性状態のときラッチ停止信号を出力する論理ゲートを含む第２のラッチ停止手段と、
前記第２のラッチ停止手段から前記ラッチ停止信号を受けている間、前記第２のラッチ回路の出力信号をスルーし、前記第２のラッチ停止手段から前記第２の信号を受けている間、前記第２の信号のレベルに応答して前記出力信号をラッチする第３のラッチ回路と、
前記第３のラッチ回路の出力信号を受け、前記第１の信号のレベルに応答して前記出力信号をラッチする第４のラッチ回路とを備えることを特徴とするトランスペアレントラッチ回路。
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