TW201700987A

TW201700987A - 積體電路及於積體電路中選擇資料的方法

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Publication number: TW201700987A
Application number: TW104136705A
Authority: TW
Inventors: 洪顯星
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2015-06-30
Filing date: 2015-11-06
Publication date: 2017-01-01
Also published as: KR101738783B1; US20190058476A1; US20200153435A1; US20170005660A1; KR20170003876A; TWI589895B; CN106330173A; US10110232B2; US11916550B2; US20220224334A1; CN106330173B; US11296703B2; US10541685B2

Abstract

一種記憶體包含一時脈產生器以及一多工閂鎖電路。時脈產生器用以基於一多工選擇訊號及一時脈訊號產生一第一閂鎖時脈訊號及一第二閂鎖時脈訊號，且傳輸第一閂鎖時脈訊號及第二閂鎖時脈訊號。多工閂鎖電路用以基於第一閂鎖時脈訊號及第二閂鎖時脈訊號選擇第一資料或第二資料，且儲存及輸出被選擇之資料。

Description

積體電路及於積體電路中選擇資料的方法

本發明是有關於一種電路技術，且特別是有關於一種積體電路及於積體電路中選擇資料的方法。

在積體電路(integrated circuit；IC)中，存在許多單獨的裝置，例如一或多個記憶體、一類比數位轉換器、一處理器或其他類似的裝置。這些單獨裝置可能無法在製造期間或在製造後被測試。於小進程節點(例如：22奈米)，這些單獨裝置有時無法透過晶圓探針進行測試，這是因為在某些應用中，這種可用在這些小進程節點的探針非常容易損壞。以此點來說，在某些應用中，這些單獨裝置的晶圓級測試是較不合適而晶片上測試是較佳的。為了進行晶片上測試，這些積體電路中的單獨裝置可包含一多工器及一閂鎖器以選擇資料來源以進行不同運作。

本揭示內容的一實施方式是關於一種積體電路，其包含一時脈產生器及一多工閂鎖電路。時脈產生器用以產生一第一閂鎖時脈訊號及一第二閂鎖時脈訊號以回應一選擇訊號及一時脈訊號。多工閂鎖電路用以基於第一閂鎖時脈訊號及第二閂鎖時脈訊號選擇在一第一資料線上的一第一資料或在一第二資料線上的一第二資料，且儲存及輸出被選擇之資料。

本揭示內容的另一實施方式是關於一種於積體電路中選擇資料的方法，其包含：基於一選擇訊號及一時脈訊號，產生一第一閂鎖時脈訊號及一第二閂鎖時脈訊號；電性耦接一第一資料線組至一組閂鎖裝置以回應第一閂鎖時脈訊號或電性耦接一第二資料線組至組閂鎖裝置以回應第二閂鎖時脈訊號；以及將來自該被選擇資料線組之資料儲存於該組閂鎖裝置中。

本揭示內容的又另一實施方式是關於一種積體電路，其包含時脈產生器及一多工閂鎖電路。時脈產生器用以產生一第一閂鎖時脈訊號及一第二閂鎖時脈訊號以回應一選擇訊號及一時脈訊號。多工閂鎖電路用以基於第一閂鎖時脈訊號及第二閂鎖時脈訊號選擇在一第一資料線上的一第一資料或在一第二資料線上的一第二資料，且基於第一閂鎖時脈訊號及第二閂鎖時脈訊號儲存及輸出被選擇之資料。

為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：

100‧‧‧介面電路

102、200‧‧‧時脈產生器

202、204、514‧‧‧NAND閘

206、208、414、408、412、508、510、512、516、520、528、608、612、614、644‧‧‧逆變器

402、404、502、504、602、604‧‧‧選擇電路

416、406、410、416、506、510、522、524、530、606、610、616、630、646‧‧‧三態逆變器

418、420、422、618、620、622、632、634、636、648、650、652、660、662‧‧‧PMOS電晶體

424、426、428、624、626、628、638、640、642、654、656、658、664、666‧‧‧NMOS電晶體

540‧‧‧第一半周

542‧‧‧第二半周

544‧‧‧第三半周

700‧‧‧方法

705、710、715、720‧‧‧運作

800‧‧‧基於處理器之系統

801‧‧‧匯流排

803‧‧‧處理器

805‧‧‧記憶體

A、B‧‧‧資料線組

A[1]-A[N]、B[1]-B[N]‧‧‧資料線

CLK‧‧‧時脈線

CLK_A、CLK_B、CLKB_A、CLKB_B、CLKALL、CLKALLB‧‧‧線

D_A、D_B、DB_A、DB_B‧‧‧資料

ML[1]-ML[N]、ML、400、500、600‧‧‧多工閂鎖器

OUT、OUT[1]-OUT[N]‧‧‧輸出資料線

S_A、S_B‧‧‧閂鎖時脈訊號

SB_A、SB_B‧‧‧反相閂鎖時脈訊號

S_CLOCK‧‧‧時脈訊號

SB_CLOCK‧‧‧反相時脈訊號

SEL‧‧‧選擇線

T₀、T₁、T₂、T₃‧‧‧時間

V_DD‧‧‧高位能電壓源

V_SS‧‧‧低位能電壓源

一或多個實施例以範例方式說明，且不以此為限，在附圖的圖式中，其中具有相同參考數字名稱的元件代表所有類似元件。強調的是，根據產業多種類特徵構造標準實務可能並非依比例畫出，而僅為舉例目的之用。事實上，圖式中多種類特徵構造的尺寸可任意增加或減少以利討論的明確性。

第1圖是依據一些實施例之一介面電路之方塊圖；第2圖是依據一些實施例之第1圖之積體電路中用以產生閂鎖時脈訊號之一時脈產生器之電路圖；第3圖是依據一些實施例之第1圖之積體電路中之第2圖之時脈產生器之時序圖；第4A圖是依據一些實施例之利用第1圖之積體電路中的閂鎖時脈訊號以選擇及閂鎖資料之一多工閂鎖器之電路圖，且第4B圖是依據一些實施例之此多工閂鎖器之運作之時序圖；第5A圖是依據一些實施例之利用第1圖之積體電路中的閂鎖時脈訊號以選擇及閂鎖資料之另一多工閂鎖器之電路圖，且第5B圖是依據一些實施例之此多工閂鎖器之運作之時序圖；第6圖是依據一些實施例之利用第1圖之積體電路中的閂鎖時脈訊號以選擇及閂鎖資料之另一多工閂鎖器之電路圖；第7圖是依據一些實施例之利用閂鎖時脈訊號以多工及閂鎖資料之方法之流程圖；以及第8圖是一實施例被實現於一電腦上或基於處理器之系統上之功能方塊圖。

以下揭示內容提供許多不同實施例，例如實施所揭露專利標的不同特徵構造。元件與排列之特定範例如下所敘述以簡化本揭示內容，並且僅為舉例說明並非用以限定本發明。舉例來說，後段敘述中形成第一特徵於第二特徵上可能包含第一特徵與第二特徵是以直接接觸方式形成的實施例，也可能包含其他特徵形成於第一第二特徵間，以使第一及第二特徵可能不是直接接觸的實施例。另外，本揭示內容可重複參考標號及/或文字於不同的例子中。這種重複是為了簡化及清楚之目的且並非限定所討論的不同實施例及/或配置之間的關係。

依據一或多個實施例，一種介面電路包含用以產生閂鎖時脈訊號的一時脈產生器及用以基於閂鎖時脈訊號以選擇及閂鎖資料的一多工閂鎖電路。多工閂鎖電路相較於分離的多工器及閂鎖器而言具有較少的電晶體。再者，多工閂鎖電路減少切換延遲之數量及增加積體電路之速度。減少電晶體的數量也減少了積體電路之介面電路所占據的空間。

第1圖是依據一些實施例之一介面電路100之方塊圖。介面電路100接收來自具有N條資料線之資料線組A的資料及亦具有N條資料線之資料線組B的資料，N是一個大於2的正整數。資料線組A及資料線組B被用以攜帶不同的資料來源，例如正常模式的資料匯流排或測試模式的測試匯流排。在一些實施例中，介面電路100包含超過兩個資料線組。在一些實施例中，介面電路100被實施至記憶體電路以測試記憶體電路。在一些其他實施例中，介面電路100被實施至積體電路中的裝置內，用以接收來自用以測試該裝置之資料源的資料。

介面電路100包含用以接收時脈線CLK上之時脈訊號及選擇線SEL上之選擇訊號的時脈產生器102。基於時脈訊號及選擇訊號，時脈產生器102產生且輸出針對資料線組A的閂鎖時脈訊號S_A於線CLK_A上及針對資料線組B的閂鎖時脈訊號S_B於線CLK_B上。若資料線組A被選擇，閂鎖時脈訊號S_A攜帶時脈訊號，其於時脈訊號的各週期交替於兩邏輯值之間，且閂鎖時脈訊號S_B攜帶預設邏輯值。若資料線組B被選擇，閂鎖時脈訊號S_B攜帶時脈訊號且閂鎖時脈訊號S_A攜帶預設邏輯值。然而，由於介面電路100用以選擇其中一資料組，因此單一閂鎖時脈訊號攜帶時脈訊號。在一些實施例中，時脈產生器102用以產生超過兩個閂鎖時脈訊號。

資料線組A包含N條資料線A[1]-A[N]且資料線組B包含N條資料線B[1]-B[N]。輸出資料線OUT包含N條輸出資料線OUT[1]-OUT[N]。介面電路100包含N個多工閂鎖器ML[1]-ML[N](合稱為多工閂鎖器ML)。多工閂鎖器ML[n]耦接至資料線組A中的資料線A[n]、資料線組 B中的資料線B[n]及輸出資線線OUT[n]，n為一索引值，其範圍自1至N。多工閂鎖器ML也用以接收閂鎖時脈訊號S_A及S_B。

基於閂鎖時脈訊號S_A及S_B，多工閂鎖器ML選擇接收來自資料線組A的資料或資料線組B的資料，儲存來自被選擇之資料線組的資料，且輸出來自被選擇之資料線組的資料至輸出資料線OUT上。舉例來說，介面電路100選擇來自多工閂鎖器ML中資料線組A的資料，儲存來自資料線組A的資料，且輸出此資料至輸出線OUT。在一些實施例中，介面電路100輸出資料至記憶體陣列中以進行讀取或寫入運作。

第2圖是依據一些實施例之如第1圖之時脈產生器102之用以產生閂鎖時脈訊號S_A、S_B之時脈產生器200之電路圖。時脈產生器200包含第一NAND閘202、第二NAND閘204及逆變器206及208。時脈線CLK耦接至逆變器206的輸入端。逆變器206的輸出端耦接至NAND閘202的第一輸入端及NAND閘204的第一輸入端。NAND閘202的第二輸入端耦接至選擇線SEL。選擇線SEL亦耦接至逆變器208的輸入端且逆變器208的輸出端耦接至NAND閘204的第二輸入端。NAND閘202的輸出端耦接至線CLK_A且NAND閘204的輸出端耦接至線CLK_B。

時脈產生器200產生且輸出閂鎖時脈訊號S_A至線CLK_A上以選擇資料線組A，並產生且輸出閂鎖時脈訊號S_B至線CLK_B上以選擇資料線組B。當資料線組A被選擇時，選擇線SEL上的訊號為一邏輯高值(即，高位能電壓V_DD)，而當資料線組B被選擇時，訊號線SEL上的訊號為一邏輯低值(即，低位能電壓V_SS)。

在資料線組A被選擇的事件中(即，選擇線SEL上的選擇訊號為邏輯高值)，逆變器208接收邏輯高值、將邏輯高值反相為邏輯低值、且輸出邏輯低值進NAND閘204，從而迫使NAND閘204輸出及維持閂鎖時脈訊號S_B為邏輯高值於線CLK_B上。另外，時脈線CLK上的時脈訊號被逆變器206反相且與選擇線SEL上的選擇訊號(即，邏輯高值)一起輸入進NAND閘202。利用反相時脈訊號及選擇訊號，NAND閘202產生及輸出閂鎖時脈訊號S_A作為線CLK_A上的時脈訊號。

在資料線組B被選擇的事件中(即，選擇線上的選擇訊號為邏輯低值)，選擇線SEL上的選擇訊號造成NAND閘202輸出且維持閂鎖時脈訊號S_A為邏輯高值於線CLK_A上。若資料線組B被選擇，時脈線CLK上的時脈訊號將被逆變器206反相且與反相選擇訊號(即，邏輯高值)一起被輸入至NAND閘204。在這種方式，NAND閘204輸出閂鎖時脈訊號S_B作為線CLK_B上的時脈訊號。

若資料線組A被選擇，閂鎖時脈訊號S_A為時脈訊號且閂鎖時脈訊號S_B為預設邏輯值。若資料線組B被選擇，閂鎖時脈訊號S_B為時脈訊號且閂鎖時脈訊號S_A為預設邏輯值。時脈訊號於上半周(即，邏輯高值)及下半周(即，邏輯低值)之間振盪。預設邏輯值對應至邏輯高值。在一些實施例中，預設邏輯值關聯於邏輯低值的電壓。在一些實施例中，時脈訊號是另一型式的連續波訊號(例如：弦波、鋸齒波、三角波等)。在一些實施例中，時脈產生器200用以輸出超過兩個閂鎖時脈訊號，且時脈產生器200用以接收額外的選擇訊號以使一閂鎖時脈訊號攜帶時脈訊號且剩餘的閂鎖時脈訊號攜帶預設邏輯值。

第3圖是依據一些實施例之積體電路中之時脈產生器，例如第2圖之時脈產生器200，之一實施例之時序圖。為了清楚，於此揭露的時序圖被簡化且無顯示任何因為切換所發生的延遲。若資料線組A於時間T₀被選擇，選擇線SEL上的選擇訊號為邏輯高值。相應地，線CLK_A上的閂鎖時脈訊號S_A攜帶於上半周及下半周之間震盪的時脈訊號，且線CLK_B上的閂鎖時脈訊號S_B攜帶預設邏輯值。當資料線組B於時間T₁被選擇，選擇線SEL上的選擇訊號為邏輯低值。相應地，線CLK_B上的閂鎖時脈訊號S_B攜帶於上半周及下半周之間震盪的時脈訊號，且線CLK_A上的閂鎖時脈訊號S_A攜帶預設邏輯值。

第4A圖是依據一些實施例之利用來自第2圖之時脈產生器200的閂鎖時脈訊號S_A及S_B以選擇及閂鎖資料的多工閂鎖器400之電路圖。為了清楚，第4A圖的電路圖中包含許多被標號的線，其電性連接至其它具有相同標號的線。多工閂鎖器400被使用成第1圖中多工閂鎖器ML之其一。多工閂鎖器400包含選擇電路402及選擇電路404，其用以基於閂鎖時脈訊號S_A及S_B以選擇資料以閂鎖。多工閂鎖器400更包含逆變器414及三態逆變器416。逆變器414交叉耦接三態逆變器416以形成閂鎖電路。逆變器414耦接選擇電路402及404的輸出端。

選擇電路402包含三態逆變器406及逆變器408。三態逆變器406具有耦接至資料線A[n]的輸入端。線CLK_A耦接至三態逆變器406的低致能端及逆變器408的輸入端。逆變器408的輸出端耦接至三態逆變器406的高致能端。逆變器408的輸出端亦透過線CLKB_A耦接至三態逆變器416。三態逆變器406的輸出端耦接至選擇電路402的輸出端。

選擇電路404相同於選擇電路402，除了三態逆變器410具有耦接至資料線組B之資料線B[n]的輸入端、線CLK_B耦接至三態逆變器410的低致能端及逆變器412的輸入端、且逆變器412的輸出端耦接至三態逆變器410的高致能端。逆變器412的輸出端亦透過線CLKB_B耦接至三態逆變器416。三態逆變器410的輸出端耦接至選擇電路404的輸出端。

逆變器414的輸入端耦接至選擇電路402及404的輸出端。逆變器414的輸出端接至三態逆變器416的輸入端，且三態逆變器416的輸出端亦耦接至逆變器414的輸入端。逆變器414的輸出端連接至多工閂鎖器400的輸出端。

三態逆變器416包含PMOS電晶體418，其具有耦接至高位能電壓源V_DD的源極、透過線CLKB_A耦接至逆變器408輸出端的閘極、及耦接至PMOS電晶體420源極的汲極。PMOS電晶體420亦包含透過線CLKB_B耦接至逆變器412輸出端的閘極及耦接至PMOS電晶體422源極的汲極。PMOS電晶體422亦包含耦接至逆變器414輸出端的閘極及耦接至逆變器414輸入端的汲極。

三態逆變器416亦包含NMOS電晶體424，其具有耦接至逆變器414輸入端的汲極、耦接至逆變器414輸出端的閘極及耦接至NMOS電晶體426汲極的源極。NMOS電晶體426亦包含耦接至線CLK_A的閘極及耦接至NMOS電晶體428的汲極。NMOS電晶體428亦包含耦接至線CLK_B的閘極及耦接至低位能電壓源V_SS的源極。

三態逆變器416包含兩個由PMOS電晶體418及420所形成的低致能端。若PMOS電晶體418或PMOS電晶體420在三態逆變器416的輸入為邏輯低值時被關閉，PMOS電晶體422不能接收及輸出高電壓電位V_DD。然而，當PMOS電晶體418及420皆被開啟且PMOS電晶體422接收來自三態逆變器414輸出端的邏輯低值時，PMOS電晶體418~422耦接高電壓電位V_DD至三態逆變器416的輸出端(即，PMOS電晶體422的汲極)，從而輸出邏輯高值。

三態逆變器416包含兩個由NMOS電晶體426及428所形成的高致能端。當三態逆變器416為邏輯低值，若NMOS電晶體426或NMOS電晶體428被關閉，NMOS電晶體424不能接收及輸出低電壓電位V_SS。當NMOS電晶體426及428皆被開啟且NMOS電晶體424接收來自三態逆變器414輸出端的邏輯高值時，NMOS電晶體424~428耦接低電壓電位V_SS至三態逆變器416的輸出端(即，NMOS電晶體424的汲極)，從而輸出邏輯低值。

為了描述多工閂鎖器400運作之目的，資料線組A中被選擇之資料線A[n]上的輸入資料被視為資料D_A，資料線組B中被選擇之資料線B[n]上的輸入資料被視為資料D_B。當資料D_A及D_B於多工閂鎖器400為反相型式，資料D_A及資料D_B被視為DB_A及資料DB_B。再者，於多工閂鎖器400內的其他訊號可如下述被反相以攜帶互補訊號。

第4B圖是依據一些實施例之第4A圖之多工閂鎖器400於不同節點及第2圖之時脈產生器200的波形之時序圖。在運作上，當資料線組A於時間T₀被選擇，閂鎖時脈訊號S_A為輸入至三態逆變器406之低致能端的時脈訊號。逆變器408亦接收於線CLK_A上的閂鎖時脈訊號S_A、將線CLK_A上的閂鎖時脈訊號S_A反相、且透過線CLKB_A輸出反相閂鎖時脈訊號SB_A至三態逆變器406的高致能端。

三態逆變器406的輸出端用以依據於高致能端及低致能端的訊號以被致能。當三態逆變器406的低致能端接收邏輯低值且三態逆變器406的高致能端接收邏輯高值時，三態逆變器406被致能以反相於三態逆變器406之輸入端的邏輯值成為於三態逆變器406之輸出端的反相邏輯值。當三態逆變器406的低致能端接收邏輯高值且三態逆變器406的高致能端接收邏輯低值時，三態逆變器406被失能且三態逆變器406之輸出端具有高阻抗狀態。

如此，當閂鎖時脈訊號S_A位於下半周且反相閂鎖時脈訊號SB_A位於上半周時，三態逆變器406的低致能端接收邏輯低值且高致能端接收邏輯高值，進而使三態逆變器406致能以接收資料D_A、將資料D_A反相成資料DB_A、及輸出資料DB_A。另一方面，當閂鎖時脈訊號S_A是上半周的時脈訊號且反相閂鎖時脈訊號SB_A是位於下半周時，三態反相器406的低致能端接收邏輯高值且高致能端接收邏輯低值，從而使三態逆變器406的輸出端失能。

再者，當資料線組A被選擇以輸入資料時(即，選擇訊號代表資料線組A被選擇)，於線CLK_B上的閂鎖時脈訊號S_B為邏輯高值。在此事件中，選擇電路404用以被失能。特別地，邏輯高值被輸入進三態逆變器410的低致能端。再者，逆變器412接收攜帶有高邏輯值的閂鎖時脈訊號S_B、將高邏輯值反相成低邏輯值、且輸出攜帶有邏輯低值的反相時脈訊號SB_B進入高致能端，從而造成三態逆變器410被失能且輸出端具有高阻抗狀態。如此，線CLK_B上攜帶有預設邏輯值的閂鎖時脈訊號S_B使選擇電路404失能。

並且，當資料線組A於時間T₀被選擇，攜帶有邏輯高值的閂鎖時脈訊號S_B開啟NMOS電晶體428且攜帶有邏輯低值的反相閂鎖時脈訊號SB_B開啟PMOS電晶體420。且於時間T₀，閂鎖時脈訊號S_A的上半周將開啟NMOS電晶體426且反相閂鎖時脈訊號SB_A的下半周將開啟PMOS電晶體418。然而，閂鎖時脈訊號S_A的下半周將關閉NMOS電晶體426且反相閂鎖時脈訊號SB_A的上半周期關閉PMOS 電晶體418。如此，於時間T₀，三態逆變器416被致能以接收資料D_A及輸出資料DB_A。

當資料線組B被選擇時，選擇電路402及402以相似的方式運作。特別地，於時間T₁，選擇線SEL上的選擇訊號被設定為低邏輯值以選擇資料線組B、閂鎖時脈訊號S_A為邏輯高值，從而使選擇電路402失能。且於時間T₁，閂鎖時脈訊號S_B攜帶時脈訊號。如此，於閂鎖時脈訊號S_B的下半周，選擇電路404用以接收資料D_B、將資料D_B反相成資料DB_B、且輸出資料DB_B。於線CLK_B上之閂鎖時脈訊號S_B的上半周，選擇電路404被失能。

於時間T₁，逆變器414的輸入端接收來自選擇電路404之資料DB_B、將資料DB_B反相成資料D_B、且自多工閂鎖器400輸出資料D_B於線OUT上。逆變器414的輸出端亦輸出資料D_B進入三態逆變器416的輸入端。

當資料線組B於時間T₁被選擇，選擇電路404傳送資料DB_B至逆變器414。於時間T₁，於線CLK_A上攜帶邏輯高值的閂鎖時脈訊號S_A開啟NMOS電晶體426，且攜帶邏輯低值的閂鎖時脈訊號SB_A開啟PMOS電晶體418。然而，於時間T₁，於線CLK_B上的閂鎖時脈訊號S_B位於下半周且反相閂鎖時脈訊號SB_B位於上半周，從而關閉PMOS電晶體420及NMOS電晶體428且使三態逆變器416失能。於時間T₂，於線CLK_B上的閂鎖時脈訊號S_B的上半周將開啟NMOS電晶體428，且於線CLK_B上的反相閂鎖時脈訊號 SB_B的下半周將開啟PMOS電晶體420，從而造成三態逆變器416輸出資料DB_B。

逆變器414及三態逆變器416為交叉耦接且形成回授迴圈以閂鎖資料D_A或資料D_B於多工閂鎖器400中。三態逆變器416於線CLK_A上之閂鎖時脈訊號S_A或於線CLK_B上之閂鎖時脈訊號S_B的上半周為可運作的。如此，逆變器414於閂鎖時脈訊號S_A及S_B的下半周接收來自選擇電路402的資料DB_A或來自選擇電路404的資料DB_B且輸出資料D_A或資料D_B。於閂鎖時脈訊號S_A及S_B的上半周，PMOS電晶體422或NMOS電晶體424用以開啟以輸出資料DB_A或DB_B進入逆變器414的輸入端。若資料D_A或資料D_B對應於邏輯高值，NMOS電晶體424開啟以輸出低電壓V_SS(即，邏輯低值)，若資料資料D_A或D_B對應於邏輯高值，PMOS電晶體422開啟以輸出高電壓V_DD(即，邏輯高值)。

因為閂鎖操作激發於時脈訊號的上升邊緣，多工閂鎖器400被視為半閂鎖器(half-latch)。在一些其他實施例中，時脈訊號的上升邊緣及時脈訊號的下降邊緣被用以激發閂鎖運作。在一些實施例中，多工閂鎖器400的裝置被任何其他合適的配置取代。舉例來說，在另一實施例中，一個NAND邏輯閘用以基於閂鎖時脈訊號S_A或S_B而產生一獨立時脈訊號。

第5A圖是依據一些實施例之相似於第4A圖之多工閂鎖器400之運作的多工閂鎖器500之電路圖，用以利用積體電路中的閂鎖時脈訊號S_A及S_B以選擇及閂鎖資料。多工閂鎖器500接收閂鎖時脈訊號S_A及S_B、基於閂鎖時脈訊號S_A及S_B選擇資料線組的資料線、儲存來自被選擇之資料線的資料、且輸出來自被選擇之資料線的資料。多工閂鎖器500的詳細運作相似於多工閂鎖器400且因此省略之。

多工閂鎖器500包含選擇電路502及選擇電路504。選擇電路502相同於選擇電路402，除了逆變器508未耦接至線CLKB_A及標號數值增加100之外。選擇電路504相同於選擇電路404，除了逆變器512未耦接至線CLKB_B及標號數值增加100之外。

多工閂鎖器500包含NAND閘514。NAND閘514具有第一輸入端、第二輸入端及輸出端。第一輸入端耦接至線CLK_A、第二輸入端耦接至線CLK_B、輸出端耦接至線CLKALL。NAND閘514的輸出端耦接至逆變器516的輸入端，且逆變器516的輸出端耦接至線CLKALLB。

選擇電路502及504的輸出端耦接至逆變器520的輸入端。逆變器520與三態逆變器522交叉耦接，從而形成第一閂鎖器。三態逆變器522具有耦接至線CLKALLB的高致能端及耦接至線CLKALL的低致能端。

逆變器520的輸出端耦接至三態逆變器524的輸入端。三態逆變器524具有耦接至線CLKALLB的高致能端及耦接至CLAKALL的低致能端。逆變器524的輸出端耦接至逆變器528的輸入端，逆變器528與三態逆變器530交叉耦接。逆變器528與三態逆變器530形成第二閂鎖器。三態逆變器530具有耦接至線CLKALL的高致能端及耦接至線CLKALLB的低致能端。逆變器528的輸出端連接至多工閂鎖器500的輸出端。

第5B圖是依據一些實施例之第5A圖之多工閂鎖器500於不同節點及第2圖之時脈產生器200之波形之時序圖。

於多工閂鎖器500的運作期間，NAND閘514用以接收閂鎖時脈訊號S_A及S_B、對閂鎖時脈訊號S_A及S_B進行邏輯NAND運作以產生時脈訊號S_CLOCK、且輸出時脈訊號S_CLOCK於線CLKALL上。逆變器516接收於線CLKALL上的時脈訊號S_CLOCK、對線CLKALL上所產生的時脈訊號進行反相、且輸出反相時脈訊號SB_CLOCK於線CLKALLB上。

於時間T₀，於線CLK_A上之閂鎖時脈訊號S_A的下半周時，選擇電路502被致能，從而造成逆變器506將資料D_A反相且輸出資料DB_A至逆變器520。於閂鎖時脈訊號S_A的上半周時，選擇電路502被失能。於時間T₀，逆變器520用以接收來自選擇電路502的資料DB_A、將資料DB_A反相成D_A、且輸出資料D_A至三態逆變器522及三態逆變器524。

於時間T₁，於閂鎖時脈訊號S_B的下半周時，選擇電路504被致能，從而造成逆變器510將資料D_B反相且輸出資料DB_B至逆變器520。於線CLK_B上之閂鎖時脈訊號S_B的上半周時，選擇電路504被失能。於時間T₁，逆變器520接收來自選擇電路504的資料DB_B、將資料DB_B反相成為 D_B、且輸出資料D_B至三態逆變器522及三態逆變器524。如此，逆變器520接收且輸出資料D_B於第一半週周540。

於時間T₁，三態逆變器522的低致能端接收於線CLKALL上之時脈訊號S_CLOCK的上半周，且三態逆變器522的高致能端接收於線CLKALLB上之反相時脈訊號SB_CLOCK的下半周，從而使三態逆變器522失能。三態逆變器524於每一CLKALL的上半周(高狀態)將被失能。

於時間T₂，三態逆變器522的低致能端接收於線CLKALL上之時脈訊號S_CLOCK的下半周，且三態逆變器522的高致能端接收於反相時脈訊號SB_CLOCK的上半周，從而使三態逆變器522致能。如此，於時間T₂，三態逆變器522於第二半周542接收資料D_B、將資料D_B反相成為DB_B、且輸出資料DB_B。三態逆變器522於時間T₂將亦被致能以接收來自逆變器520的資料D_B、將資料D_B反相成為DB_B、且傳送資料DB_B至由逆變器528及三態逆變器530所形成的第二閂鎖器。三態逆變器524用以緩衝第二閂鎖器及第一閂鎖器。三態逆變器530的高致能端接收時脈訊號S_CLOCK的下半周，且三態逆變器530的低致能端接收反相時脈訊號S_CLOCK的上半周，從而使三態逆變器530失能。

於時間T₃，三態逆變器530的高致能端接收時脈訊號S_CLOCK的上半周，且三態逆變器530的低致能端接收反相時脈訊號S_CLOCK的下半周，從而使三態逆變器530致能。於時間T₃，三態逆變器530於第三半周544接收來自逆變器520的資料D_B、將資料D_B反相成為DB_B、且傳送資料DB_B。

多工閂鎖器500被視全閂鎖器(full-latch)，這是因為時脈訊號的下降邊緣及時脈訊號的上升邊緣被用以激發閂鎖運作以完全地儲存資料D_A及資料D_B。在一些實施例中，多工閂鎖器500除了接收閂鎖時脈訊號，更接收於線CLK上的時脈訊號。在取而代之的實施例中，NAND閘514及產生時脈訊號於線CLKALL及CLKALLB上之運作被省略。

第6圖是依據一些實施例之利用積體電路中之閂鎖時脈訊號以選擇及閂鎖資料的另一多工閂鎖器600之電路圖。多工閂鎖器600相似於多工閂鎖器400，除了多工閂鎖器600包含三態逆變器630、逆變器644及三態逆變器646、逆變器644的輸出端被耦接至多工閂鎖器600的輸出端及標號數值增加200之外。

多工閂鎖器600包含選擇電路602及選擇電路604。選擇電路602相似於選擇電路402，除了逆變器608的輸出端亦透過線CLKB_A耦接於三態逆變器630及646且標號數值增加200之外。選擇電路604相似於選擇電路404，除了逆變器612的輸出端亦透過線CLKB_B耦接於三態逆變器630及646且標號數值增加200之外。多工閂鎖器600包含由逆變器614及三態逆變器616所形成的交叉耦接閂鎖器，其以標號數值增加200相似於由逆變器414及三態逆變器416所形成的交叉耦接閂鎖器，除了逆變器614的輸出端未連接至多工閂鎖器600的輸出端之外。

逆變器614的輸出端及三態逆變器616的輸入端更耦接至三態逆變器630的輸入端。三態逆變器630相同於三態逆變器616，除了具有不同的輸出且標號數值增加14之外。

三態逆變器630的輸出端耦接至逆變器644的輸入端。逆變器644交叉耦接於三態逆變器646以形成第二閂鎖器。逆變器644的輸出端耦接至三態逆變器646的輸入端，且三態逆變器646的輸出端耦接至逆變器644的輸入端。逆變器644的輸出端亦連接至輸出線OUT以輸來自多工閂鎖器600的資料。

三態逆變器646包含PMOS電晶體648，其具有耦接至高電位電壓源VDD的源極、耦接至線CLK_A的閘極及耦接至PMOS電晶體650之源極的汲極。PMOS電晶體650亦包含耦接至線CLKB_B的閘極及耦接至PMOS電晶體652之源極的汲極。PMOS電晶體652包含耦接至逆變器646之輸出端的汲極及耦接至逆變器646輸入端的閘極。三態逆變器646亦包含NMOS電晶體654，其汲極耦接至逆變器646之輸出端、其閘極耦接至逆變器646的輸入端、且其源極耦接至NMOS電晶體656的汲極。NMOS電晶體656亦包含耦接至線CLKB_A的閘極及耦接至NMOS電晶體658之汲極的源極。NMOS電晶體658亦包含耦接至線CLK_B 的閘極及耦接至低電位電壓源(例如：地端、V_SS等)的汲極。

三態逆變器646亦包含PMOS電晶體660，其具有耦接至高電位電壓源VDD的源極、耦接至線CLKB_A的閘極及耦接至PMOS電晶體662之源極的汲極。PMOS電晶體662亦包含耦接至線CLKB_B的閘極及耦接至低電位電壓源(例如：地端、V_SS等)的汲極。

選擇電路602於閂鎖時脈訊號S_A的下半周被致能，從而造成逆變器606對資料D_A進行反相成資料DB_A，且輸出資料DB_A至逆變器614。選擇電路602在於線CLK_A上之閂鎖時脈訊號S_A的上半周被失能。類似地，選擇電路604於閂鎖時脈訊號S_B的下半周被致能，從而造成逆變器610對資料D_B進行反相且輸出資料DB_B。選擇電路604於閂鎖時脈訊號S_B的上半周被失能。

逆變器614及三態逆變器616用以作為第一閂鎖器以接收資料、儲存資料及輸出資料至三態逆變器630。三態逆變器630用以作為由逆變器644及三態逆變器646所實現之第二閂鎖器的緩衝器。特別地，三態逆變器630接收資料D_A或D_B且於上半周輸出資料至逆變器644。逆變器644接收資料、儲存資料、及輸出資料。

三態逆變器646用以於閂鎖時脈訊號S_A及S_B的上及下半周被致能。特別地，PMOS電晶體660及662及NMOS電晶體664及666使三態逆變器646在線CLK_A上之閂鎖時脈訊號S_A的上半周被致能。PMOS電晶體648及 650及NMOS電晶體656及658使三態逆變器646在線CLK_B上之閂鎖時脈訊號S_B的上半周被致能。PMOS電晶體660及662及NMOS664及666使三態逆變器646在線CLK_B上之閂鎖時脈訊號S_B的下半周被致能。PMOS電晶體648及650及NMOS電晶體656及658使三態逆變器646在線CLK_A上之閂鎖時脈訊號S_A的下半周被致能。

三態逆變器646為全閂鎖器，用以於時脈訊號的上及下半周閂鎖資料。多工閂鎖器600用以閂鎖資料，比傳統全閂鎖器更快，因為多工閂鎖器600相較於傳統全閂鎖器，缺少額外的多工器階且典型全閂鎖器的多工器階中的延遲時間可被節省。

第7圖是依據一些實施例之利用閂鎖時脈訊號以於積體電路中多工及閂鎖資料之方法700之流程圖。在一些實施例中，方法700可應用於繪示於第2圖、第4A圖、第5A圖及/或第6圖的電路。

此方法開始於運作705，時脈產生器200接收線CLK上之時脈訊號及線SEL上之選擇訊號。線SEL上之選擇訊號代表一資料線組被選擇以輸入至積體電路中的裝置。在一些實施例中，裝置可以是記憶體陣列、類比數位轉換器(ADC)、或處理器。此方法繼續進行運作710，時脈產生器200產生閂鎖時脈訊號S_A於線CLK_A上且產閂鎖時脈訊號S_B於線CLK_B上。各資料線組是裝置的不同資料來源。產生閂鎖時脈訊號S_A及S_B後，此方法繼續進行運作715，多工閂鎖器ML[n]基於閂鎖時脈訊號S_A及S_B選擇資料線A[n]或B[n]。此方法繼續進行運作720，多閂鎖器ML[n]儲存且輸出來自被選擇之資料線組上的資料至輸出資料線OUT[n]。此方法儲存來自被選擇之資料線組上的資料直到由新資料被提供至被選擇之資料線組上時或直到不同資料線組被選擇進入裝置時。

第8圖是一實施例被實現於一電腦上或基於處理器之系統(processor-based system)800上之功能方塊圖。

在一些實施例中，基於處理器之系統800是以「晶片上之系統」(system on a chip)實現。基於處理器之系統800包含通訊裝置，如用以於基於處理器之系統800之組件間傳輸資訊及/或指令的匯流排801，以及用以儲存資料的記憶體805。處理器803連接至匯流排801以獲得指令以執行及處理例如被儲存於記憶體805中的資訊。在一些實施例中，處理器803亦伴隨著一或多個特別的組件以進行特定處理功能及任務，例如一或多個數位訊號處理器(DSP)、一或多個ADCs、一或多個數位類比轉換器(DAC)、或一或多個特殊應用積體電路(ASIC)。於基於處理器之系統800中的裝置，例如記憶體805或其他組件，包含多工閂鎖器ML[n]以接收來自至少兩資料來源的輸入資料且選擇性地輸出所接收到的資料以回應來自處理器803或其他適合之控制電路之不同選擇訊號。在一些實施例中，多工閂鎖器ML[n]使基於處理器之系統800致能以進行裝致的晶片上測試。

在一實施例中，記憶體包含時脈產生器以及多工閂鎖電路。時脈產生器用以產生第一閂鎖時脈訊號及第二閂鎖時脈訊號以回應選擇訊號及時脈訊號。多工閂鎖電路用以基於第一閂鎖時脈訊號及第二閂鎖時脈訊號以選擇第一資料線上的第一資料或第二資料線上的第二資料，且儲存及輸出被選擇之資料。

在另一實施例中，敘述描述用以於記憶體中選擇資料的方法。此方法包含基於被選擇之訊號及時脈訊號，產生用以選擇性地閂鎖第一資料線組的第一閂鎖時脈訊號及用以選擇性地閂鎖第二資料線組的第二閂鎖時脈訊號。次方法更包含基於第一閂鎖時脈訊號及第二閂鎖時脈訊號選擇以儲存第一資料線組或第二資料線組進入閂鎖器。此方法基於被選擇之資料以將來自被選擇之資料線的資料儲存進第一閂鎖器且輸出資料以進行記憶體運作。

在另一實施例中，記憶體包含時脈產生器以及多工閂鎖電路。時脈產生器用以產生第一閂鎖時脈訊號及第二閂鎖時脈訊號以回應多工選擇訊號及時脈訊號。多工閂鎖器用以基於第一閂鎖時脈訊號及第二閂鎖時脈訊號以選擇第一資料線上的第一資料或第二資料線上的第二資料，且基於第一閂鎖時脈訊號及第二閂鎖時脈訊號以儲存及輸出被選擇之資料。

技術領域通常知識者可以容易理解到揭露的實施例實現一或多個前述舉例的優點。閱讀前述說明書之後，技術領域通常知識者將有能力對如同此處揭露內容作多種類的更動、置換、等效物以及多種其他實施例。因此本發明之保護範圍當視申請專利範圍所界定者與其均等範圍為準。

100‧‧‧介面電路

102‧‧‧時脈產生器

A[1]-A[N]、B[1]-B[N]‧‧‧資料線

CLK‧‧‧時脈線

CLK_A、CLK_B‧‧‧線

ML[1]-ML[N]‧‧‧多工閂鎖器

OUT[1]-OUT[N]‧‧‧輸出資料線

SEL‧‧‧選擇線

Claims

一種積體電路，包含：一時脈產生器，用以產生一第一閂鎖時脈訊號及一第二閂鎖時脈訊號以回應一選擇訊號及一時脈訊號；以及一多工閂鎖電路，用以基於該第一閂鎖時脈訊號及該第二閂鎖時脈訊號選擇在一第一資料線上的一第一資料或在一第二資料線上的一第二資料，且儲存及輸出該被選擇資料。
如請求項1所述之積體電路，其中當該第一資料被選擇以被儲存於該多工閂鎖電路時，該時脈產生器用以設定該第一閂鎖時脈訊號於兩個邏輯值之間振盪，且設定該第二閂鎖時脈訊號為一預設邏輯值，該多工閂鎖電路用以於該第一閂鎖時脈訊號的一第一半周選擇該第一資料且於該第一閂鎖時脈訊號的一第二半周儲存該第一資料以回應被選擇儲存在該多工閂鎖電路中的該第一資料。
如請求項1所述之積體電路，其中該多工閂鎖電路包含：一第一選擇電路，用以基於該第一閂鎖時脈訊號選擇及輸出該第一資料；以及一第二選擇電路，用以基於該第二閂鎖時脈訊號選擇及輸出該第二資料。
如請求項1所述之積體電路，其中該多工閂鎖電路包含一第一閂鎖器，該第一閂鎖器包含：一逆變器，用以透過一輸入端接收該被選擇資料；及一三態逆變器，具有耦接至該逆變器之輸出端的一輸入端及耦接至該逆變器之輸入端的一輸出端，該三態逆變器包含：一第一切換器，用以基於該第一閂鎖時脈訊號致能該三態逆變器；以及一第二切換器，用以基於該第二閂鎖時脈訊號致能該三態逆變器，其中當該第一資料被選擇以儲存於該第一閂鎖器中時，該第一切換器用以於該第一閂鎖時脈訊號的一第一半周使該三態逆變器失能，於該第一閂鎖時脈號的一第二半周使該三態逆變器致能，且該第二切換器用以於該第一閂鎖時脈訊號的該第一半周及該第一閂鎖時脈訊號的該第二半周使該三態逆變器致能。
如請求項4所述之積體電路，其中該多工閂鎖電路更包含一緩衝器，該緩衝器具有耦接至該逆變器之輸出端的一輸入端及耦接至一第二閂鎖器之輸入端的一輸出端，該緩衝器用以輸出該被選擇資料至該第二閂鎖器且該第二閂鎖器用以於該第一閂鎖時脈訊號的一第三半周儲存該被選擇之資料以回應被選擇儲存在該多工閂鎖電路中的該第一資料，其中該時脈訊號的該第一半周是立即被該時脈訊號的該第二半周所跟隨，且該時脈訊號的該第二半周是立即被該時脈訊號的該第三半周所跟隨。
一種於一積體電路中選擇資料的方法，包含：基於一選擇訊號及一時脈訊號，產生一第一閂鎖時脈訊號及一第二閂鎖時脈訊號；電性耦接一第一資料線組至一組閂鎖裝置以回應該第一閂鎖時脈訊號或電性耦接一第二資料線組至該組閂鎖裝置以回應該第二閂鎖時脈訊號；以及將來自該被選擇資料線組之資料儲存於該組閂鎖裝置中。
如請求項6所述之方法，其中當該第一資料被選擇以被儲存於一第一閂鎖器中時，設定該第一閂鎖時脈訊號於兩個邏輯值之間交替且設定該第二閂鎖時脈訊號為一預設邏輯值，當該第一資料被選擇以被儲存於該第一閂鎖器中時，於該第一閂鎖時脈訊號的一第一半周輸出該第一資料線組至該第一閂鎖器，其中該將被選擇資料線上之被選擇資料儲存至該第一閂鎖器中包含於該時脈訊號的一第二半周閂鎖來自該被選擇資料線之資料。
如請求項7所述之方法，更包含：接收該第一閂鎖時脈訊號及該第二閂鎖時脈訊號且於該時脈訊號的該第二半周儲存來自該被選擇資料線之資料或該被選擇資料，且於該時脈訊號的一第三半周將被選擇資料線之資料儲存至一第二閂鎖器中，其中該時脈訊號的該第一半周是立即被該時脈訊號的該第二半周所跟隨，且該時脈訊號的該第二半周是立即被該時脈訊號的該第三半周所跟隨。
一種積體電路，包含：一時脈產生器，用以產生一第一閂鎖時脈訊號及一第二閂鎖時脈訊號以回應一選擇訊號及一時脈訊號；以及一多工閂鎖電路，用以基於該第一閂鎖時脈訊號及該第二閂鎖時脈訊號選擇在一第一資料線上的一第一資料或在一第二資料線上的一第二資料，且基於該第一閂鎖時脈訊號及該第二閂鎖時脈訊號儲存及輸出該被選擇資料。
如請求項9所述之積體電路，其中該時時脈產生器設定該第一閂鎖時脈訊號於兩個邏輯值之間振盪，且設定該第二閂鎖時脈訊號為一預設邏輯值以回應該被選擇以被儲存於該多工閂鎖電路中的該第一資料。