TW202016675A - 提供參考時脈的方法 - Google Patents

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TW202016675A
TW202016675A TW108138892A TW108138892A TW202016675A TW 202016675 A TW202016675 A TW 202016675A TW 108138892 A TW108138892 A TW 108138892A TW 108138892 A TW108138892 A TW 108138892A TW 202016675 A TW202016675 A TW 202016675A
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盧伯俊
王紹宇
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台灣積體電路製造股份有限公司
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Abstract

自參考時脈信號產生第一時脈信號。與第一時脈信號相關聯之第一頻率小於與參考時脈信號相關聯之參考時脈頻率。經由時脈樹朝向積體電路之第一部件傳播第一時脈信號。在時脈樹之終端點處自第一時脈信號產生具有第二頻率之第二時脈信號。將第二時脈信號提供至第一部件。

Description

提供參考時脈的方法
本揭露係關於一種提供參考時脈的方法。
時脈樹為在積體電路或晶片內之時脈分佈網路。時脈樹包括自時脈源至時脈目標之記時電路及裝置。由於積體電路或晶片可具有不同的時脈效能要求及頻率的若干功能塊，因此時脈樹係指饋送彼等功能塊之各時脈信號。舉例而言，將單個參考時脈信號串接並合成至許多不同的輸出時脈信號中，從而產生樹狀結構，其中參考時脈信號形成樹幹且各輸出時脈信號形成樹枝。
時脈樹通常佔大致三分之一的晶片總功率消耗。舉例而言，在正常操作中，時脈信號持續在每個時脈週期反轉，從而產生功率消耗。此外，時脈樹為顯著的功率消耗，因為其在最大速率下切換且通常具有較大的電容負載。
本揭露提供一種提供一參考時脈之方法，該方法包含：自參考時脈信號產生第一時脈信號，其中與第一時 脈信號相關聯之第一頻率小於與參考時脈信號相關聯之參考時脈頻率；經由時脈樹朝向積體電路之第一部件傳播第一時脈信號；自第一時脈信號產生具有第二頻率之第二時脈信號，其中產生第二時脈信號包含在時脈樹之終端點處產生第二時脈信號；以及將該二時脈信號提供至第一部件。
100‧‧‧積體電路
200‧‧‧時脈樹
202‧‧‧初級輸入
204‧‧‧縮減電路
206a‧‧‧第一動力更新緩衝器
206b1‧‧‧第二動力更新緩衝器
206b2‧‧‧第三動力更新緩衝器
206c1‧‧‧第四動力更新緩衝器
206c2‧‧‧第五動力更新緩衝器
206c3‧‧‧第六動力更新緩衝器
206c4‧‧‧第七動力更新緩衝器
206d1‧‧‧第八動力更新緩衝器
206d2‧‧‧第九動力更新緩衝器
206d3‧‧‧第十動力更新緩衝器
206d4‧‧‧第十一動力更新緩衝器
206e1‧‧‧第十二動力更新緩衝器
206e2‧‧‧第十三動力更新緩衝器
206e3‧‧‧第十四動力更新緩衝器
206e4‧‧‧第十五動力更新緩衝器
206e5‧‧‧第十六動力更新緩衝器
206e6‧‧‧第十七動力更新緩衝器
206e7‧‧‧第十八動力更新緩衝器
206e8‧‧‧第十九動力更新緩衝器
208a‧‧‧第一分支線
208b1‧‧‧第二分支線
208b2‧‧‧第三分支線
208c1‧‧‧第四分支線
208c2‧‧‧第五分支線
208c3‧‧‧第六分支線
208c4‧‧‧第七分支線
208d1‧‧‧第八分支線
208d2‧‧‧第九分支線
208d3‧‧‧第十分支線
208d4‧‧‧第十一分支線
208e1‧‧‧第十二分支線
208e2‧‧‧第十三分支線
208e3‧‧‧第十四分支線
208e4‧‧‧第十五分支線
208e5‧‧‧第十六分支線
208e6‧‧‧第十七分支線
208e7‧‧‧第十八分支線
208e8‧‧‧第十九分支線
210a‧‧‧第一終端點
210b1‧‧‧第二終端點
210b2‧‧‧第三終端點
210c1‧‧‧第四終端點
210c2‧‧‧第五終端點
210c3‧‧‧第六終端點
210c4‧‧‧第七終端點
210d1‧‧‧第八終端點
210d2‧‧‧第九終端點
210d3‧‧‧第十終端點
210d4‧‧‧第十一終端點
210e1‧‧‧第十二終端點
210e2‧‧‧第十三終端點
210e3‧‧‧第十四終端點
210e4‧‧‧第十五終端點
210e5‧‧‧第十六終端點
210e6‧‧‧第十七終端點
210e7‧‧‧第十八終端點
210e8‧‧‧第十九終端點
212‧‧‧組合電路
212a‧‧‧第一回復電路
212b‧‧‧第二回復電路
212c‧‧‧第三回復電路
212d‧‧‧第四回復電路
212e‧‧‧第五回復電路
212f‧‧‧第七回復電路
212g‧‧‧第八回復電路
212h‧‧‧組合電路
f0‧‧‧參考時脈頻率
f1‧‧‧第一頻率
f2‧‧‧第二頻率
f3‧‧‧第三頻率
f4‧‧‧第四頻率
f5‧‧‧第五頻率
404Qf、406Qf‧‧‧輸出
302‧‧‧正反器
402‧‧‧反相器
404‧‧‧第一正反器
406‧‧‧第二正反器
408‧‧‧資料選擇器
502‧‧‧互斥析取電路
504‧‧‧延遲電路
600‧‧‧方法
602、604、606、608、610、612‧‧‧步驟
B0~B7‧‧‧方塊
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露之態樣。應注意，根據工業中之標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖圖示根據一些實施例的說明階層式積體電路設計之示例性方塊圖。
第2圖為根據一些實施例的說明示例性時脈樹之圖表。
第3A圖為根據一些實施例的說明示例性縮減電路之圖表。
第3B圖為根據一些實施例的說明與第3A圖之示例性縮減電路相關聯之波形的圖表。
第4A圖為根據一些實施例的說明示例性第一組合電路之圖表。
第4B圖為根據一些實施例的說明與第4A圖之示例性第一組合電路相關聯之波形的圖表。
第5A圖為根據一些實施例的說明示例性第二組合電路之圖表。
第5B圖為根據一些實施例的說明與第5A圖之示例性第二組合電路相關聯之波形的圖表。
第6圖為根據一些實施例的說明用於提供時脈信號之方法之流程圖。
以下揭露內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。舉例而言，以下描述中之在第二特徵上方或在第二特徵上形成第一特徵可包括以直接接觸形成第一及第二特徵的實施例，且亦可包括可在第一與第二特徵之間形成額外特徵以使得第一與第二特徵可不直接接觸的實施例。此外，本揭露可在各實例中重複部件符號及/或字母。此重複係出於簡便及清晰之目的且其本身不指示所論述之各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語(諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似術語)來描述如圖式中所說明之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖式中所描繪之定向外，空間相對性術語意欲包含在使用或操作中之器件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣地解讀本文所使用之空間相對性描述詞。
本揭露提供一種時脈網路及用於向積體電路提供時脈信號之方法。所揭露之時脈網路降低時脈樹中之時脈信號之操作頻率。舉例而言，可操作所揭露之時脈網路以將時脈樹中之時脈信號之操作頻率降低至參考時脈信號頻率(亦稱為初始頻率)之一半。隨後可操作所揭露之時脈網路在將時脈信號提供至目標部件之前，將時脈信號之頻率回復至目標部件之所要頻率。舉例而言，在將時脈信號提供至積體電路之正反器之前將其操作頻率回復至初始頻率。
在示例性實施例中，所揭露之時脈網路包括縮減電路及回復電路。可操作縮減電路以接收參考時脈信號及自接收到之參考時脈信號產生第一時脈信號。第一時脈信號具有低於參考時脈信號之參考時脈頻率之第一頻率。舉例而言，第一時脈信號之頻率為參考時脈信號之頻率之一半。第一時脈信號透過時脈樹之分支傳播。組合電路與時脈樹之端點(亦稱為終端點)連接且可操作以自第一時脈信號產生目標時脈信號。目標時脈信號被饋送至積體電路之方塊。在示例性實施例中，目標時脈信號之頻率與參考時脈頻率實質上相同。
第1圖圖示示例性積體電路100之示例性方塊圖。積體電路100包括複數個方塊，例如方塊B0、B1、B2、B3、B4、B5、B6及B7。方塊B0、B1、B2、B3、B4、B5、B6及B7中之每一者均進一步包括各個單元(未顯示)。方塊B0、B1、B2、B3、B4、B5、B6及B7以及各單元可代表積體電路100之功能單元或電路元件。舉例而言，方塊 B0、B1、B2、B3、B4、B5、B6及B7以及各個單元可包括邏輯電路、鎖存器、暫存器及正反器。
如第1圖中所說明，積體電路100具有階層式設計。舉例而言，方塊B0形成第一層級，且與形成積體電路100之第二層級的方塊B1、B2及B3相關聯。第一層級及第二層級亦稱為積體電路100之頂層。方塊B2與方塊B4、B5、B6及B7相關聯。因此，方塊B4、B5、B6及B7形成積體電路100之第三層級。儘管第1圖中未顯示，但一般熟習此項技術者在閱讀本揭露之後將顯而易見，方塊B1及B3亦可具有一或多個第三層級方塊。應注意，第1圖中所示的三個階層層級為實例且用於說明之目的。在不偏離本揭露之範疇的情況下，積體電路中可存在不同數量之階層層級。
在示例性實施例中，積體電路100實施藉由外部產生之時脈信號記時的邏輯電路。舉例而言，積體電路100可具有成百上千的計時裝置，諸如鎖存器、暫存器及正反器。經由時脈樹合成，設計時脈樹用於將時脈信號自參考時脈並行地路由至積體電路100之所有方塊及單元。
第2圖為圖示示例性時脈樹200之圖表。示例性時脈樹200為單向時脈樹且用於向積體電路100之部件分佈參考時脈信號。舉例而言，可操作時脈樹100以向積體電路100之方塊B0、B1、B2、B3、B4、B5、B6及B7分佈參考時脈信號。時脈樹200包括初級輸入202，其可操作以產生參考時脈信號；及與初級輸入202連接之縮減電路204。時脈樹100進一步包括動力更新緩衝器206a、206b1、 206b2、206c1、206c2、206c3、206c4、206d1、206d2、206d3、206d4、206e1、206e2、206e3、206e4、206e5、206e6、206e7及206e8(共同地稱為動力更新緩衝器206)，及分支線208a、208b1、208b2、208c1、208c2、208c3、208c4、208d1、208d2、208d3、208d4、208e1、208e2、208e3、208e4、208e5、208e6、208e7、及208e8(共同地稱為分支線208)。此外，時脈樹200包括終端點210a、210b1、210b2、210c1、210c2、210c3、210c4、210d1、210d2、210d3、210d4、210e1、210e2、210e3、210e4、210e5、210e6、210e7及210e8(共同地稱為終端點210)及組合電路212a、212b、212c、212d、212e、212f、212g及212h(共同地稱為組合電路212)。
在示例性實施例中，分支線208以階層式連續的形式排列以形成時脈樹200之各層級。時脈樹200之新的層級係由前一層級之終端點210形成。時脈樹200中之各終端點210包括動力更新緩衝器206中之一者，其用於對時脈信號進行動力更新以便將時脈信號分佈至後一層級。舉例而言且如第2圖中所示，縮減電路204與第一分支線208a(亦稱為樹幹208a)連接。可操作縮減電路204以將時脈信號供給至第一分支線208a。第一分支線208a包括第一動力更新緩衝器206a及第一終端點210a。動力更新緩衝器206a亦稱為預驅動器緩衝器206a，其可操作以對時脈信號進行動力更新，且可操作第一終端點210a以將動力更新的時脈信號供給至分支線208之下一層級。
舉例而言，亦稱為時脈樹200之第一層級之下一層級包括第二分支線208b1及第三分支線208b2。第一終端點210a將動力更新的時脈信號供給至第二分支線208b1與第三分支線208b2兩者。第二分支線208b1包括第二動力更新緩衝器206b1及第二終端點210b1。第三分支線208b2包括第三動力更新緩衝器206b2及第三終端點210b2。第二終端點210b1及第三終端點210b2中之每一者將時脈信號供給至時脈樹200之第二層級。
第二層級包括第四分支線208c1、第五分支線208c2、第六分支線208c3及第七分支線208c4。第四分支線208c1包括第四動力更新緩衝器206c1及第四終端點210c1。第五分支線208c2包括第五動力更新緩衝器206c2及第五終端點210c2。第六分支線208c3包括第六動力更新緩衝器206c3及第六終端點210c3。第七分支線208c4包括第七動力更新緩衝器206c4及第七終端點210c4。第四終端點210c1、第五終端點210c2、第六終端點210c3及第七終端點210c4中之每一者將時脈信號傳播至時脈樹200之第三層級。
第三層級包括第八分支線208d1、第九分支線208d2、第十分支線208d3及第十一分支線208d4。第八分支線208d1包括第八動力更新緩衝器206d1及第八終端點210d1。第九分支線208d2包括第九動力更新緩衝器206d2及第九終端點210d2。第十分支線208d3包括第十動力更新緩衝器206d3及第十終端點210d3。第十一分支線208d4包 括第十一動力更新緩衝器206d4及第十一終端點210d4。第八終端點210d1、第九終端點210d2、第十終端點210d3及第十一終端點210d4中之每一者將時脈信號傳播至時脈樹200之第四層級。
第四層級包括第十二分支線208e1、第十三分支線208e2、第十四分支線208e3、第十五分支線208e4、第十六分支線208e5、第十七分支線208e6、第十八分支線208e7及第十九分支線208e8。第十二分支線208e1包括第十二動力更新緩衝器206e1及第十二終端點210e1。第十三分支線208e2包括第十三動力更新緩衝器206e2及第十三終端點210e2。第十四分支線208e3包括第十四動力更新緩衝器206e3及第十四終端點210e3。第十五分支線208e4包括第十五動力更新緩衝器206e4及第十五終端點210e4。第十六分支線208e5包括第十六動力更新緩衝器206e5及第十六終端點210e5。第十七分支線208e6包括第十七動力更新緩衝器206e6及第十七終端點210e6。第十八分支線208e7包括第十八動力更新緩衝器206e7及第十八終端點210e7。第十九分支線208e8包括第十九動力更新緩衝器206e8及第十九終端點210e8。
在示例性實施例中，第四層級分支中之每一者，即第十二分支線208e1、第十三分支線208e2、第十四分支線208e3、第十五分支線208e4、第十六分支線208e5、第十七分支線208e6、第十八分支線208e7及第十九分支線208e8亦稱為葉分支。在示例性實施例中，葉分支之終端點 210將時脈信號提供至回復電路212。舉例而言且如第2圖中說明，第十二終端點210e1與第一回復電路212a連接，第十三終端點210e2與第二回復電路212b連接，第十四終端點210e3與第三回復電路212c連接，且第十五終端點210e4與第四回復電路212d連接。此外，第十六終端點210e5與第五回復電路212e連接，第十七終端點210e6與第七回復電路212f連接，第十八終端點210e7與第八回復電路212g連接，且第十九終端點210e8與第八回復電路212g連接。
回復電路212與積體電路100之一方塊連接。舉例而言，第一回復電路212a與方塊B0連接，第二回復電路212b與方塊B1連接，第三回復電路212c與方塊B2連接，且第四回復電路212d與方塊B3連接。此外，第五回復電路212e與方塊B4連接，第六回復電路212f與方塊B5連接，第七回復電路212g與方塊B6連接，且第八回復電路212g與方塊B7連接。
在示例性實施例中，縮減電路204處理來自初級輸入202之參考時脈信號並產生第一時脈信號。舉例而言，可操作縮減電路204以產生第一時脈信號，其具有小於參考時脈信號之參考時脈頻率(f0)之第一頻率(f1)。在示例性實施例中，第一頻率(f1)為參考時脈頻率(f0)之一半。縮減電路204可為分割電路，諸如二元分割電路。參考第3A圖提供示例性縮減電路204。
儘管顯示縮減電路204連接在初級輸入202與預驅動器緩衝器206a之間，但一般熟習此項技術者在閱讀 本揭露之後將顯而易見，縮減電路204可位於時脈樹200中之不同位置。
第3A圖說明示例性縮減電路204。如第3A圖中所示，縮減電路204包括正反器302。正反器302為D型正反器(其中D代表資料)，其具有CLK、D、Q及Qbar端子。Qbar端子與D端子連接，從而將來自Qbar端子之輸出作為輸入回饋給至D端子。D端子亦稱為輸入端子。參考時脈信號經輸入至CLK端子且第一時脈信號在Q端子處作為輸出經接收。
第3B圖說明與縮減電路204相關聯之波形。如第3B圖中所示，與在Q端子處作為輸出接收的第一時脈信號相關聯的第一頻率(f1)大致為與參考時脈信號相關聯之參考時脈頻率(f0)之一半。因此，第3A圖之縮減電路204產生分割，因為其將參考時脈頻率(f0)除以二。在示例性實施例中，來自D正反器302之輸出可與另一類似正反器302之CLK端子連接以將參考時脈頻率(f0)除以四，以此類推。
儘管顯示參考時脈頻率(f0)由以回饋模式連接之D正反器分割，但一般熟習此項技術者在閱讀本揭露之後將顯而易見，其他類型的電路或正反器可用於分割。舉例而言，可使用J-K正反器或反轉正反器。類似地，儘管顯示將參考時脈頻率(f0)除以二或二的倍數，但一般熟習此項技術者在閱讀本揭露之後將顯而易見，可將參考時脈頻率(f0)除以其他因數，諸如三或五。
再次參考第2圖，組合電路212處理第一時脈信號(f1)以產生具有第三頻率(f3)之第三時脈信號。在示例性實施例中，第三頻率(f3)大致等於參考時脈頻率(f0)。在另一實例中，對於積體電路100之方塊B0、B1、B2、B3、B4、B5、B6及B7中之一或多者，第三頻率(f3)大致等於預定頻率。舉例而言，第三頻率(f3)大致等於參考時脈頻率(f0)之四分之一或兩倍。
在示例性實施例中，儘管第2圖中顯示組合電路212連接在終端點210之後，但一般熟習此項技術者在閱讀本揭露之後將顯而易見，組合電路212可位於時脈樹200中之其他位置。參考第4A圖及第5A圖提供組合電路212之實例。
第4A圖說明組合電路212之第一實例。如第4A圖中所示，組合電路212包括反相器402、第一正反器404、第二正反器406及資料選擇器408。將第一時脈信號作為輸入提供至反相器402及第一正反器404。可操作反相器402將第一時脈信號反相來提供具有第二頻率(f2)之第二時脈信號。將第二時脈信號作為輸入提供至第二正反器406。在示例性實施例中，第二頻率(f2)大致等於第一頻率(f1)。
將來自第一正反器404的輸出404Qf及來自第二正反器406的輸出406Qf，作為提供至資料選擇器408的輸入。可操作資料選擇器408(亦稱為多工器或MUX)以選擇輸入及將來自所選輸入之資料作為輸出提供。因此，可操作資料選擇器408以選擇來自第一正反器404及第二正反 器406之輸出中之一者，並將具有第三頻率(f3)之第三時脈信號作為輸出提供。
第4B圖說明與第4A圖之示例性第一組合電路212相關聯之示例性波形。在示例性實施例中且如第4B圖之示例性波形中所示，與第三時脈信號相關聯之第三頻率(f3)大致等於參考時脈頻率(f0)。因此，第4A圖之示例性第一組合電路212亦稱為回復電路，因為其將時脈頻率回復至參考時脈頻率。
第5A圖說明組合電路212之第二實例。如第5A圖中所示，第二示例性組合電路212包括延遲電路504及互斥析取(exclusive disjunction)電路502。將第一時脈信號作為輸入提供至延遲電路504及互斥析取電路502。可操作延遲電路504以在第一時脈信號中引入預定延遲以產生具有第四頻率(f4)之第四時脈信號。由於延遲電路504向第一時脈信號中引入延遲而未改變其頻率，因此第四頻率(f4)大致等於第一頻率(f1)。將延遲電路504之輸出作為第二輸入提供至互斥析取電路502。可操作互斥析取電路502(亦稱為XOR電路、XOR閘、EOR閘或專用OR閘)以將具有第五頻率(f5)之第五時脈信號作為輸出提供。
第5B圖說明與第5A圖之示例性第二組合電路212相關聯之示例性波形。如第5B圖之示例性波形中所示，第一頻率(f1)及第四頻率(f4)大致等於參考時脈頻率(f0)之一半。此外且如第5B圖中所示，在第一時脈信號與第四時脈信號之間存在預定延遲。在示例性實施例中，預定延遲 大於積體電路100之方塊(諸如方塊B1)之轉換時間。此外且如第5B圖中所示，與第五時脈信號相關聯之第五頻率(f5)大致等於參考時脈頻率(f0)。因此，第5A圖之第二示例性組合電路212亦稱為回復電路，因為其將時脈頻率回復至參考時脈頻率(f0)。
第6圖說明用於向積體電路之部件提供時脈信號之方法600之步驟。舉例而言，方法600可用於向積體電路100之方塊B0、B1、B2、B3、B4、B5、B6及B7提供時脈信號。在示例性實施例中，方法600可作為指令存儲在記憶體部件中，此記憶體部件在經處理器執行時配置處理器以執行方法600之步驟。在一些實施例中，積體電路位於晶片上。
在方法600之方塊602處，接收參考時脈信號。參考時脈信號自可操作以產生參考時脈信號之外部時脈接收。參考時脈信號具有參考時脈頻率(f0)。舉例而言，自參考時脈202接收參考時脈信號。在示例性實施例中，在縮減電路204處接收參考時脈信號。
在方法600之方塊604處產生第一時脈信號。藉由處理參考時脈信號產生第一時脈信號。舉例而言，藉由降低參考時脈信號之參考時脈頻率(f0)產生第一時脈信號。在示例性實施例中，藉由將參考時脈頻率分割來降低參考時脈信號之頻率。舉例而言，將參考時脈信號之頻率除以二以產生第一時脈信號。因此，第一時脈信號之第一頻率(f1)大致 等於參考時脈頻率(f0)之一半。在示例性實施例中，第一時脈信號由縮減電路204產生。
在方法600之方塊606處傳播第一時脈信號。經由時脈樹將第一時脈信號傳播至時脈樹之葉分支或終端點。舉例而言，第一時脈信號自縮減電路204經由時脈樹200朝向組合電路212傳播。在示例性實施例中，因為第一時脈信號在參考時脈頻率(f0)之一半的第一頻率(f1)下傳播，由時脈樹之部件消耗的能量大致減少正常量之一半。
在方法600之方塊608處產生第二時脈信號。自第一時脈信號產生第二時脈信號。在示例性實施例中，藉由將第一時脈信號反相或在第一時脈信號中引入預定延遲產生第二時脈信號。舉例而言，藉由使用反相器402將第一時脈信號反相以產生第二時脈信號。或者，藉由使用延遲電路410在第一時脈信號中引入預定延遲產生第二時脈信號。在示例性實施例中，與第二時脈信號相關聯之第二頻率(f2)大致等於第一時脈信號之第一時脈頻率(f1)。
在方法600之方塊610處產生第三時脈信號。自第一時脈信號及第二時脈信號產生第三時脈信號。舉例而言，藉由組合第一時脈信號與第二信號產生第三時脈信號。在第一實例中，可藉由多工或確定互斥析取來組合第一時脈信號與第二信號。舉例而言，可操作組合電路212以自第二時脈信號產生第三時脈信號。如上所述，與第三時脈信號相關聯之第三頻率(f3)大致等於與參考時脈信號相關聯之參考時脈頻率(f0)。
在方法600之方塊612處將第三時脈信號提供至部件。舉例而言，將第三時脈信號提供至積體電路100之方塊B0、B1、B2、B3、B4、B5、B6及B7中之一或多者的一個。在示例性實施例中，積體電路100之一或多個方塊B0、B1、B2、B3、B4、B5、B6及B7接收具有與參考時脈頻率(f0)大致相同之頻率的第三時脈信號。
在示例性實施例中，所揭露之時脈網路由於較低頻率而導致時脈樹200較低的功率消耗，同時維持積體電路100之效能。藉由經由功率管理方塊關閉高頻率部件(舉例而言，中央處理單元(central processing unit,CPU))來減小漏泄功率對延遲電路504及互斥析取電路502之影響。此外，延遲電路504及互斥析取電路502之功率消耗影響較小，因為其輸出負載電容與時脈樹200之部件之輸出負載電容相比較小。
根據本揭露之示例性態樣，提供參考時脈之方法包含：自參考時脈信號產生第一時脈信號，其中與第一時脈信號相關聯之第一頻率小於與參考時脈信號相關聯之參考時脈頻率；經由時脈樹朝向積體電路之部件傳播第一時脈信號；自第一時脈信號產生具有第二頻率之第二時脈信號，其中產生第二時脈信號包含在時脈樹之終端點處產生第二時脈信號；以及將第二時脈信號提供至第一部件。
在一些實施例中，產生第一時脈信號包含以一預定比率降低參考時脈信號之參考時脈頻率。
在一些實施例中，降低參考時脈頻率包含將參考時脈頻率除以二，由此減小由時脈樹消耗之功率量。
在一些實施例中，產生該第二時脈信號包含：產生一第三時脈信號；以及組合該第一時脈信號與該第三時脈信號以產生該第二時脈信號。
在一些實施例中，產生第三時脈信號包含將第一時脈信號反相以產生該第三時脈信號。
在一些實施例中，藉由多工該第一時脈信號及該第三時脈信號組合該第一時脈信號與該第三時脈信號以產生該第二時脈信號。
在一些實施例中，產生第三時脈信號包含在第一時脈信號中引入一預定延遲。
在一些實施例中，藉由確定第一時脈信號及第三時脈信號之互斥析取，組合第一時脈信號與第三時脈信號，以產生第二時脈信號。
在一些實施例中，確定該第一時脈信號及第三時脈信號之互斥析取包含確定以產生第二時脈信號。
根據本揭露之示例性態樣，積體電路包含：複數個部件；縮減電路，可操作以接收參考時脈信號並從接收到之參考時脈信號產生第一時脈信號；包含複數個葉分支的時脈樹，此時脈樹可操作以將第一時脈信號傳播至複數個葉分支；以及組合電路，其可操作以：接收來自複數個葉分支的第一時脈信號、自第一時脈信號產生第二時脈信號及將第二時脈信號提供至複數個部件中之至少一者，其中第二時脈信號具有與參考時脈信號之頻率實質上相同的頻率。
在一些實施例中，縮減電路為二元分割電路。
在一些實施例中，二元分割電路在一回饋模式中包含一D正反器。
在一些實施例中，與第一時脈信號相關聯之一第一頻率為與參考時脈信號相關聯之一參考時脈頻率的一半。
在一些實施例中，時脈樹進一步包含一樹幹，且其中縮減電路位於時脈樹之樹幹處。
根據本揭露之示例性態樣，晶片包含：包含至少一個方塊之積體電路；及可操作以將參考時脈信號提供至此至少一個方塊之時脈樹，其中此時脈樹包含：縮減電路，其可操作以接收參考時脈信號、產生第一時脈信號、將第一時脈信號傳播至複數個葉分支；及組合電路，其可操作以：接收來自複數個葉分支中之一者的第一時脈信號、自第一時脈信號產生第二時脈信號及將第二時脈信號提供至此至少一個方塊。
在一些實施例中，組合電路包含一第一正反器、一第二正反器、一反相器及一資料選擇器，其中：將第一時脈信號提供至第一正反器及反相器；反相器可操作以藉由將第一時脈信號反相以產生一第三時脈信號，並將第三時脈信號提供至第二正反器，其中第一正反器及第二正反器可操作以將第一時脈信號及第三時脈信號分別作為一第一輸入及一第二輸入提供至資料選擇器；以及其中資料選擇器可操作以替代性地藉由選擇第一時脈信號與第二時脈信號中之一者產生第二時脈信號。
在一些實施例中，組合電路包含一延遲電路及一互斥析取電路，其中：將第一時脈信號作為一第一輸入提供至延遲電路及互斥析取電路；延遲電路可操作以藉由向第一時脈信號引入一預定延遲產生一第四時脈信號並將第四時脈信號作為一第二輸入提供至互斥析取電路；以及其中互斥析取電路可操作以藉由確定時脈信號與第四時脈信號之一互斥析取產生第二信號。
在一些實施例中，互斥析取電路為一反或邏輯。
在一些實施例中，組合電路位於時脈樹之一或多個葉分支上。
在一些實施例中，時脈樹包含一或多個動力更新緩衝器，一或多個動力更新緩衝器位於一分支之一終端點處。
前述內容概述若干實施例之特徵以使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構之基礎，該等製程及結構用於執行本文所介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者應同時意識到，此等等效構造不偏離本揭露之精神及範疇，且其可在本文中進行各種變化、替換及變更而不偏離本揭露之精神及範疇。
600‧‧‧方法
602、604、606、608、610、612‧‧‧步驟

Claims (1)

  1. 一種提供一參考時脈之方法，該方法包含：
    自一參考時脈信號產生一第一時脈信號，其中與該第一時脈信號相關聯之一第一頻率小於與該參考時脈信號相關聯之一參考時脈頻率；
    經由一時脈樹朝向一積體電路之一第一部件傳播該第一時脈信號；
    自該第一時脈信號產生具有一第二頻率之一第二時脈信號，其中產生該第二時脈信號包含在該時脈樹之一終端點處產生該第二時脈信號；以及
    將該第二時脈信號提供至該第一部件。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868545B2 (en) 2018-10-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Low power clock network
US20230031295A1 (en) * 2021-07-30 2023-02-02 Advanced Micro Devices, Inc. Reduced power clock generator for low power devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0129245B1 (ko) * 1994-07-14 1998-04-18 구자홍 씨디-롬 드라이브의 스핀들 모터 제어 회로 및 그 방법
US6424192B1 (en) * 1998-07-24 2002-07-23 Gct Semiconductor, Inc. Phase lock loop (PLL) apparatus and method
US6751786B2 (en) 2002-01-09 2004-06-15 Cadence Design Systems, Inc. Clock tree synthesis for a hierarchically partitioned IC layout
EP1967860A1 (en) * 2007-03-08 2008-09-10 Matsushita Electric Industrial Co., Ltd. Ring oscillator
US8558594B2 (en) * 2011-09-27 2013-10-15 Apple Inc. Reduced frequency clock delivery with local recovery
KR20130125036A (ko) * 2012-05-08 2013-11-18 삼성전자주식회사 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템
JP6450953B2 (ja) * 2015-02-16 2019-01-16 株式会社メガチップス クロック同期方法
US10153777B2 (en) * 2016-09-30 2018-12-11 Texas Instruments Incorporated Fractional frequency clock divider with direct division
US10715754B2 (en) * 2018-01-23 2020-07-14 Stmicroelectronics (Research & Development) Limited Single reference clock time to digital converter
US10868545B2 (en) * 2018-10-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Low power clock network

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