KR20130125036A - 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템 - Google Patents

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KR20130125036A
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이회진
조정래
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Abstract

시스템 온 칩(SoC)의 동작 방법은 동작 조건 정보에 기초하여 클락 신호의 레이턴시를 조절하여 론치 클락 신호를 생성하는 단계와, 상기 동작 조건 정보에 기초하여 상기 클락 신호의 레이턴시를 조절하여 캡처 클락 신호를 생성하는 단계를 포함한다. 상기 동작 조건 정보는 상기 SoC의 공정 정보, 전압 정보, 또는 온도 정보 중에서 적어도 하나를 포함한다.

Description

시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템{SYSTEM ON CHIP (SoC), METHOD OF OPERATING THE SoC, AND SYSTEM HAVING THE SoC}
본 발명의 개념에 따른 실시 예는 집적 회로에 관한 것으로, 특히 론치 (launch) 클락 신호와 캡처(capture) 클락 신호 사이의 셋업(setup) 시간과 홀드 (hold) 시간 중에서 적어도 하나를 조절할 수 있는 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템에 관한 것이다.
시스템 온 칩(system on chip(SoC))과 같은 반도체 장치는 서로 다른 동작 전압에 따라 서로 다른 동작 주파수에서 정상적으로 동작할 수 있어야 한다.
예컨대, 동작 전압이 V1일 때 동작 주파수는 f1이고, 동작 전압이 V2 (V2<V1)일 때 동작 주파수는 f2(f2<f1)이고, 동작 전압이 V3(V3<V2)일 때 동작 주파수는 f3(f3<f2)이어야 한다.
반도체 장치가 다양한 동작 주파수에서 데이터를 적절히 처리하기 위해, 상기 반도체 장치의 셋업(setup) 시간과 홀드(hold) 시간은 상기 다양한 동작 주파수를 고려하여 설계되어야 한다.
일반적으로, 설계자는 반도체 장치의 최악의 셋업 시간(worst setup time)을 고정(fix)한 후, 상기 반도체 장치의 최악의 홀드 시간(worst hold time)을 고정한다. 그 후, 상기 설계자는 대응되는 두 개의 동기 회로들 사이의 데이터 경로(data path)에 버퍼(buffer)를 삽입한다. 따라서, 삽입된 버퍼의 지연(delay)으로 인해 셋업 시간 위반(setup time violation) 및/또는 홀드 시간 위반이 발생할 수 있다.
또한, 상기 반도체 장치가 고속으로 동작할 때, 상기 데이터 경로에서 셋업 시간 위반이 발생하고, 상기 반도체 장치가 저속으로 동작할 때 상기 데이터 경로에서 홀드 시간 위반이 발생할 수 있다.
따라서, 다양한 동작 주파수들에서 동작하는 반도체 장치를 설계할 때, 셋업 시간과 홀드 시간은 중요하다.
본 발명이 이루고자 하는 기술적인 과제는 클락 신호의 레이턴시를 다양한 동작 조건에 따라 설계자가 선택할 수 있는 방법과 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 시스템 온 칩(system on chip(SoC))의 동작 방법은 동작 조건 정보에 기초하여 클락 신호의 레이턴시를 조절하여 론치 클락 신호를 생성하는 단계와, 상기 동작 조건 정보에 기초하여 상기 클락 신호의 레이턴시를 조절하여 캡처 클락 신호를 생성하는 단계를 포함하며, 상기 동작 조건 정보는 상기 SoC의 공정 정보, 전압 정보, 또는 온도 정보 중에서 적어도 하나를 포함한다.
상기 SoC의 동작 방법은 상기 론치 클락 신호에 응답하여 입력 데이터를 론치하는 단계와, 상기 동작 조건 정보에 기초하여, 론치된 데이터에 연관된 데이터의 레이턴시를 조절하는 단계와, 상기 캡처 클락 신호에 응답하여, 레이턴시 조절된 데이터를 캡처하는 단계를 더 포함한다.
상기 론치 클락 신호를 생성하는 단계는 각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로를 통하여 전송된 상기 클락 신호를 상기 론치 클락 신호로서 생성한다.
상기 캡처 클락 신호를 생성하는 단계는 각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로를 통하여 전송된 상기 클락 신호를 상기 캡처 클락 신호로서 생성한다.
상기 제1클락 전송 경로들과 상기 제2클락 전송 경로들은 서로 동일한 도메인 또는 서로 다른 도메인에 구현될 수 있다.
상기 론치 클락 신호를 생성하는 단계는 상기 동작 조건 정보에 기초하여, 각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들 중에서 어느 하나만을 선택적으로 인에이블시키는 단계와, 상기 동작 조건 정보에 기초하여, 인에이블된 제1클락 전송 경로를 통하여 전송된 레이턴시 조절된 클락 신호를 상기 론치 클락 신호로서 출력하는 단계를 포함한다.
상기 캡처 클락 신호를 생성하는 단계는 상기 동작 조건 정보에 기초하여, 각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들 중에서 어느 하나만을 선택적으로 인에이블시키는 단계와, 상기 동작 조건 정보에 기초하여, 인에이블된 제2클락 전송 경로를 통하여 전송된 레이턴시 조절된 클락 신호를 상기 캡처 클락 신호로서 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 SoC는 클락 신호와 동작 조건 정보에 기초하여, 레이턴시 조절된 론치 클락 신호를 생성하는 론치 클락 신호 생성 회로와, 상기 클락 신호와 상기 동작 조건 정보에 기초하여, 레이턴시 조절된 캡처 클락 신호를 생성하는 캡처 클락 신호 생성 회로를 포함하며, 상기 동작 조건 정보는 상기 SoC의 공정 정보, 전압 정보, 또는 온도 정보 중에서 적어도 하나를 포함한다.
상기 SoC는 상기 론치 클락 신호에 응답하여 입력 데이터를 론치하는 론치 회로와, 상기 동작 조건 정보에 기초하여, 상기 론치 회로의 출력 데이터에 연관된 데이터의 레이턴시를 조절하는 데이터 레이턴시 조절 회로와, 상기 캡처 클락 신호에 응답하여, 상기 데이터 레이턴시 조절 회로의 출력 데이터를 캡처하는 캡처 회로를 더 포함한다.
상기 론치 클락 신호 생성 회로는 각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들과, 상기 동작 조건 정보에 기초하여, 상기 제1클락 전송 경로들 중의 어느 하나를 통하여 전송된 상기 클락 신호를 상기 론치 클락 신호로서 출력하는 제1선택기를 포함한다.
상기 캡처 클락 신호 생성 회로는 각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들과, 상기 동작 조건 정보에 기초하여, 상기 제2클락 전송 경로들 중의 어느 하나를 통하여 전송된 상기 클락 신호를 상기 캡처 클락 신호로서 출력하는 제2선택기를 포함한다.
본 발명의 실시 예에 따른 시스템은 동작 조건 정보를 출력하는 프로세싱 유닛과, 클락 신호와 상기 동작 조건 정보에 기초하여, 레이턴시 조절된 론치 클락 신호를 생성하는 론치 클락 신호 생성 회로와, 상기 클락 신호와 상기 동작 조건 정보에 기초하여, 레이턴시 조절된 캡처 클락 신호를 생성하는 캡처 클락 신호 생성 회로를 포함하며, 상기 프로세서 유닛은 동적 전압 및 주파수 스케일링(dynamic voltage and frequency scaling)에 기초하여 상기 동작 조건 정보를 출력한다.
상기 론치 클락 신호 생성 회로는 각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로에 의해 레이턴시 조절된 상기 클락 신호를 상기 론치 클락 신호로서 생성한다.
상기 캡처 클락 신호 생성 회로는 각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로에 의해 레이턴시 조절된 상기 클락 신호를 상기 캡처 클락 신호로서 생성한다.
상기 제1클락 전송 경로들과 상기 제2클락 전송 경로들은 서로 다른 칩에 구현된다.
상기 시스템은 상기 론치 클락 신호에 응답하여 입력 데이터를 론치하는 론치 회로와, 상기 동작 조건 정보에 기초하여, 상기 론치 회로의 출력 데이터에 연관된 데이터의 레이턴시를 조절하는 데이터 레이턴시 조절 회로와, 상기 캡처 클락 신호에 응답하여, 상기 데이터 레이턴시 조절 회로의 출력 데이터를 캡처하는 캡처 회로를 더 포함한다.
본 발명의 다른 실시 예에 따른 시스템 온 칩(system on chip(SoC))의 동작 방법은 클락 신호와 동작 조건 정보를 수신하는 단계와, 상기 클락 신호와 상기 동작 조건 정보에 기초하여, 론치 클락 신호와 캡처 클락 신호 사이의 셋업 시간과 홀드 시간 중에서 적어도 하나를 조절하는 단계를 포함하며, 상기 동작 조건 정보는 상기 SoC의 공정 정보, 전압 정보, 또는 온도 정보 중에서 적어도 하나를 포함한다.
본 발명의 또 다른 실시 예에 따른 시스템 온 칩(system on chip(SoC))의 동작 방법은 동작 조건별로 론치 클락 신호와 캡처 클락 신호 사이의 클락 스큐를 서로 다르게 설정하는 단계와, 상기 론치 클락 신호에 따라 입력 데이터를 론치하고, 상기 캡처 클락 신호에 기초하여 론치된 데이터에 연관된 데이터를 캡처하는 단계를 포함하며, 상기 동작 조건은 공정, 전압, 또는 온도 중에서 적어도 하나를 포함한다.
상기 방법은 상기 동작 조건별로 상기 론치된 데이터의 레이턴시를 서로 다르게 조절하여 상기 연관된 데이터를 생성하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 장치와 방법은 고전압에서는 동작 속도가 최대로 되도록 디자인하고, 저전압에서 홀드 시간 및/또는 셋업 기간을 고정(fix)할 때 데이터 경로 지연은 그대로 두고, 동작 전압별로 및/또는 동작 온도별로 클락 신호의 레이턴시를 조절할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 장치와 방법은 동작 속도를 높일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 레이턴시 조절 회로의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 레이턴시 조절 회로의 다른 실시 예를 나타낸다.
도 4는 도 1에 도시된 레이턴시 조절 회로의 또 다른 실시 예를 나타낸다.
도 5a는 도 1에 도시된 론치 회로와 캡처 회로의 입출력 신호들의 파형들을 나타낸다.
도 5b는 셋업 시간과 홀드 시간의 정의를 나타낸다.
도 5c는 셋업 시간과 홀드 시간에 맞는 데이터의 파형을 나타낸다.
도 5d는 셋업 시간 위반(setup time violation)을 교정하는 스킴(scheme)을 나타낸다.
도 5e는 홀드 시간 위반을 교정하는 스킴을 나타낸다.
도 5f는 데이터의 레벨에 따른 셋업 시간과 홀드 시간의 정의를 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 7은 본 발명의 또 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 8은 본 발명의 또 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 9는 본 발명의 또 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 10은 본 발명의 실시 예에 따른 데이터 처리 시스템을 포함하는 시스템의 일 실시 예를 나타내는 블록도이다.
도 11은 본 발명의 실시 예에 따른 데이터 처리 시스템의 동작을 설명하기 위한 플로우차트를 나타낸다.
도 12는 본 발명의 실시 예에 따른 데이터 처리 시스템을 포함하는 시스템의 다른 실시 예를 나타내는 블록도이다.
도 13은 본 발명의 실시 예에 따른 데이터 처리 시스템을 포함하는 시스템의 또 다른 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
본 명세서에서 도메인(domain)은 전력 영역(power domain), IP(intellectual property), 칩(chip), 다이(die), 또는 SoC(system on chip)을 나타낸다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 1을 참조하면, 데이터 처리 시스템(100A)은 시스템 온 칩(system on chip)으로 구현될 수 있다.
데이터 처리 시스템(100A)은 위상 동기 루프(phase locked loop(PLL); 110)와 적어도 하나의 데이터 처리 회로(120A-1, 120A-2, ...)를 포함한다. 여기서, 데이터 처리 시스템(100A)은 동기식 디지털 시스템(synchronous digital system)을 의미할 수 있다.
적어도 하나의 데이터 처리 회로(120A-1, 120A-2, ...)는 서로 다른 전력 영역(power domain)에 구현될 수 있다.
즉, 하나의 전력 영역으로 공급되는 전력(또는 동작 전압)은 다른 전력 영역으로 공급되는 전력(또는 동작 전압)과 독립적으로 제어될 수 있다. 또한, 상기 하나의 전력 영역에 대한 리셋(reset)은 상기 다른 전력 영역에 대한 리셋과 독립적으로 제어될 수 있다.
PLL(110)은 클락 소스(clock source)로부터 출력된 기준 클락 신호(REF_CLK)에 응답하여 클락 신호(CLK)를 생성할 수 있다.
각 데이터 처리 회로(120A-1, 120A-2, ...)는 클락 신호(CLK)와 동작 조건 정보(OCI)에 기초하여 론치(launch) 클락 신호(CLKL)의 레이턴시(Ll) 및/또는 캡처 (capture) 클락 신호(CLKC)의 레이턴시(Lc)를 독립적으로 조절할 수 있다.
각 데이터 처리 회로(120A-1, 120A-2, ...)의 구조와 동작은 실질적으로 동일하므로, 설명의 편의를 위해 데이터 처리 회로(120A-1)의 구조와 동작이 상세히 설명된다.
동작 조건 정보(OCI)에 기초하여, 데이터 처리 회로(120A-1)는 론치 클락 신호(CLKL)와 캡처 클락 신호(CLKC) 사이의 클락 스큐(clock skew)(Lc-Ll)를 동작 조건(예컨대, 공정(process) 조건, 전압(voltage) 조건, 또는 온도(temperature) 조건)별로 서로 다르게 조절할 수 있다.
또한, 동작 조건 정보(OCI)에 기초하여, 데이터 처리 회로(120A-1)는 도 5b에서 정의된 셋업 시간(setup time)과 홀드 시간(hold time) 중에서 적어도 하나를 조절할 수 있다.
제1전력 영역에 구현된 데이터 처리 회로(120A-1)는 디코더(121), 클락 트리 (clock tree(CT)), 론치 클락(launch clock) 신호 생성 회로(123a), 론치 회로 (125), 캡처 클락(capture clock) 신호 생성 회로(127a), 캡처 회로(129), 및 로직 (131)을 포함할 수 있다.
디코더(121)는 동작 조건 정보(OCI)를 디코드하여 디코드된 동작 조건 정보 (DOCI)를 생성할 수 있다. 실시 예에 따라, 데이터 처리 회로(120A-1)는 디코더 (121)를 포함하지 않을 수도 있다.
따라서, 본 명세서에서 특별한 의도로 구분하지 않는 한, 동작 조건 정보 (OCI)와 디코드된 동작 조건 정보(DOCI)는 동작 조건 정보(OCI 또는 DOCI)로 통칭한다.
동작 조건 정보(OCI)는 SoC(100A)의 공정 정보, SoC(100A)의 전압 정보, 또는 SoC(100A)의 온도 정보 중에서 적어도 하나에 대한 정보를 포함할 수 있다.
상기 공정 정보는 SoC(100A)의 제조 공정에 관련된 정보일 수 있다.
상기 전압 정보는 동적 전압 및 주파수 스케일링(dynamic voltage and frequency scaling)에 따른 동작 전압에 관련된 정보일 수 있다.
또한, 온도 정보는 SoC(100A)에 구현된 온도 센서(temperature sensor 또는 thermal sensor)로부터 출력된 신호에 관련된 정보일 수 있다.
동작 조건 정보(OCI)는 SoC(100A)에 구현된 프로세싱 유닛(processing unit), 예컨대 CPU(central processing unit), 멀티-코어 프로세서의 어느 하나의 프로세서 코어(processor core), 전력 관리 유닛(power management unit(PMU)), 또는 PMIC(power management IC) 등으로부터 출력될 수 있다.
클락 트리(clock tree(CT))는 클락 신호(CLK)를 공통점(common point)으로부터 클락 신호(CLK)를 필요로 하는 모든 요소들(elements)로 분배할 수 있다.
즉, 클락 트리(CT)는 클락 신호(CLK)를 클락 트리 셀들(clock tree cells) 및/또는 클락 게이트들과 버퍼들(clock gates & buffers)을 통하여 클락 싱크들 (clock sinks)로 전송할 수 있다.
상기 클락 싱크들 각각은 순차 로직 회로(sequential logic) 또는 순차 요소 (sequential element)일 수 있다. 예컨대, 론치 회로(125)와 캡처 회로(129)는 클락 싱크의 일 예들이다.
본 명세서에서는 클락 트리(CT)를 일 예로 설명하나, 본 발명의 기술적 사상은 클락 메시(clock mesh)에도 그대로 적용될 수 있다. 클락 트리(CT)는 클락 분배 네트워크(clock distribution network)라고도 불린다.
론치 클락 신호 생성 회로(123a)는 동작 조건 정보(OCI 또는 DOCI)와 클락 트리(CT)의 제1클락 경로(CP1)를 통하여 입력된 클락 신호(CLK)에 기초하여 클락 신호(CLK)의 레이턴시(latency; Ll)를 조절하고, 레이턴시 조절된 론치 클락 신호 (CLKL)를 생성할 수 있다. 여기서, 레이턴시는 지연(delay)을 의미할 수 있다.
즉, 론치 클락 신호 생성 회로(123a)는 레이턴시 조절 회로의 기능을 수행할 수 있다.
론치 회로(125)는, 론치 클락 신호(CLKL)에 응답하여, 입력 데이터(DATA)를 론치(또는 래치(latch))할 수 있다. 상술한 바와 같이, 론치 회로(125)는 순차 로직 회로로 구현될 수 있다.
캡처 클락 신호 생성 회로(127a)는, 동작 조건 정보(OCI 또는 DOCI)와 클락 트리(CT)의 제2클락 경로(CP2)를 통하여 입력된 클락 신호(CLK)에 기초하여, 클락 신호(CLK)의 레이턴시(Lc)를 조절하고, 레이턴시 조절된 캡처 클락 신호(CLKC)를 생성할 수 있다.
즉, 캡처 클락 신호 생성 회로(127a)는 레이턴시 조절 회로의 기능을 수행할 수 있다.
캡처 클락 신호(CLKC)에 응답하여, 캡처 회로(129)는 론치 회로(125)의 출력 데이터에 연관된 데이터를 캡처(또는 래치)할 수 있다. 상술한 바와 같이, 캡처 회로(129)는 순차 로직 회로로 구현될 수 있다. 캡처 회로(129)로부터 출력된 데이터는 다른 순차 로직 회로로 전송될 수 있다.
로직(131)은 론치 회로(125)와 캡처 회로(129) 사이의 데이터 경로(data path)에 구현될 수 있다. 예컨대, 로직(131)은 부울 회로들(Boolean circuits)에 의해 구현될 수 있는 디지털 로직의 형태인 조합 논리 회로(combinational logic)일 수 있다.
따라서, 로직(131)은 론치 회로(125)의 출력 데이터를 처리하고, 캡처 회로 (129)는 로직(131)에 의해 처리된 데이터, 즉 론치 회로(125)의 출력 데이터에 연관된 데이터를 캡처(또는 래치)할 수 있다.
각 클락 신호 생성 회로(123a와 127a)에 의해 조절되는 각 레이턴시(Ll과 Lc)는 서로 동일할 수도 있고 서로 다를 수도 있다.
도 2는 도 1에 도시된 레이턴시 조절 회로의 일 실시 예를 나타낸다.
도 1의 각 레이턴시 조절 회로(123a와 127a)의 구조는 실질적으로 동일하다. 따라서, 도 2에서는 레이턴시 조절 회로(123-A)의 구조와 동작을 설명한다.
도 2에 도시된 레이턴시 조절 회로(123-A)는 도 1에 도시된 레이턴시 조절 회로(123a)의 일 실시 예이다.
레이턴시 조절 회로(123-1)는 입력 클락 신호(CLK_IN=CLK)의 레이턴시(또는 지연)를 동작 조건 정보(OCI 또는 DOCI)에 따라 조절하고, 조절 결과에 따라 출력 클락 신호(CLK_OUT=CLKL)를 출력한다.
도 3은 도 1에 도시된 레이턴시 조절 회로의 다른 실시 예를 나타낸다.
도 1의 각 레이턴시 조절 회로(123a와 127a)의 구조는 실질적으로 동일하다. 실시 예에 따라, 레이턴시 조절 회로(123a)의 클락 전송 경로들의 개수는 레이턴시 조절 회로(127a)의 클락 전송 경로들의 개수는 서로 다르게 설계될 수도 있다.
도 3에서는 레이턴시 조절 회로(123-B)의 구조와 동작을 설명한다.
도 3에 도시된 레이턴시 조절 회로(123-B)는 도 1에 도시된 레이턴시 조절 회로(123a)의 다른 실시 예이다.
레이턴시 조절 회로(123-B)는 클락 전송 경로들(201-1~201-n; n은 자연수)과 선택기(210)를 포함한다.
클락 전송 경로들(201-1~201-n) 각각은 입력 클락 신호(CLK_IN=CLK)를 수신한다. 클락 전송 경로들(201-1~201-n) 각각은 서로 다른 레이턴시를 갖고, 동작 조건 정보(OCI 또는 DOCI)에 따라 선택적으로 인에이블될 수 있다.
각 클락 전송 경로(201-1~201-n)는 각 클락 게이팅 회로(203-1~203-n)와 각 지연 회로(205-1~205-n)를 포함한다. 클락 게이팅 회로가 집적 회로(IC)에 구현될 때, 상기 클락 게이팅 회로는 클락 게이팅 셀(clock gating cell)의 형태로 구현될 수 있다.
각 클락 게이팅 회로(203-1~203-n)는 동작 조건 정보(OCI 또는 DOCI)에 따라 입력 클락 신호(CLK_IN=CLK)를 전송하거나 차단할 수 있다.
각 지연 회로(205-1~205-n)는 각 클락 게이팅 회로(203-1~203-n)를 통하여 전송된 입력 클락 신호(CLK_IN=CLK)를 지연시킬 수 있다. 각 지연 회로(205-1~205-n)의 지연량은 서로 다르게 설계될 수 있다. 예컨대, 지연 회로(205-1)의 지연(또는 지연량)이 가장 작고 지연 회로(205-n)의 지연(또는 지연량)이 가장 클 수 있다. 예컨대, 각 지연 회로 (205-1~205-n)는 버퍼(buffer)로 구현될 수 있다.
만일, 제1클락 게이팅 회로(203-1)가 동작 조건 정보(OCI 또는 DOCI)에 따라 인에이블될 때, 제1클락 게이팅 회로(203-1)를 통하여 전송된 입력 클락 신호 (CLK_IN)는 제1지연 회로(205-1)에 의해 지연되고, 지연된 클락 신호는 선택기 (210)를 통하여 출력된다.
이때, 나머지 클락 게이팅 회로들(203-2~203-n)은 동작 조건 정보(OCI 또는 DOCI)에 따라 디스에이블되므로, 나머지 지연 회로들(205-2~205-n) 각각은 동적 전력(dynamic power)을 소모하지 않는다.
동작 조건 정보(OCI 또는 DOCI)에 따라, 선택기(210)는 클락 전송 경로들 (201-1~201-n) 중에서 어느 하나의 출력 신호를 선택적으로 출력할 수 있다. 즉, 선택기(210)는 인에이블된 클락 전송 경로의 출력 신호를 출력 클락 신호(CLK_OUT)로서 출력한다. 선택기(210)는 멀티플렉서(multiplexer)로 구현될 수 있다.
도 4는 도 1에 도시된 레이턴시 조절 회로의 또 다른 실시 예를 나타낸다.
도 4에 도시된 레이턴시 조절 회로(123-C)는 도 1에 도시된 레이턴시 조절 회로(123a)의 또 다른 실시 예이다.
실시 예에 따라, 레이턴시 조절 회로(123a)의 클락 전송 경로들의 개수는 레이턴시 조절 회로(127a)의 클락 전송 경로들의 개수는 서로 다르게 설계될 수 있다.
레이턴시 조절 회로(123-C)는 서로 다른 레이턴시를 갖는 클락 전송 경로들 (220)과, 선택기(230)를 포함한다.
클락 전송 경로들(220)은 직렬로 접속된 버퍼들을 포함한다.
동작 조건 정보(OCI 또는 DOCI)에 따라, 선택기(230)는 클락 전송 경로들 (220) 중에서 어느 하나의 출력 신호를 출력 클락 신호(CLK_OUT)로서 출력할 수 있다. 선택기(210)는 멀티플렉서로 구현될 수 있다.
도 5a는 도 1에 도시된 론치 회로와 캡처 회로의 입출력 신호들의 파형들을 나타낸다.
도 1과 도 5a를 참조하면, 각 레이턴시 조절 회로(123a와 127a)는 도 2부터 도 4를 참조하여 설명된 각 레이턴시 조절 회로(113A, 123-B, 또는 123-C)와 동일 또는 유사하게 구현될 수 있다. 여기서, "LD"는 로직(131)에 의한 지연을 나타낸다.
도 5b는 셋업 시간과 홀드 시간의 정의를 나타낸다.
도 5a와 도 5b를 참조하면, 셋업 시간(TS)과 홀드 시간(TH)은 캡처 회로 (129)로 입력되는 데이터(U2D)와 캡처 클락 신호(CLKC)에 따라 정의된다.
셋업 시간(TS)은 입력 데이터(U2D)가 하이 레벨(또는 데이터 1)인지 로우 레벨(또는 데이터 0)인지를 판별하는데 필요한 최소 시간을 의미한다. 또한, 홀드 시간(TH)은 판별된 데이터(U2D)가 유지되어야 하는 최소 시간을 의미한다.
도 5c는 셋업 시간과 홀드 시간에 맞는 데이터의 파형을 나타낸다.
도 5c에 도시된 바와 같이, 입력 데이터(U2D)가 셋업 시간(TS)과 홀드 시간 (TH) 동안 변하지 않으므로, 캡처 회로(129)는 캡처 클락 신호(CLKC)에 따라 입력 데이터(U2D)가 하이 레벨인지 또는 로우 레벨인지를 정확하게 판별할 수 있다.
도 5d는 셋업 시간 위반(setup time violation)을 교정하는 스킴(scheme)을 나타낸다.
도 5c에 도시된 파형들은 제1주파수(f1)를 갖는 클락 신호(CLK), 및 제1전압 (V1)이 데이터 처리 회로(120A-1)로 공급될 때의 파형들이다.
그러나, 제2전압(V2≠V1), 및 제2주파수(f2≠f1)를 갖는 클락 신호(CLK)가 데이터 처리 회로(120A-1)로 공급되면, 입력 데이터(U2D)와 캡처 클락 신호(CLKC) 사이에서 셋업 시간 위반이 발생할 수 있다.
즉, 도 5d에 도시된 바와 같이, 클락 신호(CLK)의 주파수가 변하면, 셋업 시간(Ts) 동안 입력 데이터(U2D)가 변할 수 있다. 따라서, 셋업 시간(Ts) 동안, 입력 데이터(U2D)가 변하면(예컨대, 데이터 1↔데이터 0), 캡처 회로(129)는 입력 데이터(U2D)가 하이 레벨인지 또는 로우 레벨인지를 정확하게 판별할 수 없다. 이에 따라, 데이터 처리 회로(120A-1)는 오동작할 수 있다.
레이턴시 조절 회로(127a)는, 클락 신호(CLK)의 주파수에 대응되는 동작 조건 정보(OCI)에 기초하여, 캡처 클락 신호(CLKC)의 레이턴시(Lc)를 증가시킬 수 있다. 따라서, 도 5d에 도시된 바와 같이, 캡처 회로(129)는 레이턴시 조절된 캡처 클락 신호(CLKC)에 기초하여 입력 데이터(U2D)를 처리, 즉 입력 데이터(U2D)가 하이 레벨인지 또는 로우 레벨인지를 정확하게 판별할 수 있다.
데이터 처리 회로(120A-1)로 공급되는 전압의 변화 및/또는 클락 신호(CLK)의 주파수의 변화에 따라, 데이터 처리 회로(120A-1)는 동작 조건 정보(OCI)에 기초하여 각 레이턴시 조절 회로(123a와 127a)의 각 레이턴시를 조절하여 클락 스큐 (Ll과 Lc)의 변화량이 커지도록 조절할 수 있다.
도 5e는 홀드 시간 위반을 교정하는 스킴을 나타낸다.
제3전압(V3≠V1), 및 제3주파수(f3≠f1)를 갖는 클락 신호(CLK)가 데이터 처리 회로(120A-1)로 공급되면, 입력 데이터(U2D)와 캡처 클락 신호(CLKC) 사이에서 홀드 시간 위반이 발생할 수 있다.
즉, 도 5e에 도시된 바와 같이, 클락 신호(CLK)의 주파수가 변하면, 홀드 시간(TH) 동안 입력 데이터(U2D)가 변할 수 있다. 따라서, 홀드 시간(TH) 동안, 입력 데이터(U2D)가 변하면(예컨대, 데이터 1↔데이터 0), 캡처 회로(129)는 입력 데이터(U2D)의 레벨을 정확하게 판별할 수 없다. 이에 따라, 데이터 처리 회로(120A-1)는 오동작할 수 있다.
레이턴시 조절 회로(127a)는, 클락 신호(CLK)의 주파수에 대응되는 동작 조건 정보(OCI)에 기초하여, 캡처 클락 신호(CLKC)의 레이턴시(Lc)를 감소시킬 수 있다. 따라서, 도 5e에 도시된 바와 같이, 캡처 회로(129)는 레이턴시 조절된 캡처 클락 신호(CLKC)에 기초하여 입력 데이터(U2D)를 처리할 수 있다.
데이터 처리 회로(120A-1)로 공급되는 전압의 변화 및/또는 클락 신호(CLK)의 주파수의 변화에 따라, 데이터 처리 회로(120A-1)는 각 레이턴시 조절 회로(123a와 127a)의 각 레이턴시를 조절하여 클락 스큐(Ll과 Lc)의 변화량이 작아지도록 조절할 수 있다.
도 5f는 데이터의 레벨에 따른 셋업 시간과 홀드 시간의 정의를 나타낸다.
도 5f를 참조하면, "A"는 데이터 로우(예컨대, 로우 레벨 또는 데이터 0)에 대한 셋업 시간을 나타내고, "B"는 데이터 로우에 대한 홀드 시간을 나타내고, "C"는 데이터 하이(예컨대, 하이 레벨 또는 데이터 1)에 대한 셋업 시간을 나타내고, "D"는 데이터 하이에 대한 홀드 시간을 나타낸다.
상술한 바와 같이, 레이턴시 조절 회로(127a)는 동작 조건 정보(OCI)에 따라 캡처 클락 신호(CLKC)의 레이턴시(Lc)를 증가시키거나 감소시킬 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 6을 참조하면, 데이터 처리 시스템(100B)은 PLL(110)와 적어도 하나의 데이터 처리 회로(120B-1, 120B-2, ...)를 포함한다. 도 6의 데이터 처리 시스템 (100B)은 SoC로 구현될 수 있다. 각 데이터 처리 회로(120B-1, 120B-2, ...)의 구조와 동작은 실질적으로 동일하다. 실시 예에 따라, 각 데이터 처리 회로(120B-1, 120B-2, ...)는 서로 다른 전력 영역에 구현될 수 있다.
상술한 바와 같이, 각 레이턴시 조절 회로(123b와 127b)는 동작 조건 정보 (OCI 또는 DOCI)에 따라 각 레이턴시(Ll과 Lc)를 조절함으로써 클락 스큐(Lc-Ll)를 조절할 수 있다.
즉, 각 레이턴시 조절 회로(123b와 127b)는 동작 조건 정보 (OCI 또는 DOCI)에 따라 제1전압(또는 제1주파수를 갖는 클락 신호(CLK))으로 동작할 때의 클락 스큐(Lc-Ll)와 제2전압(또는 제2주파수를 갖는 클락 신호(CLK))으로 동작할 때의 클락 스큐(Lc-Ll)를 서로 다르게 조절할 수 있다.
각 레이턴시 조절 회로(123b와 127b)의 구현 위치를 제외하면, 도 1의 데이터 처리 시스템(100A)의 구조와 동작과 도 6의 데이터 처리 시스템(100B)의 구조와 동작은 서로 동일 또는 유사하다.
도 7은 본 발명의 또 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 7을 참조하면, 데이터 처리 시스템(100C)은 SoC로 구현될 수 있다.
데이터 처리 시스템(100C)은 PLL(110), 디코더(121), 론치 클락 신호 생성 회로(123c), 캡처 클락 신호 생성 회로(127c), 제1IP(intellectual property; 310), 및 제2IP(320)를 포함한다.
본 명세서에서 사용되는 IP(intellectual property)는 SoC(100C)에서 사용되는 기능 블록(function block)으로서, CPU(central processing unit), 프로세서 (processor), 멀티-코어 프로세서(multi-core processor)의 각 코어(core), 메모리, USB(universal serial bus), PCI(peripheral component interconnect), 디지털 신호 프로세서(digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스 (wireless interface), 컨트롤러(controller), 임베디드 소프트웨어(embedded software), 코덱(codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서 (video processor), 또는 믹서(mixer), 등), 3D 그래픽 코어 (3-dimentional graphic core), 오디오 시스템(audio system), 또는 드라이버 (driver) 등을 의미할 수 있다.
프로세싱 유닛으로부터 출력된 동작 조건 정보(OCI 또는 DOCI)에 기초하여, 론치 클락 신호 생성 회로(123c)는 제1클락 경로(CP1)를 통해 입력된 클락 신호 (CLK)의 레이턴시를 조절하고, 론치 클락 신호(CLKL)를 생성한다.
론치 클락 신호(CLKL)는 제1IP(310)에 구현된 클락 트리(CT)를 통하여 론치 회로(125)로 입력된다. 론치 회로(125)는 론치 클락 신호(CLKL)에 응답하여 입력 데이터를 론치한다.
동작 조건 정보(OCI 또는 DOCI)에 기초하여, 캡처 클락 신호 생성 회로 (127c)는 제2클락 경로(CP2)를 통해 입력된 클락 신호(CLK)의 레이턴시를 조절하고, 캡처 클락 신호(CLKC)를 생성한다.
캡처 클락 신호(CLKC)는 제2IP(320)에 구현된 클락 트리(CT)를 통하여 캡처 회로(129)로 입력된다. 캡처 회로(129)는 캡처 클락 신호(CLKC)에 응답하여 로직 (131)의 출력 데이터를 캡처한다. 실시 예에 따라, 로직(131)은 제1IP(310) 내부에 또는 IP들(310과 320) 사이에 구현될 수 있다.
론치 회로(125)와 캡처 회로(129)는 서로 다른 도메인, 예컨대 서로 다른 IP에 구현될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 8을 참조하면, 데이터 처리 시스템(100D)은 PLL(110), 제1SoC(410), 및 제2SoC(420)을 포함한다. 이때, 데이터 처리 시스템(100D)은 시스템-인 패키지 (system in package(SiP)) 또는 PoP(package on package)로 구현될 수 있다.
각 SoC(410과 420)은 동일한 웨이퍼(wafer) 또는 서로 다른 웨이퍼로부터 분리된 SoC일 수 있다.
프로세싱 유닛으로부터 출력된 동작 조건 정보(OCI 또는 DOCI)에 기초하여, 제1SoC(410)의 론치 클락 신호 생성 회로(123d)는 제1클락 경로(CP1)를 통해 입력된 클락 신호(CLK)의 레이턴시를 조절하고 론치 클락 신호(CLKL)를 생성한다.
론치 클락 신호(CLKL)는 제1SoC(410)에 구현된 클락 트리(CT)를 통하여 론치 회로(125)로 입력된다. 론치 회로(125)는 론치 클락 신호(CLKL)에 응답하여 입력 데이터를 론치한다.
상기 프로세싱 유닛으로부터 출력된 동작 조건 정보(OCI 또는 DOCI)에 기초하여, 캡처 클락 신호 생성 회로(127d)는 제2클락 경로(CP2)를 통해 입력된 클락 신호(CLK)의 레이턴시를 조절하고 캡처 클락 신호(CLKC)를 생성한다.
캡처 클락 신호(CLKC)는 제2SoC(420)에 구현된 클락 트리(CT)를 통하여 캡처 회로(129)로 입력된다. 캡처 회로(129)는, 캡처 클락 신호(CLKC)에 응답하여, 로직들(131-1과 131-2)을 통하여 전송된 데이터를 캡처한다.
도 1, 도 6, 도 7과 도 8에 도시된 바와 같이, 론치 클락 신호(CLKL)를 생성(또는 전송)하는 도메인(domain)과 캡처 클락 신호(CLKC)를 생성(또는 전송)하는 도메인을 서로 다를 수 있다. 여기서, 도메인은 전력 영역, IP, 또는 SoC를 의미할 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 9를 참조하면, 데이터 처리 시스템(100E)은 SoC로 구현될 수 있다.
SoC(100E)는 디코더(121), 론치 클락 신호 생성 회로(123e), 론치 회로 (125), 제1캡처 클락 신호 생성 회로(127e-1), 제2캡처 클락 신호 생성 회로(127e-2), 제1데이터 레이턴시 조절 회로(510), 제2데이터 레이턴시 조절 회로(520), 제1캡처 회로(129-1), 및 제2캡처 회로(129-2)를 포함한다.
동작 조건 정보(OCI 또는 DOCI)에 따라, SoC(100E)는 각 클락 신호 생성 회로(123e, 127e-1과 127e-2)로 공급되는 클락 신호(CLK)의 레이턴시를 조절할 수 있을 뿐만 아니라, 각 캡처 회로(129-1과 129-2)로 입력되는 각 데이터의 레이턴시를 조절할 수 있다.
론치 클락 신호 생성 회로(123e)는 동작 조건 정보(OCI 또는 DOCI)에 따라 클락 신호(CLK)의 레이턴시를 조절하고 론치 클락 신호(CLKL)를 생성한다.
론치 회로(125)는 론치 클락 신호(CLKL)에 응답하여 입력 데이터를 론치한다.
제1캡처 클락 신호 생성 회로(127e-1)는 동작 조건 정보(OCI 또는 DOCI)에 따라 클락 신호(CLK)의 레이턴시를 조절하고 제1캡처 클락 신호를 생성할 수 있다.
제2캡처 클락 신호 생성 회로(127e-2)는 동작 조건 정보(OCI 또는 DOCI)에 따라 클락 신호(CLK)의 레이턴시를 조절하고 제2캡처 클락 신호를 생성할 수 있다.
제1캡처 클락 신호 생성 회로(127e-1)에 의해 조절되는 레이턴시와 제2캡처 클락 신호 생성 회로(127e-2)에 의해 조절되는 레이턴시는 서로 동일할 수도 있고 서로 다를 수도 있다.
제1데이터 레이턴시 조절 회로(510)는 론치 회로(125)의 출력 데이터를 처리하는 로직(131)의 출력 데이터를 수신하고, 동작 조건 정보(OCI 또는 DOCI)에 따라 수신된 데이터의 레이턴시를 조절한다.
제2데이터 레이턴시 조절 회로(520)는 론치 회로(125)의 출력 데이터를 처리하는 로직(131)의 출력 데이터를 수신하고, 동작 조건 정보(OCI 또는 DOCI)에 따라 수신된 데이터의 레이턴시를 조절한다. 제1데이터 레이턴시 조절 회로(510)에 의해 조절되는 레이턴시와 제2데이터 레이턴시 조절 회로(520)에 의해 조절되는 레이턴시는 서로 동일할 수도 있고 서로 다를 수도 있다.
제1캡처 회로(129-1)는 제1캡처 클락 신호 생성 회로(127e-1)로부터 출력된 제1캡처 클락 신호에 응답하여 제1데이터 레이턴시 조절 회로(510)의 출력 데이터를 캡처한다.
제2캡처 회로(129-2)는 제2캡처 클락 신호 생성 회로(127e-2)로부터 출력된 제2캡처 클락 신호에 응답하여 제2데이터 레이턴시 조절 회로(520)의 출력 데이터를 캡처한다.
도 10은 본 발명의 실시 예에 따른 데이터 처리 시스템을 포함하는 시스템의 일 실시 예를 나타내는 블록도이다.
시스템(600)은 동기식 디지털 시스템을 의미할 수 있고, PC(personal computer) 또는 휴대용 장치(portable device)로 구현될 수 있다.
상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
시스템(600)은 데이터 소스(610), 클락 소스(620), 및 데이터 처리 시스템 (100A~100E, 집합적으로 "100")를 포함한다. 시스템(600)은 전력 관리 유닛(630), 및 프로세싱 유닛(640), 예컨대 프로세서 코어를 더 포함할 수 있다. 전력 관리 유닛(630)은 전력 관리 IC로 대체될 수 있다.
도 10에서는 설명의 편의를 위해, 전력 관리 유닛(630)과 프로세싱 유닛 (640)이 데이터 처리 시스템(100)의 외부에 도시되어 있으나, 실시 예에 따라 전력 관리 유닛(630)과 프로세싱 유닛(640) 중에서 적어도 하나는 데이터 처리 시스템 (100)에 구현될 수 있다.
데이터 소스(610)는 처리될 데이터(DATA)를 출력한다. 데이터 소스(610)는 휘발성 메모리 장치 또는 불휘발성 메모리 장치로 구현될 수 있다.
클락 소스(620)는 기준 클락 신호(REF_CLK)를 생성한다.
데이터 처리 시스템(100)의 구조와 동작은 도 1부터 도 9를 참조하여 설명한 바와 같다.
도 10에서는 설명의 편의를 위해, 데이터 소스(610)와 클락 소스(620)가 데이터 처리 시스템(100)의 외부에 도시되었으나, 데이터 소스(610)와 클락 소스 (620) 중에서 적어도 하나는 데이터 처리 시스템(100)에 집적될 수도 있다.
전력 관리 유닛(630)은 프로세싱 유닛(640)의 제어에 따라 프로세싱 유닛 (640) 및/또는 데이터 처리 시스템(100)으로 공급되는 전압(Vdd)을 제어할 수 있다. 프로세싱 유닛(640)은 전력 관리 유닛(630)의 출력 전압(Vdd)에 기초하여 동작 조건 정보(OCI)를 데이터 처리 시스템(100)으로 공급할 수 있다.
또한, 시스템(600)은, 프로세싱 유닛(640)의 제어에 따라, 클락 소스(620)의 동작을 제어할 수 있다. 따라서, 클락 소스(620)는 프로세싱 유닛(640)의 제어에 따라 기준 클락 신호(REF_CLK)의 주파수를 제어할 수 있다.
실시 예에 따라, 프로세싱 유닛(640)은 PLL(110)의 동작을 제어하여 클락 신호(CLK)의 주파수를 가변할 수도 있다.
도 11은 본 발명의 실시 예에 따른 데이터 처리 시스템의 동작을 설명하기 위한 플로우차트를 나타낸다.
도 1부터 도 11을 참조하면, 데이터 처리 시스템(100A~100E, 집합적으로 100)은 프로세싱 유닛으로부터 출력된 동작 조건 정보(OCI 또는 DOCI)에 기초하여 클락 신호(CLK)의 레이턴시를 조절하여 론치 클락 신호 (CLKL)를 생성한다(S110).
데이터 처리 시스템(100)은 동작 조건 정보(OCI 또는 DOCI)에 기초하여 클락 신호(CLK)의 레이턴시를 조절하여 캡처 클락 신호(CLKC)를 생성한다(S120).
데이터 처리 시스템(100)은 론치 클락 신호(CLKL)에 응답하여 입력 데이터 (DATA)를 론치하고, 캡처 클락 신호(CLKC)에 응답하여 론치된 데이터에 연관된 데이터를 캡처한다.
즉, 데이터 처리 시스템(100)은 동작 조건 정보(OCI 또는 DOCI)에 대응되는 동작 조건별로 론치 클락 신호(CLKL)와 캡처 클락 신호(CLKC) 사이의 클락 스큐를 서로 다르게 조절할 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 처리 시스템을 포함하는 시스템의 다른 실시 예를 나타내는 블록도이다.
컴퓨터 플랫폼(700)은 컴퓨팅 시스템과 같은 전자 장치 또는 시스템에 사용될 수 있다. 상기 전자 장치는 PC 또는 휴대용 장치일 수 있다.
컴퓨터 플랫폼(700)은 프로세서(710), 인터페이스 블록(720), 및 메모리 (730)를 포함한다.
실시 예에 따라, 컴퓨터 플랫폼(700)은 무선 인터페이스 블록(740)과 디스플레이(750) 중에서 적어도 하나를 더 포함할 수 있다.
하나 또는 그 이상의 코어를 포함하는 프로세서(710)는 데이터 처리 시스템 (100)를 포함할 수 있다.
프로세서(710)는 인터페이스 블록(720)을 통하여 메모리(730), 무선 인터페이스 블록(740), 또는 디스플레이(750)와 통신할 수 있다.
인터페이스 블록(720)은 다양한 인터페이스 제어 기능들을 수행할 수 있는 하나 또는 그 이상의 회로 블록들을 포함한다. 상기 제어 기능들은 메모리 액세스 제어, 그래픽 제어, 입출력 인터페이스 제어, 또는 무선 네트워크 액세스 제어, 등을 포함한다.
상기 회로 블록들 각각은 별도의 독립적인 칩으로 구현되거나, 프로세서 (710)의 일부로서 구현되거나, 또는 프로세서(710) 내부에 구현될 수 있다.
메모리(730)는 인터페이스 블록(720)을 통하여 프로세서(710)와 데이터를 주거나 받을 수 있다.
무선 인터페이스 블록(250)은 안테나를 통하여 컴퓨터 플랫폼(700)을 무선 네트워크, 예컨대 이동 통신 네트워크 또는 무선 LAN(local area network)에 접속시킬 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 처리 시스템을 포함하는 시스템의 또 다른 실시 예를 나타내는 블록도이다.
도 13을 참조하면, 시스템(800)은 PC, 데이터 서버, 랩탑(laptop) 컴퓨터, 및 휴대용 장치로 구현될 수 있다.
시스템(800)은 프로세서(810), 파워 소스(820), 메모리(830), 입출력 포트들 (840), 확장 카드(850), 네트워크 장치(860), 및 디스플레이(870)를 포함한다. 실시 예에 따라. 시스템(800)은 카메라 모듈(880)을 더 포함할 수 있다.
요소들(elements; 810~880) 중에서 적어도 하나에는 데이터 처리 시스템 (100)이 내장될 수 있다.
프로세서(810)는 요소들(820~880) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(820)는 요소들(810, 및 830~880) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
메모리(830)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(830)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 프로세서(800)에 집적(또는 내장)될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 프로세서(810)와 메모리(830) 사이에 구현될 수 있다.
입출력 포트들(840)은 시스템(800)으로 데이터를 전송하거나 또는 시스템 (800)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다.
예컨대, 입출력 포트들(840)은 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(850)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(850)는 SIM (Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.
네트워크 장치(860)는 시스템(800)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이(870)는 메모리(830), 입출력 포트들(840), 확장 카드(850), 또는 네트워크 장치(860)로부터 출력된 데이터를 디스플레이할 수 있다.
카메라 모듈(880)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(880)로부터 출력된 전기적인 이미지는 메모리 (830), 또는 확장 카드(850)에 저장될 수 있다. 또한, 카메라 모듈(880)로부터 출력된 전기적인 이미지는 디스플레이(870)를 통하여 디스플레이될 수 있다.
각 회로(123a~123e, 집합적으로 "123")의 구조는 실질적으로 동일하고, 각 회로(127a~127d, 127e-1과 127e-2, 집합적으로 "127")의 구조는 실질적으로 동일하다.
또한, 클락 신호(CLK)의 레이턴시를 조절하기 위한 회로(123)의 클락 전송 경로의 개수와 클락 신호(CLK)의 레이턴시를 조절하기 위한 회로(127)의 클락 전송 경로의 개수는 동일하게 또는 서로 다르게 설계될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A~100E; 데이터 처리 시스템
110; 위상 동기 루프
120A와 120B; 데이터 처리 회로
123a~123e; 론치 클락 신호 생성 회로
127a~127d, 127e-1과 127e-2; 캡처 클락 신호 생성 회로
125; 론치 회로
127; 캡처 회로
131, 131-1, 131-2; 로직
610; 데이터 소스
620; 클락 소스

Claims (15)

  1. 동작 조건 정보에 기초하여 클락 신호의 레이턴시를 조절하여 론치(launch) 클락 신호를 생성하는 단계; 및
    상기 동작 조건 정보에 기초하여 상기 클락 신호의 레이턴시를 조절하여 캡처(capture) 클락 신호를 생성하는 단계를 포함하며,
    상기 동작 조건 정보는 시스템 온 칩(system on chip(SoC)의 공정 정보, 전압 정보, 또는 온도 정보 중에서 적어도 하나를 포함하는 SoC의 동작 방법.
  2. 제1항에 있어서,
    상기 론치 클락 신호에 응답하여, 입력 데이터를 론치하는 단계; 및
    상기 동작 조건 정보에 기초하여, 론치된 데이터에 연관된 데이터의 레이턴시를 조절하는 단계; 및
    상기 캡처 클락 신호에 응답하여, 레이턴시 조절된 데이터를 캡처하는 단계를 더 포함하는 SoC의 동작 방법.
  3. 제1항에 있어서,
    상기 론치 클락 신호를 생성하는 단계는,
    각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로를 통하여 전송된 상기 클락 신호를 상기 론치 클락 신호로서 생성하고,
    상기 캡처 클락 신호를 생성하는 단계는,
    각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로를 통하여 전송된 상기 클락 신호를 상기 캡처 클락 신호로서 생성하는 SoC의 동작 방법.
  4. 제3항에 있어서,
    상기 제1클락 전송 경로들과 상기 제2클락 전송 경로들은 서로 동일한 도메인(domain) 또는 서로 다른 도메인에 구현된 SoC의 동작 방법.
  5. 제1항에 있어서,
    상기 론치 클락 신호를 생성하는 단계는,
    상기 동작 조건 정보에 기초하여, 각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들 중에서 어느 하나만을 선택적으로 인에이블시키는 단계; 및
    상기 동작 조건 정보에 기초하여, 인에이블된 제1클락 전송 경로를 통하여 전송된 레이턴시 조절된 클락 신호를 상기 론치 클락 신호로서 출력하는 단계를 포함하며,
    상기 캡처 클락 신호를 생성하는 단계는,
    상기 동작 조건 정보에 기초하여, 각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들 중에서 어느 하나만을 선택적으로 인에이블시키는 단계; 및
    상기 동작 조건 정보에 기초하여, 인에이블된 제2클락 전송 경로를 통하여 전송된 레이턴시 조절된 클락 신호를 상기 캡처 클락 신호로서 출력하는 단계를 포함하는 SoC의 동작 방법.
  6. 클락 신호와 동작 조건 정보에 기초하여, 레이턴시 조절된 론치 클락 신호를 생성하는 론치 클락 신호 생성 회로; 및
    상기 클락 신호와 상기 동작 조건 정보에 기초하여, 레이턴시 조절된 캡처 (capture) 클락 신호를 생성하는 캡처 클락 신호 생성 회로를 포함하며,
    상기 동작 조건 정보는 시스템 온 칩(system on chip(SoC))의 공정 정보, 전압 정보, 또는 온도 정보 중에서 적어도 하나를 포함하는 SoC.
  7. 제6항에 있어서,
    상기 론치 클락 신호에 응답하여 입력 데이터를 론치하는 론치 회로;
    상기 동작 조건 정보에 기초하여, 상기 론치 회로의 출력 데이터에 연관된 데이터의 레이턴시를 조절하는 데이터 레이턴시 조절 회로; 및
    상기 캡처 클락 신호에 응답하여, 상기 데이터 레이턴시 조절 회로의 출력 데이터를 캡처하는 캡처 회로를 더 포함하는 SoC.
  8. 제6항에 있어서,
    상기 론치 클락 신호 생성 회로는,
    각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들; 및
    상기 동작 조건 정보에 기초하여, 상기 제1클락 전송 경로들 중의 어느 하나를 통하여 전송된 상기 클락 신호를 상기 론치 클락 신호로서 출력하는 제1선택기를 포함하고,
    상기 캡처 클락 신호 생성 회로는,
    각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들; 및
    상기 동작 조건 정보에 기초하여, 상기 제2클락 전송 경로들 중의 어느 하나를 통하여 전송된 상기 클락 신호를 상기 캡처 클락 신호로서 출력하는 제2선택기를 포함하는 SoC.
  9. 동작 조건 정보를 출력하는 프로세싱 유닛; 및
    클락 신호와 상기 동작 조건 정보에 기초하여, 레이턴시 조절된 론치 (launch) 클락 신호를 생성하는 론치 클락 신호 생성 회로; 및
    상기 클락 신호와 상기 동작 조건 정보에 기초하여, 레이턴시 조절된 캡처 (capture) 클락 신호를 생성하는 캡처 클락 신호 생성 회로를 포함하며,
    상기 프로세서 유닛은 동적 전압 및 주파수 스케일링(dynamic voltage and frequency scaling)에 기초하여 상기 동작 조건 정보를 출력하는 시스템.
  10. 제9항에 있어서,
    상기 론치 클락 신호 생성 회로는,
    각각이 서로 다른 레이턴시를 갖는 제1클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로에 의해 레이턴시 조절된 상기 클락 신호를 상기 론치 클락 신호로서 생성하고,
    상기 캡처 클락 신호 생성 회로는,
    각각이 서로 다른 레이턴시를 갖는 제2클락 전송 경로들 중에서, 상기 동작 조건 정보에 기초하여 선택된 어느 하나의 클락 전송 경로에 의해 레이턴시 조절된 상기 클락 신호를 상기 캡처 클락 신호로서 생성하는 시스템.
  11. 제10항에 있어서,
    상기 제1클락 전송 경로들과 상기 제2클락 전송 경로들은 서로 다른 칩에 구현된 시스템.
  12. 제9항에 있어서,
    상기 론치 클락 신호에 응답하여 입력 데이터를 론치하는 론치 회로;
    상기 동작 조건 정보에 기초하여, 상기 론치 회로의 출력 데이터에 연관된 데이터의 레이턴시를 조절하는 데이터 레이턴시 조절 회로; 및
    상기 캡처 클락 신호에 응답하여, 상기 데이터 레이턴시 조절 회로의 출력 데이터를 캡처하는 캡처 회로를 더 포함하는 시스템.
  13. 클락 신호와 동작 조건 정보를 수신하는 단계; 및
    상기 클락 신호와 상기 동작 조건 정보에 기초하여, 론치(launch) 클락 신호와 캡처(capture) 클락 신호 사이의 셋업 시간과 홀드 시간 중에서 적어도 하나를 조절하는 단계를 포함하며,
    상기 동작 조건 정보는 시스템 온 칩(system on chip(SoC))의 공정 정보, 전압 정보, 또는 온도 정보 중에서 적어도 하나를 포함하는 SoC의 동작 방법.
  14. 동작 조건별로 론치 클락 신호와 캡처 클락 신호 사이의 클락 스큐를 서로 다르게 설정하는 단계; 및
    상기 론치 클락 신호에 따라 입력 데이터를 론치하고, 상기 캡처 클락 신호에 기초하여 론치된 데이터에 연관된 데이터를 캡처하는 단계를 포함하며,
    상기 동작 조건은 시스템 온 칩(system on chip(SoC))의 공정, 전압, 또는 온도 중에서 적어도 하나를 포함하는 SoC의 동작 방법.
  15. 제14항에 있어서,
    상기 동작 조건별로 상기 론치된 데이터의 레이턴시를 서로 다르게 조절하여 상기 연관된 데이터를 생성하는 단계를 더 포함하는 SoC의 동작 방법.
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