KR102432457B1 - 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치 - Google Patents

디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치 Download PDF

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Abstract

디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 ㅂㄴ도체 집적회로 장치가 개시된다. 본 발명의 클락 발생 회로는 제1 파형 신호에 기초하여 입력 클락 신호를 게이팅하여 제1 출력 신호를 발생하는 클락 게이팅 회로, 상기 입력 클락 신호 및 상기 제2 파형 신호를 수신하여 제2 출력 신호를 발생하는 플립 플롭, 및 상기 제1 출력 신호와 상기 제2 출력 신호를 논리합하여, 상기 입력 클락 신호의 N배의 주기를 가지는 출력 클락 신호를 발생하는 논리합 회로를 포함한다.

Description

디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치{Clock Generation Circuit having De-skew function and Semiconductor Integrated Circuit Device including the same}
본 발명의 개념에 따른 실시 예는 클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치(예컨대, 시스템-온-칩, 메모리 장치, 프로세서 등)에 관한 것으로, 보다 상세하게는 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치에 관한 것이다.
SoC(system-on-Chip), 프로세서(processor), 메모리 장치 등과 같은 반도체 집적회로는 클락 신호를 필요로 한다. 필요한 주파수의 클락 신호를 생성하기 위하여, 일반적으로 입력 클락 신호의 주파수를 분주하는 클락 분주기(clock divider)가 많이 사용된다.
한편 일반적인 클락 분주기에 의해 생성된 클락 신호에는 스큐(skew)가 존재한다. 즉, 일반적인 클락 분주기는 큰 클락 레이턴시(clock latency)를 가지며, 이로 인해 열악한 지터 특성(jitter characteristics)을 갖게 된다. 따라서, 클락 신호의 스큐를 제거(또는 감소)하여 지터 특성(jitter characteristics)을 개선하는 디스큐(de-skew) 회로가 클락 분주기와 함께 사용되기도 한다.
그러나, 클락 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)를 모두 디스큐하기 위한 회로는 많은 소자(예컨대, 다수의 플립 플롭 등)를 필요로 하며 복잡도(complexity)도 증가한다.
본 발명이 이루고자 하는 기술적인 과제는 클락 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge) 중 적어도 하나의 지터 특성을 개선하고 회로의 복잡도는 감소시키는 클락 발생 회로 및 이를 포함하는 반도체 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, 입력 클락 신호에 응답하여 제1 파형 신호를 수신하여 제1 출력 신호를 발생하는 클락 게이팅 회로; 상기 입력 클락 신호 및 상기 제2 파형 신호를 수신하여 제2 출력 신호를 발생하는 플립 플롭; 및 상기 제1 출력 신호와 상기 제2 출력 신호를 논리합하여, 상기 입력 클락 신호의 N배의 주기를 가지는 출력 클락 신호를 발생하는 논리합 회로를 포함하는 클락 발생 회로가 제공된다.
상기 클락 게이팅 회로는 상기 입력 클락 신호에 응답하여 상기 제1 파형 신호를 래치하는 래치; 및 상기 래치의 출력 신호와 상기 입력 클락 신호를 논리곱하는 논리곱 소자를 포함할 수 있다.
상기 클락 발생 회로는 상기 입력 클락 신호에 응답하여 상기 제1 및 제2 파형 신호를 생성하는 파형 생성기를 더 포함할 수 있다.
상기 파형 생성기는 상기 입력 클락 신호의 주파수를 상기N 배 분주하여 상기 입력 클락 신호의 상기 N배의 주기를 가지며, 서로 동일한 듀티비를 가지는 상기 제1 및 제2 파형 신호를 생성할 수 있다.
상기 N은 짝수이고, 상기 클락 발생 회로는 상기 출력 클락 신호의 라이징 에지와 폴링 에지 중 하나의 에지만 디스큐(de-skew)할 수 있다.
상기 파형 생성기는 상기 입력 클락 신호의 주파수를 상기N 배 분주(frequency-dividing)하여 상기 입력 클락 신호의 상기 N배의 주기를 가지며, 서로 다른 듀티비를 가지는 상기 제1 및 제2 파형 신호를 생성할 수 있다.
상기 N은 홀수이고, 상기 클락 발생 회로는 상기 출력 클락 신호의 라이징 에지와 폴링 에지 모두를 디스큐(de-skew)할 수 있다.
상기 제1 및 제2 파형 신호는 상기 제2 출력 신호의 반전 신호일 수 있다.
상기 플립 플롭은 상기 입력 클락 신호를 수신하는 클락 단자; 상기 제2 파형 신호를 수신하는 입력 단자; 상기 제2 출력 신호를 출력하는 정 출력 단자; 및 상기 제2 출력 신호의 반전 신호를 출력하는 부 출력 단자를 포함하며, 상기 부 출력 단자의 출력 신호가 상기 제1 및 제2 파형 신호로 제공될 수 있다.
상기 클락 발생 회로는 리셋 구간에서는 리셋 신호에 응답하여 상기 입력 클락 신호를 바이패스하여 상기 출력 클락 신호로 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, 입력 클락 신호의 N(실수)배 주기를 가지는 제1 및 제2 파형 신호를 생성하는 파형 생성기; 제1 파형 신호에 기초하여 상기 입력 클락 신호를 게이팅하여 제1 출력 신호를 발생하는 클락 게이팅 회로; 상기 입력 클락 신호 및 상기 제2 파형 신호를 수신하여 제2 출력 신호를 발생하는 플립 플롭; 및 상기 제1 출력 신호와 상기 제2 출력 신호를 논리합하여 출력하는 논리합 회로를 포함하는 클락 발생 회로가 제공된다.
상기 클락 게이팅 회로는 상기 입력 클락 신호에 응답하여 상기 제1 파형 신호를 래치하는 래치; 및 상기 래치의 출력 신호의 상기 입력 클락 신호를 논리곱하는 논리곱 소자를 포함할 수 있다.
상기 N은 짝수이고, 상기 제1 및 제2 파형 신호는 서로 동일한 듀티비를 가질 수 있다.
상기 N은 홀수이고, 상기 제1 및 제2 파형 신호는 서로 다른 듀티비를 가질 수 있다.
상기 파형 생성기는 상기 제2 출력 신호의 반전 신호를 상기 제1 및 제2 파형 신호로 제공할 수 있다.
상기 클락 발생 회로는 리셋 구간에서는 리셋 신호에 응답하여 상기 입력 클락 신호를 바이패스하여 상기 출력 클락 신호로 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, 입력 클락 신호를 수신하여 상기 입력 클락 신호의 N(실수) 배의 주기를 가지고, 라이징 에지 및 폴링 에지 중 적어도 하나의 에지의 스큐가 감소된 출력 클락 신호를 발생하는 클락 발생 회로; 및 상기 출력 클락 신호를 수신하여 동작하는 로직 회로를 포함하며, 상기 클락 발생 회로는 상기 입력 클락 신호에 응답하여 제1 파형 신호를 수신하여 제1 출력 신호를 발생하는 클락 게이팅 회로; 상기 입력 클락 신호에 응답하여 제2 파형 신호를 지연하여 제2 출력 신호로 출력하는 제1 플립 플롭; 및 상기 제1 출력 신호와 상기 제2 출력 신호를 논리합하여, 상기 출력 클락 신호를 발생하는 논리합 회로를 포함하는 반도체 집적회로 장치가 제공된다.
상기 클락 게이팅 회로는 상기 입력 클락 신호에 응답하여 상기 제1 파형 신호를 래치하는 래치; 및 상기 래치의 출력 신호의 상기 입력 클락 신호를 논리곱하는 논리곱 소자를 포함할 수 있다.
상기 클락 발생 회로는 클락 정지 요청 신호를 지연하여 클락 정지 응답 신호를 발생하는 제2 플립 플롭; 및 상기 클락 정지 요청 신호의 반전 신호와 상기 부 출력 단자의 신호를 논리곱하여 상기 제1 및 제2 파형 신호를 발생하는 논리 연산 소자를 더 포함할 수 있다.
본 발명의 실시예에 따른 클락 발생 회로에 의하면, 클락 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge) 중 적어도 하나의 스큐가 감소되어 클락 신호의 지터 특성이 개선된다. 또한, 본 발명의 실시예에 따른 클락 발생 회로는 상대적으로 적은 수의 소자를 필요로 하며 이에 따라 복잡도(complexity)도 감소한다.
도 1은 본 발명의 실시예에 따른 클락 발생 회로의 회로도이다.
도 2는 도 1에 도시된 클락 게이팅 회로의 일 실시예를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 클락 발생 회로의 회로도이다.
도 4는 도 3에 도시된 클락 발생 회로의 개략적인 신호 파형도이다.
도 5는 도 3에 도시된 클락 발생 회로의 신호 파형도의 다른 예를 도시한다.
도 6은 본 발명의 실시예에 따른 클락 발생 회로의 회로도이다.
도 7은 도 6에 도시된 클락 발생 회로의 개략적인 신호 파형도이다.
도 8은 도 6에 도시된 클락 발생 회로의 변형예를 나타내는 회로도이다. 도 9는 도 8에 도시된 클락 발생 회로의 개략적인 신호 파형도이다.
도 10은 본 발명의 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다.
도 11은 본 발명의 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다.
도 12는 본 발명의 실시예에 따른 시스템온칩(SOC)를 포함하는 전자 시스템의 실시 예를 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 클락 발생 회로(100A)의 회로도이다. 도 2는 도 1에 도시된 클락 게이팅 회로(110)의 일 실시예를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 클락 발생 회로(100A)는 클락 게이팅 회로(clock gating circuit, 110), 플립 플롭(flip-flop, 120) 및 논리합 회로(130)를 포함한다.
클락 게이팅 회로(110)는 입력 클락 신호(CLKIN) 및 제1 파형 신호(PH0)를 수신하여 제1 출력 신호(S1)를 발생한다. 예컨대, 클락 게이팅 회로(110)는 제1 파형 신호(PH0)에 기초하여 특정 구간 동안만 입력 클락 신호(CLKIN)를 제1 출력 신호(S1)로서 출력함으로써, 입력 클락 신호(CLKIN)를 게이팅하여 제1 출력 신호(S1)를 발생할 수 있다.
예를 들어, 클락 게이팅 회로(110)는 입력 클락 신호(CLKIN)의 제1 로직 레벨(예컨대, 로우 레벨) 동안에는 제1 파형 신호(PH0)를 래치하여 입력 클락 신호(CLKIN)와 논리곱하고, 제2 로직 레벨(예컨대, 하이 레벨) 동안에는 이전에 래치된 제1 파형 신호(PH0)와 입력 클락 신호(CLKIN)를 논리곱하여 제1 출력 신호(S1)로서 출력할 수 있다.
실시예에 따라, 클락 게이팅 회로(110)는 도 2에 도시된 바와 같이, 래치(Latch)(112) 및 논리곱 게이트(AND gate)(114)를 포함할 수 있다.
래치(112)는 입력 클락 신호(CLKIN)에 응답하여 제1 파형 신호(PH0)를 래치하여 래치 신호(LS)를 출력한다. 래치(112)의 클락 단자로는 입력 클락 신호(CLKIN)가 입력되고, 입력 단자(EN)로는 제1 파형 신호(PH0)가 입력된다.
예를 들어, 래치(112)는 입력 클락 신호(CLKIN)의 제1 로직 레벨(예컨대, 로우 레벨) 동안에는 제1 파형 신호(PH0)를 래치 신호(LS)로 전달하여 출력하고, 제2 로직 레벨(예컨대, 하이 레벨) 동안에는 제1 파형 신호(PH0)를 래치 신호(LS)로 전달하지 않고, 이전의 래치 신호(LS)를 유지할 수 있다. 즉, 래치(112)는 입력 클락 신호(CLKIN)의 특정 로직 레벨에서만 입력 단자(EN)로 입력되는 신호를 출력 단자(Q)로 전달할 수 있다.
논리곱 게이트(114)는 래치(112)로부터 출력되는 래치 신호(LS)와 입력 클락 신호(CLKIN)를 논리곱하여 출력한다.
이에 따라, 도 2에 도시된 클락 게이팅 회로(110)는, 입력 클락 신호(CLKIN)에 응답하여 제1 파형 신호(PH0)를 래치한 래치 신호(LS)에 기초하여 입력 클락 신호(CLKIN)를 게이팅할 수 있다.
실시예에 따라 클락 게이팅 회로(110)는 입력 클락 신호(CLKIN)를 버퍼링(buffering)하여 출력하는 버퍼(140)를 더 포함할 수 있다.
또한, 실시예에 따라, 클락 게이팅 회로(110)의 구성 소자가 변경되거나 추가될 수도 있다. 예컨대, 실시예에 따라, 래치(112) 대신 플립 플롭(미도시)이 사용될 수도 있다.
플립 플롭(120)은 입력 클락 신호(CLKIN) 및 제2 파형 신호(PH1)를 수신하여 제2 출력 신호(S2)를 발생한다. 실시예에 따라, 플립 플롭(120)은 D-Q 플립 플롭일 수 있으나, 이에 한정되는 것은 아니다.
제1 파형 신호(PH0) 및 제2 파형 신호(PH1)는 서로 동일한 신호일 수도 있고, 서로 다른 신호일 수도 있다.
논리합 회로(130)는 제1 출력 신호(S1)와 제2 출력 신호(S2)를 논리합하여, 상기 입력 클락 신호(CLKIN)의 N(1이상의 실수)배의 주기를 가지는 출력 클락 신호(CLKOUT)를 발생한다.
출력 클락 신호(CLKOUT)의 라이징 에지(rising edge)와 폴링 에지(falling edge) 중 하나의 에지(예컨대, 라이징 에지)는 스큐(skew)를 포함하지 않고 다른 하나의 에지(예컨대, 폴링 에지)는 스큐를 포함할 수 있다.
즉, 클락 발생 회로(100A)는 출력 클락 신호(CLKOUT)의 라이징 에지와 폴링 에지 중 하나의 에지의 스큐를 제거(혹은 감소)하는 싱글 에지(single-edge) 디스큐(de-skew) 기능을 가질 수 있다.
따라서, 클락 발생 회로(100A)는 입력 클락 신호(CLKIN)의 주파수를 N배 분주한 클락 신호의 라이징 에지와 폴링 에지 중 적어도 하나의 에지의 스큐를 제거하여 출력 클락 신호(CLKOUT)를 발생할 수 있다.
도 3은 본 발명의 실시예에 따른 클락 발생 회로의 회로도이다. 도 1 및 도 3을 참조하면, 본 발명의 실시예에 따른 클락 발생 회로(100B)는 도 1에 도시된 클락 발생 회로(100A)에 비하여 파형 생성기(150)를 더 포함한다.
파형 생성기(150)는 입력 클락 신호(CLKIN)에 응답하여 상기 제1 및 제2 파형 신호(PH0, PH1)를 생성한다. 실시예에 따라, 파형 생성기(150)는 입력 클락 신호(CLKIN)의 주파수를 N(실수) 배 분주(frequency-dividing)하여 입력 클락 신호(CLKIN)의 약 N배의 주기를 가지는 제1 및 제2 파형 신호(PH0, PH1)를 생성할 수 있다.
도 4는 도 3에 도시된 클락 발생 회로의 개략적인 신호 파형도이다. 도 3 및 도 4를 참조하여, 클락 발생 회로(100B)의 동작을 기술하면 다음과 같다.
도 4의 실시예에서는, N은 4이고, 제1 및 제2 파형 신호(PH0, PH1)는 서로 동일한 파형을 가지는 것으로 가정한다.
따라서, 도 4에 도시된 바와 같이, 제1 및 제2 파형 신호(PH0, PH1)의 각각의 주기는 입력 클락 신호(CLKIN)의 약 4배의 주기를 가진다.
제1 및 제2 파형 신호(PH0, PH1)의 각각의 에지에는 스큐가 포함되어 있다.
클락 게이팅 회로(110)는 제1 파형 신호(PH0)에 기초하여 입력 클락 신호(CLKIN)를 게이팅하여 제1 출력 신호(S1)를 발생한다.
클락 게이팅 회로(110)의 래치(112)는 입력 클락 신호(CLKIN)가 제1 로직 레벨(로우 레벨)인 동안에는 제1 파형 신호(PH0)를 래치 신호(LS)로 전달(pass)하여 출력하고, 입력 클락 신호(CLKIN)가 제2 로직 레벨(하이 레벨)인 동안에는 제1 파형 신호(PH0)를 래치 신호(LS)로 전달하지 않고 이전의 래치 신호(LS)를 유지한다. 따라서, 입력 클락 신호(CLKIN)가 제1 로직 레벨(로우 레벨)인 동안 래치(112)는 하이레벨의 입력 클락 신호(CLKIN)를 래치 신호(LS)로 출력하고, 제2 로직 레벨(하이 레벨)인 동안에는 이전에 래치된 하이레벨의 입력 클락 신호(CLKIN)를 유지할 수 있다.
클락 게이팅 회로(110)의 논리곱 소자(114)는 래치 신호(LS)와 입력 클락 신호(CLKIN)를 논리곱하여 제1 출력 신호(S1)를 출력한다
따라서, 논리곱 소자(114)는 입력 클락 신호(CLKIN)가 제1 로직 레벨(로우 레벨)인 동안에는 하이레벨의 래치 신호(LS)와 로우 레벨의 입력 클락 신호(CLKIN)를 논리곱하여 로우레벨의 제1 출력 신호(S1)를 출력할 수 있다. 그리고, 입력 클락 신호(CLKIN)가 제2 로직 레벨(하이 레벨)인 동안에는, 논리곱 소자(114)는 하이레벨의 래치 신호(LS)와 하이 레벨의 입력 클락 신호(CLKIN)를 논리곱하여 하이레벨의 제1 출력 신호(S1)를 출력할 수 있다.
이에 따라, 도 4에 도시된 바와 같이, 입력 클락 신호(CLKIN)의 2 주기 동안(예컨대, T1부터 T3 까지)은 입력 클락 신호(CLKIN)와 유사한 파형을 가지고, 입력 클락 신호(CLKIN)의 다음 2 주기 동안(예컨대, T3부터 T5 까지)은 로우 레벨로 유지되는 제1 출력 신호(S1)를 얻을 수 있다.
이 때, 제1 출력 신호(S1)는 제1 파형 신호(PH0)와 달리 스큐가 제거(감소)된 파형을 가진다.
플립 플롭(120)은 입력 클락 신호(CLKIN)에 응답하여 제2 파형 신호(PH1)를 수신하여 제2 출력 신호(S2)를 발생한다. 이에 따라, 플립 플롭(120)은 제2 파형 신호(PH1)를 입력 클락 신호(CLKIN)의 주기만큼 지연시켜 제2 출력 신호(S2)를 출력할 수 있다.
따라서, 도 4에 도시된 바와 같이, 제2 출력 신호(S2)는 제2 파형 신호(PH1)에 비하여 입력 클락 신호(CLKIN)의 주기만큼 지연되고, 제2 파형 신호(PH1)와 유사한 파형을 가질 수 있다.
논리합 회로(130)는 제1 및 제2 출력 신호(S1, S2)를 논리합하여 출력 클락 신호(CLKOUT)를 발생한다. 따라서, 출력 클락 신호(CLKOUT)는 제1 출력 신호(S1)의 라이징 에지에 응답하여 로우레벨에서 하이레벨로 변경되고, 제2 출력 신호(S2)의 폴링 에지에 응답하여 하이레벨에서 로우레벨로 변경될 수 있다.
이에 따라, 출력 클락 신호(CLKOUT)는 제1 파형 신호(PH0) 및 제2 파형 신호(PH1)와 유사한 파형을 가지며, 입력 클락 신호(CLKIN)의 주기에 비하여 4배의 주기를 가진다. 또한, 출력 클락 신호(CLKOUT)는 제1 파형 신호(PH0) 및 제2 파형 신호(PH1)에 비하여 라이징 에지의 스큐가 제거(또는 감소)된 파형을 가진다.
N이 짝수(even number)일 경우에, 클락 발생 회로(100B)는 도 4의 실시예와 유사하게, 입력 클락 신호(CLKIN)의 주기에 비하여 N배의 주기를 가지고 라이징 에지의 스큐가 제거(또는 감소)된 출력 클락 신호(CLKOUT)를 발생할 수 있다.
도 4의 실시예에서는, 라이징 에지의 스큐가 제거(또는 감소)된 출력 클락 신호(CLKOUT)가 발생되는 예가 도시되나, 실시예에 따라서는, 라이징 에지가 아닌 폴링 에지의 스큐가 제거(또는 감소)된 출력 클락 신호(CLKOUT)를 얻을 수도 있다. 예컨대, 클락 발생 회로(100B)에서 클락 게이팅 회로(110)가 클락 신호의 제2 로직 레벨(예컨대, 하이 레벨)에 응답하도록 변경함으로써, 폴링 에지의 스큐가 제거(또는 감소)된 출력 클락 신호(CLKOUT)를 얻을 수도 있다.
상술한 실시예에 의하면, 라이징 에지(rising edge)의 스큐가 제거(혹은 감소)된 출력 클락 신호(CLKOUT)를 얻을 수 있다. 이에 따라 출력 클락 신호(CLKOUT)의 지터 특성이 개선된다.
본 발명의 실시예에 따른 클락 발생 회로는 라이징 에지(rising edge)와 폴링 에지(falling edge)의 어느 하나의 스큐를 제거하는 회로로서, 상대적으로 적은 수의 소자를 필요로 하며 이에 따라 복잡도(complexity)도 감소한다. 물론 실시예에 따라서는 본 발명의 실시예에 따른 클락 발생 회로에 의해, 라이징 에지(rising edge)와 폴링 에지(falling edge) 모두의 스큐가 제거될 수도 있다.
도 5는 도 3에 도시된 클락 발생 회로의 신호 파형도의 다른 예를 도시한다.
도 3 및 도 5를 참조하여, 클락 발생 회로(100B)의 동작을 기술하면 다음과 같다.
도 5의 실시예에서는, N은 3이고, 제1 및 제2 파형 신호(PH0, PH1)는 서로 다른 파형을 가지는 것으로 가정한다.
파형 생성기(150)는 입력 클락 신호(CLKIN)의 2 주기 동안(예컨대, T0부터 T2 까지)에는 하이레벨을 출력하고, 입력 클락 신호(CLKIN)의 다음 한 주기 동안 T2부터 T3 까지)에는 로우레벨을 출력함으로써, 입력 클락 신호(CLKIN)의 주기의 3배의 주기를 가지는 제1 파형 신호(PH0)를 생성할 수 있다. 파형 생성기(150)는 또한, 입력 클락 신호(CLKIN)의 한 주기 동안(예컨대, T0부터 T1 까지)에는 하이레벨을 출력하고, 입력 클락 신호(CLKIN)의 다음 두 주기 동안(예컨대, T2부터 T3 까지)에는 로우레벨을 출력함으로써, 입력 클락 신호(CLKIN)의 주기의 3배의 주기를 가지는 제2 파형 신호(PH1)를 생성할 수 있다.
따라서, 도 5에 도시된 바와 같이, 제1 및 제2 파형 신호(PH0, PH1)는 입력 클락 신호(CLKIN)의 약 3배의 주기를 가지나, 서로 다른 듀티비(duty ratio)를 가진다.
제1 및 제2 파형 신호(PH0, PH1)의 각각의 에지에는 스큐가 포함되어 있다.
클락 게이팅 회로(110)는 제1 파형 신호(PH0)에 기초하여 입력 클락 신호(CLKIN) 를 게이팅하여 제1 출력 신호(S1)를 발생한다.
클락 게이팅 회로(110)의 래치(112)는 입력 클락 신호(CLKIN)가 제1 로직 레벨(로우 레벨)인 동안에는 제1 파형 신호(PH0)를 래치 신호(LS)로 전달(pass)하여 출력하고, 입력 클락 신호(CLKIN)가 제2 로직 레벨(하이 레벨)인 동안에는 제1 파형 신호(PH0)를 래치 신호(LS)로 전달하지 않고 이전의 래치 신호(LS)를 유지한다. 따라서, 입력 클락 신호(CLKIN)가 제1 로직 레벨(로우 레벨)인 동안 래치(112)는 하이레벨의 입력 클락 신호(CLKIN)를 래치 신호(LS)로 출력하고, 제2 로직 레벨(하이 레벨)인 동안에는 이전에 래치된 하이레벨의 입력 클락 신호(CLKIN)를 유지할 수 있다.
클락 게이팅 회로(110)의 논리곱 소자(114)는 래치 신호(LS)와 입력 클락 신호(CLKIN)를 논리곱하여 제1 출력 신호(S1)를 출력한다
따라서, 논리곱 소자(114)는 입력 클락 신호(CLKIN)가 제1 로직 레벨(로우 레벨)인 동안에는 하이레벨의 래치 신호(LS)와 로우 레벨의 입력 클락 신호(CLKIN)를 논리곱하여 로우레벨의 제1 출력 신호(S1)를 출력할 수 있다. 그리고, 입력 클락 신호(CLKIN)가 제2 로직 레벨(하이 레벨)인 동안에는 논리곱 소자(114)는 하이레벨의 래치 신호(LS)와 하이 레벨의 입력 클락 신호(CLKIN)를 논리곱하여 하이레벨의 제1 출력 신호(S1)를 출력할 수 있다.
이에 따라, 도 5에 도시된 바와 같이, 입력 클락 신호(CLKIN)의 2 주기 동안(예컨대, T1부터 T3 까지)은 입력 클락 신호(CLKIN)와 유사한 파형을 가지고, 입력 클락 신호(CLKIN)의 다음 1 주기 동안(예컨대, T3부터 T4 까지)은 로우 레벨로 유지되는 제1 출력 신호(S1)를 얻을 수 있다.
이 때, 제1 출력 신호(S1)는 제1 파형 신호(PH0)와 달리 스큐가 제거(감소)된 파형을 가진다.
플립 플롭(120)은 입력 클락 신호(CLKIN)에 응답하여 제2 파형 신호(PH1)를 수신하여 제2 출력 신호(S2)를 발생한다. 이에 따라, 플립 플롭(120)은 제2 파형 신호(PH1)를 입력 클락 신호(CLKIN)의 주기만큼 지연시켜 제2 출력 신호(S2)를 출력할 수 있다.
따라서, 도 5에 도시된 바와 같이, 제2 출력 신호(S2)는 제2 파형 신호(PH1)에 비하여 입력 클락 신호(CLKIN)의 주기만큼 지연되고, 제2 파형 신호(PH1)와 유사한 파형을 가질 수 있다.
논리합 회로(130)는 제1 및 제2 출력 신호(S1, S2)를 논리합하여 출력 클락 신호(CLKOUT)를 발생한다. 따라서, 출력 클락 신호(CLKOUT)는 제1 출력 신호(S1)의 라이징 에지에 응답하여 로우레벨에서 하이레벨로 변경되고, 제1 출력 신호(S1)의 폴링 에지에 응답하여 하이레벨에서 로우레벨로 변경될 수 있다.
이에 따라, 출력 클락 신호(CLKOUT)는 입력 클락 신호(CLKIN)의 주기에 비하여 3배의 주기를 가진다. 또한, 출력 클락 신호(CLKOUT)는 라이징 에지 및 폴링 에지의 스큐가 모두 제거(또는 감소)된 파형을 가진다.
N이 홀수(odd number)일 경우에, 클락 발생 회로(100B)는 도 5의 실시예와 유사하게, 입력 클락 신호(CLKIN)의 주기에 비하여 N배의 주기를 가지고 라이징 에지 및 폴링 에지의 스큐가 제거(또는 감소)된 출력 클락 신호(CLKOUT)를 발생할 수 있다.
도 6은 본 발명의 실시예에 따른 클락 발생 회로의 회로도이다. 도 6을 참조하면, 본 발명의 실시예에 따른 클락 발생 회로(100C)는 도 1에 도시된 클락 발생 회로(100A)와 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.
도 6을 참조하면, 플립 플롭(120)의 정 출력 신호(Q)는 제2 출력 신호(S2)로 제공되고, 플립 플롭(120)의 부 출력 신호(/Q)는 제1 및 제2 파형 신호(PH0 및 PH1)로 제공된다. 즉, 도 6의 실시예에서는 별도의 파형 생성기 없이, 플립 플롭(120)의 부 출력 신호(/Q)를 제1 및 제2 파형 신호(PH0 및 PH1)로 사용한다.
도 6에 도시된 따른 클락 발생 회로(100C)는 입력 클락 신호(CLKIN)를 2배로 분주하고, 스큐를 제거하여 출력 클락 신호(CLKOUT)를 발생한다.
본 발명의 실시예에 따른 클락 발생 회로(100C)는 최소한의 플립플롭을 사용한다. 또한, 클락 발생 회로(100BC)는 플립 플롭(120)의 부 출력 신호(/Q)를 제1 및 제2 파형 신호(PH0 및 PH1)로 사용하므로 도 3의 클락 발생 회로(100B)에 도시된 바와 같은 별도의 파형 생성기를 구비할 필요가 없다.
도 7은 도 6에 도시된 클락 발생 회로의 개략적인 신호 파형도이다. 도 6 및 도 7을 참조하여, 클락 발생 회로(100C)의 동작을 기술하면 다음과 같다.
리셋 신호(RESET)가 로우레벨인 리셋 구간(예컨대, 리셋 신호가 하이레벨로 변경된 T2까지)에서는 클락 발생 회로(100C)는 입력 클락 신호(CLKIN)을 바이패스하여 출력 클락 신호(CLKOUT)로 출력한다. 따라서, 리셋 구간(T2까지)에서는 출력 클락 신호(CLKOUT)는 입력 클락 신호(CLKIN)와 동일하다.
예컨대, 리셋 구간동안 플립 플롭(120)은 로우레벨의 정 출력 신호(Q)를 출력하고 하이레벨의 부 출력 신호(/Q)를 출력한다. 이에 따라, 제1 및 제2 파형 신호(PH0 및 PH1)는 하이레벨을 갖게 된다. 따라서, 클락 게이팅 회로(110)는 리셋 구간(예컨대, T2까지)에서는 입력 클락 신호(CLKIN)와 동일한 파형의 제1 출력 신호(S1)를 출력한다. 플립 플롭(120)의 정 출력 신호(Q)인 제2 출력 신호(S2)는 로우레벨이다.
이에 따라, 리셋 구간(예컨대, T2까지)에서는 출력 클락 신호(CLKOUT)는 입력 클락 신호(CLKIN)와 실질적으로 동일한 파형을 갖게 된다.
리셋 신호(RESET)가 하이레벨로 해제(release)되면, 플립플롭(120)은 입력 클락 신호(CLKIN)에 응답하여 D 입력 신호(부 출력 신호(/Q)와 동일함)를 정 출력 신호(Q)로 출력한다. 따라서, 정 출력 신호(Q), 즉 제2 출력 신호(S2)는 도 7에 도시된 바와 같이 입력 클락 신호(CLKIN) 주기마다 레벨이 바뀌므로, 입력 클락 신호(CLKIN)의 2배의 주기를 가진다.
제1 및 제2 파형 신호(PH0 및 PH1)는 부 출력 신호(/Q)이므로, 정 출력 신호(Q)와 약 180도 위상차를 가진다.
따라서, 도 7에 도시된 바와 같이, 제1 및 제2 파형 신호(PH0, PH1)는 역시 입력 클락 신호(CLKIN)의 약 2배의 주기를 가지는 신호이며, 스큐가 포함될 신호일 수 있다.
클락 게이팅 회로(110)는 입력 클락 신호(CLKIN)에 응답하여 제1 파형 신호(PH0)를 게이팅하여 제1 출력 신호(S1)를 발생한다. 클락 게이팅 회로(110)의 구성 및 동작은 도 1 및 도 2에서 상술한 바와 같으므로, 설명의 중복을 피하기 위하여 생략한다.
제1 출력 신호(S1)는 도 7에 도시된 바와 같이, 입력 클락 신호(CLKIN)의 1 주기 동안(예컨대, T2부터 T3까지, 및 T4부터 T5까지)은 입력 클락 신호(CLKIN)와 유사한 파형을 가지고, 입력 클락 신호(CLKIN)의 다음 1 주기 동안(예컨대, T3부터 T4 까지, 및 T5 부터 T6까지 )은 로우 레벨로 유지되는 제1 출력 신호(S1)를 얻을 수 있다.
이 때, 제1 출력 신호(S1)는 제1 파형 신호(PH0)와 달리 스큐가 제거(감소)된 파형을 가진다.
논리합 회로(130)는 제1 및 제2 출력 신호(S1, S2)를 논리합하여 출력 클락 신호(CLKOUT)를 발생한다. 따라서, 출력 클락 신호(CLKOUT)는 제1 출력 신호(S1)의 라이징 에지에 응답하여 로우레벨에서 하이레벨로 변경되고, 제2 출력 신호(S2)의 폴링 에지에 응답하여 하이레벨에서 로우레벨로 변경될 수 있다.
이에 따라, 출력 클락 신호(CLKOUT)는 입력 클락 신호(CLKIN)의 주기에 비하여 2배의 주기를 가진다. 또한, 출력 클락 신호(CLKOUT)의 라이징 에지의 스큐는 제거(또는 감소)되고 폴링 에지의 스큐는 제거(또는 감소)되지 않을 수 있다.
도 8은 도 6에 도시된 클락 발생 회로의 변형예를 나타내는 회로도이다. 도 9는 도 8에 도시된 클락 발생 회로의 개략적인 신호 파형도이다. 도 8 및 도 9를 참조하여, 클락 발생 회로(100D)의 동작을 기술하면 다음과 같다.
도 8에 도시된 클락 발생 회로(100D)는 도 6에 도시된 클락 발생 회로(100C)에 클락 정지 기능(clock stop feature)을 추가한 회로이다. 이에 따라, 도 8의 클락 발생 회로(100D)는 도 6의 클락 발생 회로(100C)와 유사하므로, 설명의 중복을 피하기 위하여 차이점 위주로 기술한다.
도 8의 클락 발생 회로(100D)는 도 6의 클락 발생 회로(100C)에 비하여 플립 플롭(211), 인터버(213) 및 논리곱 소자(215)를 더 포함한다.
플립 플롭(211)은 클락 정지 요청 신호(CLKSTOP_REQ)를 수신하여 클락 정지 응답 신호(CLKSTOP_ACK)를 출력한다. 즉, 플립 플롭(211)은 클락 정지 요청 신호(CLKSTOP_REQ)을 한 클락 사이클만큼 지연하여 클락 정지 응답 신호(CLKSTOP_ACK)를 출력한다.
클락 정지 요청 신호(CLKSTOP_REQ)는 클락 발생 회로(100D)의 외부의 프로세서(미도시)나 호스트로부터 수신될 수 있고, 클락 정지 응답 신호((CLKSTOP_REQ)는 클락 정지 요청 신호(CLKSTOP_REQ)에 대한 응답으로서, 프로세서(미도시)나 호스트로 전송될 수 있다.
인버터(213)는 클락 정지 요청 신호(CLKSTOP_REQ)를 반전하여 출력한다. 논리곱 소자(215)는 인버터(213)의 출력 신호와 플립 플롭(120)의 부 출력 신호(/Q)를 논리곱하여 제1 및 제2 파형 신호(PH0 및 PH1)로 출력한다.
즉, 논리곱 소자(215)는 상기 클락 정지 요청 신호(CLKSTOP_REQ)에 기초하여 선택적으로, 제1 및 제2 파형 신호(PH0 및 PH1)를 발생하는 논리 연산 소자이다.
이에 따라, 도 9에 도시된 바와 같이, 클락 정지 요청 신호(CLKSTOP_REQ)가 하이레벨이 되면 제1 및 제2 파형 신호(PH0 및 PH1)는 로우 레벨이 되어, 출력 클락 신호(CLKOUT)가 생성되지 않는다. 예컨대, 클락 정지 요청 신호(CLKSTOP_REQ)가 하이레벨이 되면, 인버터(215)의 출력 신호는 플립 플롭(120)의 부 출력 신호(/Q)에 상관 없이, 제1 및 제2 파형 신호(PH0 및 PH1)는 로우레벨이 된다. 이에 따라, 제1 및 제2 출력 신호(S1, S2) 역시 로우레벨이 된다. 따라서, 출력 클락 신호(CLKOUT)가 생성되지 않는다.
반면, 클락 정지 요청 신호(CLKSTOP_REQ)가 다시 로우레벨이 되면, 인버터(215)의 출력 신호는 플립 플롭(120)의 부 출력 신호(/Q)를 제1 및 제2 출력 신호(S1, S2)로 출력한다. 즉, 플립 플롭(120)의 부 출력 신호(/Q)는 제1 및 제2 파형 신호(PH0 및 PH1)로 제공된다. 따라서, 출력 클락 신호(CLKOUT)가 생성된다.
도 10은 본 발명의 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다. 도 1 내지 도 10을 참조하면, 반도체 집적회로 장치(1A)는 본 발명의 실시예에 따른 클락 발생 회로(100) 및 로직 회로(30)를 포함한다.
클락 발생 회로(100)는 도 1, 도 3, 도 6 또는 도 8에 도시된 클락 발생 회로(100A, 100B, 100C, 또는 100D)일 수 있다. 클락 발생 회로(100)는 입력 클락 신호(CLKIN)을 입력 받아 출력 클락 신호(CLKOUT)를 발생할 수 있다.
로직 회로(30)는 클락 발생 회로(100)로부터 출력 클락 신호(CLKOUT)를 수신하고, 출력 클락 신호(CLKOUT)에 기초하여 동작할 수 있다.
도 11은 본 발명의 실시 예에 따른 클락 발생 회로를 포함하는 반도체 집적회로 장치의 개략적인 구성 블록도를 나타낸다.
도 11을 참조하면, 반도체 집적회로 장치(1B)은 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다.
반도체 집적회로 장치(1B)은 SoC(300), 메모리 장치(390) 및 디스플레이 장치(395)를 포함한다. SoC(300)는 중앙처리장치(Central Processing Unit; CPU, 310), ROM(Read Only Memory, 320), RAM(Random Access Memory, 330), 그래픽 프로세싱 유닛(Graphics Processing Unit; GPU, 340), 클락 발생 회로(100), 디스플레이 컨트롤러(Display Controller, 350), 메모리 인터페이스(Memory Interface, 370), 및 버스(180)를 포함한다. SoC(300)는 또한 전원관리부(Power Management IC; PMIC, 360)를 더 포함할 수 있다. SoC(300)는 도시된 구성요소 외에도 다른 구성요소를 더 포함할 수 있다.
도 11의 실시예에서는, PMIC(360)는 SoC(300) 내에 구현되나, 다른 실시예에서는 PMIC(360)가 SoC(300) 외부에 구현될 수 있다.
프로세서(processor)라고도 불릴 수 있는 CPU(310)는 메모리 장치(390)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행할 수 있다. 예컨대, CPU(310)는 클락 신호 발생기(미 도시)로부터 출력된 클락 신호에 응답하여 상기 프로그램들 및/또는 상기 데이터를 처리 또는 실행할 수 있다.
CPU(310)는 실시예에 따라 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 상기 멀티-코어 프로세서는 두 개 또는 그 이상의 독립적인 실질적인 프로세서들('코어들(cores)'이라고 불림)을 갖는 하나의 컴퓨팅 컴포넌트(computing component)이고, 상기 프로세서들 각각은 프로그램 명령들(program instructions)을 읽고 실행할 수 있다. 상기 멀티-코어 프로세서는 다수의 가속기를 동시에 구동할 수 있으므로, 상기 멀티-코어 프로세서를 포함하는 데이터 처리 시스템은 멀티-가속(multi-acceleration)을 수행할 수 있다.
ROM(320), RAM(330), 및 메모리 장치(390)에 저장된 프로그램들 및/또는 데이터는 필요에 따라 CPU(310)의 메모리에 로드(load)될 수 있다.
ROM(320)은 영구적인 프로그램들 및/또는 데이터를 저장할 수 있다. ROM(320)은 EPROM(erasable programmable read-only memory) 또는 EEPROM(electrically erasable programmable read-only memory)으로 구현될 수 있다.
RAM(330)은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. 예컨대, 메모리(390)에 저장된 프로그램들 및/또는 데이터는 CPU(310)의 제어 또는 ROM(320)에 저장된 부팅 코드(booting code)에 따라 RAM(330)에 일시적으로 저장될 수 있다. RAM(330)은 실시예에 따라 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있다.
GPU(340)는 메모리 컨트롤러(370)가 메모리 장치(390)로부터 리드(read)한 데이터를 디스플레이에 적합한 신호로 처리한다.
클락 발생 회로(100)는 도 1, 도 3, 도 6 또는 도 8에 도시된 클락 발생 회로(100A, 100B, 100C, 또는 100D)일 수 있다. 클락 발생 회로(100)는 SoC(300) 내의 다른 모듈들, 즉 CPU(310), ROM(320), RAM(330), GPU(340), 디스플레이 컨트롤러(350), 메모리 인터페이스(370) 등으로 클락 신호를 제공할 수 있다.
메모리 인터페이스(370)는 메모리 장치(390)와 인터페이스하기 위한 블록이다. 메모리 인터페이스(370)는 메모리 장치(390)의 동작을 전반적으로 제어하며, 또한 호스트와 메모리 장치(390)간의 제반 데이터 교환을 제어한다. 예컨대, 메모리 인터페이스(370)는 호스트의 요청에 따라 메모리 장치(390)에 데이터를 쓰거나 메모리 장치(390)로부터 데이터를 독출한다.
여기서, 호스트는 CPU(310), GPU(340), 디스플레이 컨트롤러(350)와 같은 프로세싱 유닛일 수 있다.
메모리 장치(390)는 데이터를 저장하기 위한 저장 장소로서, OS(Operating System), 각종 프로그램들, 및 각종 데이터를 저장할 수 있다. 메모리 장치(390)는 DRAM일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 메모리 장치(390)는 비휘발성 메모리 장치(플래시 메모리, Phase-change RAM; PRAM, Magnetoresistive RAM; MRAM, Resistive RAM; ReRAM, 또는 Ferroelectric RAM; FeRAM 장치)일 수도 있다. 본 발명의 다른 실시예에서는 메모리 장치(390)는 SoC(300) 내부에 구비되는 내장 메모리일 수 있다.
각 구성 요소(310, 320, 330, 340, 350, 360 및 100)는 버스(380)를 통하여 서로 통신할 수 있다.
디스플레이 디바이스(395)는 디스플레이 컨트롤러(350)로부터 출력된 출력 영상 신호를 디스플레이할 수 있다. 디스플레이 디바이스(395)는 LCD(liquid crystal display), LED(light emitting diode), OLED(Organic LED), 또는 AMOLED(active-matrix OLED) 디바이스로 구현될 수 있다.
디스플레이 컨트롤러(350)는 디스플레이 디바이스(395)의 동작을 제어한다.
도 12는 본 발명의 실시예에 따른 SoC를 포함하는 전자 시스템의 실시 예를 나타내는 블록도이다. 이를 참조하면, 전자 시스템(400)은 PC(personal computer) 또는 데이터 서버, 랩탑(laptop) 컴퓨터 또는 휴대용 장치로 구현될 수 있다. 휴대용 장치는 이동 전화기, 스마트 폰(smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 시스템(400)은 SoC(300), 파워 소스(410), 저장 장치(420), 메모리(430), 입출력 포트들(440), 확장 카드(450), 네트워크 장치(460), 및 디스플레이(470)를 포함한다. 실시 예에 따라. 전자 시스템(200, 300, 400)은 카메라 모듈(480)을 더 포함할 수 있다.
SoC(300)는 도 11에 도시된 SoC(300)를 의미한다. SoC(300)는 구성 요소들(elements; 410~480) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(410)는 구성 요소들(300 및 420~480) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
저장 장치(420)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(430)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있으며, 도 11의 메모리 장치(390)에 해당할 수 있다. 실시 예에 따라, 메모리(430)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 프로세서(100)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 프로세서(100)와 메모리(430) 사이에 구현될 수 있다.
입출력 포트들(440)은 전자 시스템(200, 300, 400)으로 데이터를 전송하거나 또는 전자 시스템(200, 300, 400)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트들(440)은 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(450)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(450)는 SIM(Subscriber Identification Module) 카드 또는 USIM(Universal Subscriber Identity Module) 카드일 수 있다.
네트워크 장치(460)는 전자 시스템(200, 300, 400)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이(470)는 저장 장치(420), 메모리(430), 입출력 포트들(440), 확장 카드(450), 또는 네트워크 장치(460)로부터 출력된 데이터를 디스플레이할 수 있다.
카메라 모듈(480)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(480)로부터 출력된 전기적인 이미지는 저장 장치(420), 메모리(430), 또는 확장 카드(450)에 저장될 수 있다. 또한, 카메라 모듈 (480)로부터 출력된 전기적인 이미지는 디스플레이(420)를 통하여 디스플레이될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1A, 1B; 반도체 집적회로 장치
100, 100A, 100B, 100C, 100D; 클락 발생 회로
110; 클락 게이팅 회로
120, 211; 플립 플롭
130; 논리합 회로
140; 버퍼
150; 파형 생성기
213; 인버터215; 논리곱 소자

Claims (20)

  1. 입력 클락 신호에 응답하여 제1 파형 신호를 수신하여 제1 출력 신호를 발생하는 클락 게이팅 회로;
    상기 입력 클락 신호 및 제2 파형 신호를 수신하여 제2 출력 신호를 발생하는 플립 플롭; 및
    상기 제1 출력 신호와 상기 제2 출력 신호를 논리합하여, 상기 입력 클락 신호의 N배의 주기를 가지는 출력 클락 신호를 발생하는 논리합 회로를 포함하되,
    상기 제1 및 제2 파형 신호는 상기 제2 출력 신호의 반전 신호인 클락 발생 회로.
  2. 제1항에 있어서, 상기 클락 게이팅 회로는
    상기 입력 클락 신호에 응답하여 상기 제1 파형 신호를 래치하는 래치; 및
    상기 래치의 출력 신호와 상기 입력 클락 신호를 논리곱하는 논리곱 소자를 포함하는 클락 발생 회로.
  3. 제1항에 있어서, 상기 클락 발생 회로는
    상기 입력 클락 신호에 응답하여 상기 제1 및 제2 파형 신호를 생성하는 파형 생성기를 더 포함하는 클락 발생 회로.
  4. 제3항에 있어서, 상기 파형 생성기는
    상기 입력 클락 신호의 주파수를 상기N 배 분주(frequency-dividing)하여 상기 입력 클락 신호의 상기 N배의 주기를 가지며, 서로 동일한 듀티비를 가지는 상기 제1 및 제2 파형 신호를 생성하는 클락 발생 회로.
  5. 제4항에 있어서,
    상기 N은 짝수이고,
    상기 클락 발생 회로는 상기 출력 클락 신호의 라이징 에지와 폴링 에지 중 하나의 에지만 디스큐(de-skew)하는 클락 발생 회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 플립 플롭은
    상기 입력 클락 신호를 수신하는 클락 단자;
    상기 제2 파형 신호를 수신하는 입력 단자;
    상기 제2 출력 신호를 출력하는 정 출력 단자; 및
    상기 제2 출력 신호의 반전 신호를 출력하는 부 출력 단자를 포함하며,
    상기 부 출력 단자의 출력 신호가 상기 제1 및 제2 파형 신호로 제공되는 클락 발생 회로.
  10. 제1항에 있어서, 상기 클락 발생 회로는
    리셋 구간에서는 리셋 신호에 응답하여 상기 입력 클락 신호를 바이패스하여 상기 출력 클락 신호로 출력하는 클락 발생 회로.
  11. 제1항에 있어서, 상기 플립 플롭은 제1 플립 플롭이고,
    상기 클락 발생 회로는
    클락 정지 요청 신호를 지연하여 클락 정지 응답 신호를 발생하는 제2 플립 플롭; 및
    상기 클락 정지 요청 신호에 기초하여 상기 제1 및 제2 파형 신호를 발생하는 논리 연산 소자를 더 포함하는 클락 발생 회로.
  12. 입력 클락 신호를 수신하여 상기 입력 클락 신호의 N(실수) 배의 주기를 가지고, 라이징 에지 및 폴링 에지 중 적어도 하나의 에지의 스큐가 감소된 출력 클락 신호를 발생하는 클락 발생 회로; 및
    상기 출력 클락 신호를 수신하여 동작하는 로직 회로를 포함하며,
    상기 클락 발생 회로는
    상기 입력 클락 신호에 응답하여 제1 파형 신호를 수신하여 제1 출력 신호를 발생하는 클락 게이팅 회로;
    상기 입력 클락 신호에 응답하여 제2 파형 신호를 지연하여 제2 출력 신호로 출력하는 제1 플립 플롭; 및
    상기 제1 출력 신호와 상기 제2 출력 신호를 논리합하여, 상기 출력 클락 신호를 발생하는 논리합 회로를 포함하되,
    상기 제1 및 제2 파형 신호는 상기 제2 출력 신호의 반전 신호인 반도체 집적회로 장치.
  13. 제12항에 있어서, 상기 클락 게이팅 회로는
    상기 입력 클락 신호에 응답하여 상기 제1 파형 신호를 래치하는 래치; 및
    상기 래치의 출력 신호와 상기 입력 클락 신호를 논리곱하는 논리곱 소자를 포함하는 반도체 집적회로 장치.
  14. 제12항에 있어서, 상기 클락 발생 회로는
    상기 입력 클락 신호에 응답하여 상기 제1 및 제2 파형 신호를 생성하는 파형 생성기를 더 포함하는 반도체 집적회로 장치.
  15. 제14항에 있어서, 상기 파형 생성기는
    상기 입력 클락 신호의 주파수를 상기N 배 분주(frequency-dividing)하여 상기 입력 클락 신호의 상기 N배의 주기를 가지며, 서로 동일한 듀티비를 가지는 상기 제1 및 제2 파형 신호를 생성하는 반도체 집적회로 장치.
  16. 제15항에 있어서,
    상기 N은 짝수이고,
    상기 출력 클락 신호는 라이징 에지와 폴링 에지 중 하나의 에지만 디스큐(de-skew)되는 반도체 집적회로 장치.
  17. 삭제
  18. 삭제
  19. 입력 클락 신호의 N(실수)배 주기를 가지는 제1 및 제2 파형 신호를 생성하는 파형 생성기;
    제1 파형 신호에 기초하여 상기 입력 클락 신호를 게이팅하여 제1 출력 신호를 발생하는 클락 게이팅 회로;
    상기 입력 클락 신호 및 상기 제2 파형 신호를 수신하여 제2 출력 신호를 발생하는 플립 플롭; 및
    상기 제1 출력 신호와 상기 제2 출력 신호를 논리합하여 출력하는 논리합 회로를 포함하되,
    상기 제1 및 제2 파형 신호는 상기 제2 출력 신호의 반전 신호인 클락 발생 회로.
  20. 제19항에 있어서, 상기 N은 짝수이고,
    상기 제1 및 제2 파형 신호는 서로 동일한 듀티비를 가지는 클락 발생 회로.
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