TWI717402B - 時脈產生電路以及半導體積體電路裝置 - Google Patents

時脈產生電路以及半導體積體電路裝置 Download PDF

Info

Publication number
TWI717402B
TWI717402B TW105133474A TW105133474A TWI717402B TW I717402 B TWI717402 B TW I717402B TW 105133474 A TW105133474 A TW 105133474A TW 105133474 A TW105133474 A TW 105133474A TW I717402 B TWI717402 B TW I717402B
Authority
TW
Taiwan
Prior art keywords
signal
clock
waveform
output
clock signal
Prior art date
Application number
TW105133474A
Other languages
English (en)
Other versions
TW201720058A (zh
Inventor
宋陳煜
朴琫一
李宰坤
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201720058A publication Critical patent/TW201720058A/zh
Application granted granted Critical
Publication of TWI717402B publication Critical patent/TWI717402B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels

Abstract

本發明提供一種具抗扭斜功能的時脈產生電路以及包含 該電路的半導體積體電路裝置。所述時脈產生電路包括：時脈閘控電路，用以基於第一波形訊號而對輸入時脈訊號進行閘控以產生第一輸出訊號；正反器，用以接收所述輸入時脈訊號及第二波形訊號，並產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算以產生輸出時脈訊號，所述輸出時脈訊號所具有的週期為所述輸入時脈訊號的週期的N倍。

Description

時脈產生電路以及半導體積體電路裝置 [相關申請案的交叉參考]
本申請案主張於2015年10月21日提出申請的韓國專利申請案第10-2015-0146933號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念的某些實施例是有關於具抗扭斜功能(deskew function)的時脈產生電路。本發明概念的其他實施例是有關於例如系統晶片(system-on-chip，SoC)、記憶體裝置、或處理器等包含具抗扭斜功能的時脈產生電路的半導體積體電路(integrated circuit，IC)裝置。
例如系統晶片、處理器、或記憶體裝置等半導體積體電路常常需要一或多個時脈訊號。時脈分頻器(clock divider)可用以對輸入時脈訊號的頻率進行分頻以產生具有所需頻率的時脈訊號。
遺憾的是，時脈訊號的頻率分頻可引入扭斜(skew)。扭斜可被理解為所期望的時脈訊號到達時間(例如，時脈轉變、上 升時脈緣、下降時脈緣等)與實際時脈訊號到達時間之間的差。時脈分頻器常常以大的潛時週期及不良顫動特性來表徵。因此，常常需要抗扭斜電路來藉由消除或減小時脈訊號扭斜來改善顫動特性。因此，通常與時脈分頻器一起提供抗扭斜電路。遺憾的是，為對時脈訊號的上升緣及下降緣二者進行抗扭斜所必需的電路系統目前需要大量的構成元件(例如，正反器)，且所述電路系統的設計及操作極其複雜。
根據本發明概念的某些實施例，提供一種時脈產生電路，所述時脈產生電路包括：時脈閘控電路，用以因應於輸入時脈訊號而接收第一波形訊號，並產生第一輸出訊號；正反器，用以接收所述輸入時脈訊號及第二波形訊號，並產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算以產生輸出時脈訊號，所述輸出時脈訊號所具有的週期為所述輸入時脈訊號的週期的N倍，其中‘N’是正實數。
根據本發明概念的某些實施例，提供一種半導體積體電路裝置，所述半導體積體電路裝置包括：時脈產生電路，用以接收輸入時脈訊號並產生輸出時脈訊號，所述輸出時脈訊號所具有的週期為所述輸入時脈訊號的週期的N倍且所述輸出時脈訊號的上升緣及下降緣中的至少一者的扭斜得到減小，其中N是正實數；以及邏輯電路，用以接收所述輸出時脈訊號，其中所述時脈產生電路包括：時脈閘控電路，用以因應於所述輸入時脈訊號而 接收第一波形訊號，並產生第一輸出訊號；第一正反器，用以因應於所述輸入時脈訊號而對第二波形訊號進行延遲以產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算，以產生所述輸出時脈訊號。
根據本發明概念的某些實施例，提供一種時脈產生電路，所述時脈產生電路包括：波形產生器，用以產生第一波形訊號及第二波形訊號，所述第一波形訊號及所述第二波形訊號所具有的週期為輸入時脈訊號的週期的N倍，其中N是正實數；時脈閘控電路，用以基於所述第一波形訊號而對所述輸入時脈訊號進行閘控以產生第一輸出訊號；正反器，用以接收所述輸入時脈訊號及所述第二波形訊號且用以產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算以產生輸出時脈訊號。
根據本發明概念的某些實施例，提供一種時脈產生電路，所述時脈產生電路包括：波形產生器，用以自輸入時脈訊號產生第一波形訊號及第二波形訊號；緩衝器，用以接收所述輸入時脈訊號並產生經緩衝輸入時脈訊號；時脈閘控電路，用以接收所述第一波形訊號，因應於所述經緩衝輸入時脈訊號而對所述第一波形訊號進行閘控，並產生第一輸出訊號；正反器，用以接收所述經緩衝輸入時脈訊號及所述第二波形訊號，並產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算以產生輸出時脈訊號。
1A、1B:半導體積體電路裝置
30:邏輯電路
100:時脈產生電路/元件
100A、100B、100C、100D:時脈產生電路
110:時脈閘控電路
112:鎖存器
114:及閘
120、211:正反器
130:或電路
140:緩衝器
150:波形產生器
213:反相器
215:及元件
300:系統晶片/元件
310:中央處理單元/元件
320:唯讀記憶體/元件
330:隨機存取記憶體/元件
340:圖形處理單元/元件
350:顯示控制器/元件
360:電源管理單元/元件
370:記憶體介面
380:匯流排
390:記憶體裝置
395:顯示裝置
400:電子系統
410:電源/元件
420:儲存裝置/元件
430:記憶體
440:輸入/輸出埠
450:擴展卡
460:網路裝置
470:顯示器
480:照相機模組/元件
CLKIN:輸入時脈訊號
CLKOUT:輸出時脈訊號
CLKSTOP_ACK:時脈停止因應訊號
CLKSTOP_REQ:時脈停止請求訊號
EN:輸入端子
LS:鎖存訊號
PH0:第一波形訊號
PH1:第二波形訊號
Q:輸出端子/正輸出訊號
Figure 105133474-A0305-02-0027-12
:負輸出訊號
RESET:重設訊號
S1:第一輸出訊號
S2:第二輸出訊號
T0~T20:時間
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的以上及其他特徵及優點將變得更加顯而易見，在附圖中：圖1是根據本發明概念某些實施例的時脈產生電路的電路圖。
圖2是根據本發明概念某些實施例的圖1中所示時脈閘控電路的電路圖。
圖3是根據本發明概念其他實施例的時脈產生電路的電路圖。
圖4是根據本發明概念某些實施例的圖3中所示時脈產生電路中的訊號的波形時序圖。
圖5是根據本發明概念其他實施例的圖3中所示時脈產生電路中的訊號的波形時序圖。
圖6是根據本發明概念又一些實施例的時脈產生電路的電路圖。
圖7是根據本發明概念某些實施例的圖6中所示時脈產生電路中的訊號的波形時序圖。
圖8是圖6中所示時脈產生電路的修改形式的電路圖。
圖9是根據本發明概念某些實施例的圖8中所示時脈產生電路中的訊號的波形時序圖。
圖10是根據本發明概念某些實施例的包含時脈產生電路的 半導體積體電路(IC)裝置的方塊圖。
圖11是根據本發明概念其他實施例的包含時脈產生電路的半導體積體電路裝置的方塊圖。
圖12是根據本發明概念某些實施例的包括系統晶片的電子系統400的方塊圖。
現將參照附圖更詳細地闡述本發明概念。然而，本發明概念可實施為諸多不同形式，而不應被視為僅限於所示實施例。確切來說，提供該些實施例是為了使此揭露內容將透徹及完整並將向熟習此項技術者充分傳達本發明概念的範圍。在書面說明通篇及所有圖式中，相同的參考編號及標記用於表示相同或相似的元件。
圖1是說明根據本發明概念某些實施例的時脈產生電路100A的電路圖。圖2是進一步說明圖1所示時脈閘控電路110的一個實例的電路圖。參照圖1及圖2，時脈產生電路100A包括時脈閘控電路110、正反器120、以及或電路130。
時脈閘控電路110接收輸入時脈訊號CLKIN及第一波形訊號PH0並產生第一輸出訊號S1。此處，時脈閘控電路110可基於第一波形訊號PH0而僅在特定週期期間輸出輸入時脈訊號CLKIN作為第一輸出訊號S1，以使得輸入時脈訊號CLKIN「藉由第一波形訊號PH0進行閘控」以產生第一輸出訊號S1。
舉例來說，時脈閘控電路110可在其中輸入時脈訊號 CLKIN具有第一邏輯位準(例如，「低」位準)的「低週期(low period)」期間鎖存第一波形訊號PH0並對第一波形訊號PH0與輸入時脈訊號CLKIN實行及運算，且亦可在其中輸入時脈訊號CLKIN具有第二邏輯位準(例如，「高」位準)的「高週期(high period)」期間對先前鎖存的第一波形訊號PH0與輸入時脈訊號CLKIN實行及運算，以產生第一輸出訊號S1。如在圖2中所示，時脈閘控電路110可在一個實例中使用鎖存器112以及及閘114來實作。
此處，鎖存器112因應於輸入時脈訊號CLKIN而鎖存第一波形訊號PH0以輸出鎖存訊號LS。輸入時脈訊號CLKIN被輸入至鎖存器112的時脈端子且第一波形訊號PH0被輸入至輸入端子EN。舉例來說，鎖存器112可在輸入時脈訊號CLKIN的低週期期間傳遞及輸出第一波形訊號PH0作為鎖存訊號LS，且可在輸入時脈訊號CLKIN的高週期期間不傳遞第一波形訊號PH0作為鎖存訊號LS以維持先前的鎖存訊號LS。換句話說，鎖存器112可根據輸入時脈訊號CLKIN的特定邏輯位準將輸入至輸入端子EN的訊號傳遞至輸出端子Q。
就此來說，熟習此項技術者將理解，將特定邏輯位準指定為「第一」或「第二」；「低」或「高」的此一指定是任意的且可隨設計而變化。因此，針對訊號位準而選擇使用的低/高或第一/第二可根據不同設計目標的指示而容易地進行互換。
及閘114對自鎖存器112輸出的鎖存訊號LS與輸入時脈 訊號CLKIN實行及運算。因此，圖2中所示時脈閘控電路110可基於(或因應於)鎖存訊號LS來對輸入時脈訊號CLKIN進行閘控，鎖存訊號LS是藉由因應於輸入時脈訊號CLKIN來鎖存第一波形訊號PH0而獲得。
在圖1的所示實施例中，緩衝器140用於產生所述輸入時脈訊號的經緩衝型式。儘管緩衝器140在圖1中被分立地示出，但緩衝器140亦可包含於時脈閘控電路110或正反器120內。熟習此項技術者將認識到時脈閘控電路110可利用本發明概念其他實施例中的其他的、額外的或以不同方式排列的元件而以各種形式實作。舉例來說，可使用正反器而非鎖存器112。
正反器120接收輸入時脈訊號CLKIN(或輸入時脈訊號CLKIN的經緩衝型式)及第二波形訊號PH1並產生第二輸出訊號S2。正反器120可為D-Q正反器，但並非僅限於此。第二波形訊號PH1可相同於或不同於第一波形訊號PH0。
或電路130對第一輸出訊號S1與第二輸出訊號S2實行或運算以產生輸出時脈訊號CLKOUT，輸出時脈訊號CLKOUT所具有的週期是輸入時脈訊號CLKIN的週期的N倍，其中‘N’是正實數。在輸出時脈訊號CLKOUT的上升緣及下降緣中，一個緣(例如，上升緣)可不包含扭斜，而另一個緣(例如，下降緣)包含扭斜。換句話說，時脈產生電路100A可產生單個緣抗扭斜功能，藉由所述功能，輸出時脈訊號CLKOUT的上升緣或下降緣的扭斜得到消除或顯著減小。因此，時脈產生電路100A會消除時脈 訊號的上升緣及下降緣中的至少一者的扭斜以產生輸出時脈訊號CLKOUT，所述時脈訊號是藉由將輸入時脈訊號CLKIN的頻率除以N而獲得。
圖3是說明根據本發明概念其他實施例的時脈產生電路100B的電路圖。參照圖1及圖3，相較於圖1中所示的時脈產生電路100A，時脈產生電路100B更包括波形產生器150。
波形產生器150可用於因應於作為輸入施加的輸入時脈訊號CLKIN而產生第一波形訊號PH0及第二波形訊號PH1來作為輸出。舉例來說，波形產生器150可將輸入時脈訊號CLKIN的頻率除以N以產生第一波形訊號PH0及第二波形訊號PH1，第一波形訊號PH0及第二波形訊號PH1所具有的週期為輸入時脈訊號CLKIN的週期的N倍。
圖4是進一步說明可存在於圖3所示時脈產生電路100B中的各種訊號關係的波形時序圖。將參照圖3及圖4闡述時脈產生電路100B的示例性運作，其中，假設N為4且假設第一波形訊號PH0與第二波形訊號PH1具有相同的波形。因此，第一波形訊號PH0及第二波形訊號PH1所具有的週期是輸入時脈訊號CLKIN的週期的約四倍(4X)。此外，假設在第一波形訊號PH0及第二波形訊號PH1的上升緣及下降緣中存在扭斜。
時脈閘控電路110基於第一波形訊號PH0而對輸入時脈訊號CLKIN進行閘控以產生第一輸出訊號S1。時脈閘控電路110的鎖存器112在輸入時脈訊號CLKIN為低(即，處於第一邏輯位 準)時傳遞及輸出第一波形訊號PH0作為鎖存訊號LS，且在輸入時脈訊號CLKIN為高(即，處於第二邏輯位準)時不傳遞第一波形訊號PH0作為鎖存訊號LS而是維持先前的鎖存訊號LS。因此，鎖存器112可在輸入時脈訊號CLKIN為低時輸出高的輸入時脈訊號CLKIN作為鎖存訊號LS，且可在輸入時脈訊號CLKIN為高時維持先前已鎖存的所述高的輸入時脈訊號CLKIN。
時脈閘控電路110的及閘114對鎖存訊號LS與輸入時脈訊號CLKIN實行及運算以輸出第一輸出訊號S1。因此，在輸入時脈訊號CLKIN為低時，及閘114可對高的鎖存訊號LS與低的輸入時脈訊號CLKIN實行及運算以輸出低的第一輸出訊號S1。在輸入時脈訊號CLKIN為高時，及閘114可對高的鎖存訊號LS與高的輸入時脈訊號CLKIN實行及運算以輸出高的第一輸出訊號S1。
因此，如圖4中所示，第一輸出訊號S1在輸入時脈訊號CLKIN的兩個週期(例如，時間T1至時間T3)期間具有與輸入時脈訊號CLKIN的波形相似的波形，且此後在輸入時脈訊號CLKIN的下兩個週期(例如，時間T3至時間T5)期間維持為低。然而，不同於第一波形訊號PH0，第一輸出訊號S1具有扭斜消除波形或扭斜減小波形。
正反器120接收第二波形訊號PH1且因應於輸入時脈訊號CLKIN而產生第二輸出訊號S2。因此，正反器120可使第二波形訊號PH1延遲輸入時脈訊號CLKIN的週期以輸出第二輸出訊號S2。因此，如圖4中所示，第二輸出訊號S2較第二波形訊號PH1 落後輸入時脈訊號CLKIN的週期且具有與第二波形訊號PH1相似的波形。
或電路130對第一輸出訊號S1與第二輸出訊號S2實行或運算以產生輸出時脈訊號CLKOUT。因此，輸出時脈訊號CLKOUT可因應於第一輸出訊號S1的上升緣而自低至高轉變且可因應於第二輸出訊號S2的下降緣而自高至低轉變。因此，輸出時脈訊號CLKOUT具有與第一波形訊號PH0及第二波形訊號PH1相似的波形，但輸出時脈訊號CLKOUT的週期為輸入時脈訊號CLKIN的週期的四倍(4X)。相較於第一波形訊號PH0及第二波形訊號PH1，輸出時脈訊號CLKOUT具有其中上升緣的扭斜被消除或減小的波形。
當N是偶數時，時脈產生電路100B產生輸出時脈訊號CLKOUT，輸出時脈訊號CLKOUT所具有的週期為輸入時脈訊號CLKIN的週期的N倍，且相較於輸入時脈訊號CLKIN，輸出時脈訊號CLKOUT的上升緣的扭斜得到消除或減小，(參見，例如圖4中所示的實施例)。然而，在本發明概念的其他實施例中，輸出時脈訊號CLKOUT中的下降緣的扭斜可被消除或減小。舉例來說，當時脈產生電路100B被修改成使時脈閘控電路110因應於高時脈訊號時，輸出時脈訊號CLKOUT中下降緣的扭斜被消除或減小。
在上述實施例中，獲得其中上升緣的扭斜被消除或減小的輸出時脈訊號CLKOUT。因此，輸出時脈訊號CLKOUT表現出改良的顫動特性。
根據本發明概念的某些實施例，對上升緣或下降緣進行抗扭斜的時脈產生電路需要相對少量的元件，且因此相較於傳統時脈產生電路具有較低的複雜性。在本發明概念的其他實施例中，時脈產生電路可對上升緣及下降緣二者進行抗扭斜。
圖5是進一步說明可存在於圖3所示時脈產生電路100B中的各種訊號關係的另一波形時序圖。將參照圖3及圖5闡述時脈產生電路100B的運作。在圖5中所示的實施例中，假設N為3且第一波形訊號PH0及第二波形訊號PH1具有不同的波形。
波形產生器150可用於產生在兩個連續的週期(例如，時間T0至時間T2)期間為高、且接著在單個隨後的下一週期(例如，時間T2至時間T3)期間為低的第一波形訊號PH0，藉此產生所經過的週期是輸入時脈訊號CLKIN的週期的三倍(3X)的第一波形訊號PH0。波形產生器150亦可用於產生對於單個週期(例如，時間T0至時間T1)為高、且對於隨後的兩個連續的週期(例如，時間T2至時間T4)為低的第二波形訊號，藉此產生所具有的週期是輸入時脈訊號CLKIN的週期的三倍(3X)的第二波形訊號PH1。在上文中，每一單個「週期」(例如，時間T1至時間T2等)是藉由輸入時脈訊號CLKIN的週期而界定。
因此，在圖5的所示實例中，儘管第一波形訊號PH0及第二波形訊號PH1中的每一者所具有的週期是輸入時脈訊號CLKIN的週期的約三倍(3X)，然而第一波形訊號PH0及第二波形訊號PH1中的每一者具有不同的負載比。且如之前一樣，在第 一波形訊號PH0及第二波形訊號PH1的緣處存在扭斜。
時脈閘控電路110基於第一波形訊號PH0而對輸入時脈訊號CLKIN進行閘控以產生第一輸出訊號S1。時脈閘控電路110的鎖存器112在輸入時脈訊號CLKIN為低時傳遞及輸出第一波形訊號PH0作為鎖存訊號LS，且在輸入時脈訊號CLKIN為高時不傳遞第一波形訊號PH0作為鎖存訊號LS而是維持先前鎖存的訊號LS[先前的鎖存訊號LS]。因此，鎖存器112在輸入時脈訊號CLKIN為低時將輸出高的輸入時脈訊號CLKIN作為鎖存訊號LS，而在輸入時脈訊號CLKIN為高時將維持先前已鎖存的高的輸入時脈訊號CLKIN。
時脈閘控電路110的及閘114對鎖存訊號LS與輸入時脈訊號CLKIN實行及運算以輸出第一輸出訊號S1。因此，在輸入時脈訊號CLKIN為低時，及閘114可對高的鎖存訊號LS與低的輸入時脈訊號CLKIN實行及運算以輸出低的第一輸出訊號S1。在輸入時脈訊號CLKIN為高時，及閘114可對高的鎖存訊號LS與高的輸入時脈訊號CLKIN實行及運算以輸出高的第一輸出訊號S1。
因此，如圖5中所示，第一輸出訊號S1在輸入時脈訊號CLKIN的兩個週期(例如，時間T1至時間T3)期間具有與輸入時脈訊號CLKIN相似的波形，且在下一週期(例如，時間T3至時間T4)期間維持為低。然而，不同於第一波形訊號PH0，第一輸出訊號S1具有扭斜消除波形或扭斜減小波形。
正反器120因應於輸入時脈訊號CLKIN而接收第二波形 訊號PH1並產生第二輸出訊號S2。因此，正反器120可使第二波形訊號PH1延遲輸入時脈訊號CLKIN的週期以輸出第二輸出訊號S2。因此，如圖5中所示，第二輸出訊號S2較第二波形訊號PH1落後輸入時脈訊號CLKIN的週期且具有與第二波形訊號PH1相似的波形。
或電路130對第一輸出訊號S1與第二輸出訊號S2實行或運算以產生輸出時脈訊號CLKOUT。因此，輸出時脈訊號CLKOUT可因應於第一輸出訊號S1的上升緣而自低至高轉變，且可因應於第一輸出訊號S1的下降緣而自高至低轉變。因此，輸出時脈訊號CLKOUT所具有的週期為輸入時脈訊號CLKIN的週期的三倍(3X)。輸出時脈訊號CLKOUT具有其中上升緣及下降緣二者的扭斜均被消除或減小的波形。
當N是奇數時，時脈產生電路100B產生輸出時脈訊號CLKOUT，輸出時脈訊號CLKOUT所具有的週期為輸入時脈訊號CLKIN的週期的N倍，且相較於輸入時脈訊號CLKIN，輸出時脈訊號CLKOUT的上升緣及下降緣二者的扭斜均得到消除或減小，(參見，例如圖5中所示的實施例)。
圖6是說明根據本發明概念又一些實施例的時脈產生電路100C的電路圖。由於時脈產生電路100C與圖1中所示時脈產生電路100A相似，因此為避免重覆，將集中闡述時脈產生電路100A與時脈產生電路100C之間的差異。
參照圖6，正反器120的正輸出訊號Q被提供作為第二 輸出訊號S2，且正反器120的負輸出訊號
Figure 105133474-A0305-02-0016-2
被提供作為第一波形訊號PH0及第二波形訊號PH1。換句話說，在圖6中所示的實施例中，正反器120的負輸出訊號
Figure 105133474-A0305-02-0016-3
被用作第一波形訊號PH0及第二波形訊號PH1，藉此消除對單獨的波形產生器(如圖3中所示的波形產生器)的需要。
圖6中所示的時脈產生電路100C將輸入時脈訊號CLKIN的頻率除以二(2)並消除扭斜以產生輸出時脈訊號CLKOUT。時脈產生電路100C使用最小數目的構成正反器。由於時脈產生電路100C使用正反器120的負輸出訊號
Figure 105133474-A0305-02-0016-4
作為第一波形訊號PH0及第二波形訊號PH1，因此時脈產生電路100C不需要圖3中所示的時脈產生電路100B中所包含的波形產生器150。
圖7是進一步說明可存在於圖6所示時脈產生電路100C中的各種訊號關係的又一波形時序圖。由此，將參照圖6及圖7更詳細地闡述時脈產生電路100C的運作。
在重設週期期間，其中重設訊號RESET為低(即，直至在時間T2處重設訊號RESET自低轉變至高)，時脈產生電路100C傳遞及輸出輸入時脈訊號CLKIN作為輸出時脈訊號CLKOUT。因此，輸出時脈訊號CLKOUT在重設週期期間與輸入時脈訊號CLKIN相同。
舉例來說，正反器120在重設週期期間輸出低的正輸出訊號Q及高的負輸出訊號
Figure 105133474-A0305-02-0016-5
。因此，第一波形訊號PH0及第二波形訊號PH1為高的。如此一來，時脈閘控電路110在重設週期期 間輸出具有與輸入時脈訊號CLKIN相同的波形的第一輸出訊號S1。作為正反器120的正輸出訊號Q的第二輸出訊號S2為低的。因此，輸出時脈訊號CLKOUT在重設週期期間具有與輸入時脈訊號CLKIN實質上相同的波形。
當重設訊號RESET自低至高轉變(或釋放)時，正反器120因應於輸入時脈訊號CLKIN而輸出D輸入訊號(與負輸出訊號
Figure 105133474-A0305-02-0017-6
相同)作為正輸出訊號Q。因此，如圖7中所示，正輸出訊號Q(即，第二輸出訊號S2)具有隨著輸入時脈訊號CLKIN的每一週期而改變的位準，且因此正輸出訊號Q所具有的週期是輸入時脈訊號CLKIN的週期的兩倍(2X)。
第一波形訊號PH0及第二波形訊號PH1是負輸出訊號
Figure 105133474-A0305-02-0017-7
，且因此與正輸出訊號Q之間存在相差(約180度)。因此，如在圖7中所示，第一波形訊號PH0及第二波形訊號PH1所具有的週期亦為輸入時脈訊號CLKIN的週期的兩倍(2X)左右，且亦可具有扭斜。
時脈閘控電路110因應於輸入時脈訊號CLKIN而對第一波形訊號PH0進行閘控以產生第一輸出訊號S1。時脈閘控電路110的結構及運作可與以上參照圖1及圖2所闡述者相同。
如圖7中所示，第一輸出訊號S1在輸入時脈訊號CLKIN的一個週期(例如，時間T2至時間T3、或時間T4至時間T5)期間具有與輸入時脈訊號CLKIN相似的波形，且在輸入時脈訊號CLKIN的下一週期(例如，時間T3至時間T4、或時間T5至時間 T6)期間維持為低。然而，不同於第一波形訊號PH0，第一輸出訊號S1具有扭斜消除波形或扭斜減小波形。
或電路130對第一輸出訊號S1與第二輸出訊號S2實行或運算以產生輸出時脈訊號CLKOUT。因此，輸出時脈訊號CLKOUT可因應於第一輸出訊號S1的上升緣而自低至高轉變，且可因應於第二輸出訊號S2的下降緣而自高至低轉變。因此，輸出時脈訊號CLKOUT所具有的週期為輸入時脈訊號CLKIN的週期的兩倍(2X)，且在輸出時脈訊號CLKOUT中，上升緣的扭斜可被消除或減小，但下降緣的扭斜可能無法被消除或減小。
圖8是說明作為圖6中所示時脈產生電路100C的修改形式的時脈產生電路100D的電路圖。圖9是進一步說明可存在於圖8所示時脈產生電路100B中的各種訊號關係的波形時序圖。將參照圖8及圖9闡述時脈產生電路100D的運作。
相較於圖6所示時脈產生電路100C，圖8所示時脈產生電路100D具有額外的時脈停止特徵。由於圖8中所示的時脈產生電路100D與圖6中所示的時脈產生電路100C相似，因此為避免重覆，將集中闡述時脈產生電路100C與時脈產生電路100D之間的差異。相較於圖6中所示的時脈產生電路100C，圖8中所示的時脈產生電路100D更包括正反器211、反相器213、以及及元件215。
正反器211接收時脈停止請求訊號CLKSTOP_REQ並輸出時脈停止因應訊號CLKSTOP_ACK。藉由此種配置，正反器211 使時脈停止請求訊號CLKSTOP_REQ延遲一個時脈循環以輸出時脈停止因應訊號CLKSTOP_ACK。可自位於時脈產生電路100D外部的處理器或主機(圖中未示出)接收時脈停止請求訊號CLKSTOP_REQ。時脈停止因應訊號CLKSTOP_ACK是對時脈停止請求訊號CLKSTOP_REQ的因應且可被傳達(或返回)至所述處理器或所述主機。
反相器213對時脈停止請求訊號CLKSTOP_REQ進行反相。及元件215對反相器213的輸出訊號與正反器120的負輸出訊號
Figure 105133474-A0305-02-0019-8
實行及運算以輸出第一波形訊號PH0及第二波形訊號PH1。換句話說，及元件215是基於時脈停止請求訊號CLKSTOP_REQ而選擇性地產生第一波形訊號PH0及第二波形訊號PH1的邏輯運算元件。
因此，如圖9中所示，當時脈停止請求訊號CLKSTOP_REQ轉變成高時，第一波形訊號PH0及第二波形訊號PH1轉變成低，且因此，不會產生輸出時脈訊號CLKOUT。當時脈停止請求訊號CLKSTOP_REQ轉變成高時，反相器213的輸出訊號轉變成低位準而不論正反器120的負輸出訊號
Figure 105133474-A0305-02-0019-9
如何。因此，第一波形訊號PH0及第二波形訊號PH1二者均轉變成低。因此，第一輸出訊號S1及第二輸出訊號S2亦轉變成低。如此一來，不會產生輸出時脈訊號CLKOUT。
然而，當時脈停止請求訊號CLKSTOP_REQ自高至低轉變時，反相器213的輸出訊號使得正反器120的負輸出訊號
Figure 105133474-A0305-02-0019-10
能夠 輸出至第一輸出訊號S1及第二輸出訊號S2。換句話說，正反器120的負輸出訊號
Figure 105133474-A0305-02-0020-11
被提供作為第一波形訊號PH0及第二波形訊號PH1。如此一來，會產生輸出時脈訊號CLKOUT。
圖10是根據本發明概念一或多個實施例的包含時脈產生電路100的半導體積體電路(IC)裝置1A的方塊圖。參照圖1至圖10，半導體積體電路裝置1A包括時脈產生電路100及邏輯電路30。時脈產生電路100可為圖1中所示的時脈產生電路100A、圖3中所示的時脈產生電路100B、圖6中所示的時脈產生電路100C、或圖8中所示的時脈產生電路100D。時脈產生電路100可接收輸入時脈訊號CLKIN且可輸出輸出時脈訊號CLKOUT。邏輯電路30可自時脈產生電路100接收輸出時脈訊號CLKOUT且可基於輸出時脈訊號CLKOUT而運作。
圖11是根據本發明概念一或多個實施例的包含時脈產生電路100的半導體積體電路裝置1B的方塊圖。參照圖11，半導體積體電路裝置1B可實作為例如行動電話、智慧型電話、平板電腦、個人數位助理(personal digital assistant，PDA)、企業數位助理(enterprise digital assistant，EDA)、數位照相機(digital still camera)、數位攝像機、可攜式多媒體播放機(portable multimedia player，PMP)、個人導航裝置或可攜式導航裝置(portable navigation device，PND)、手持遊戲機、或電子書(e-book)等手持裝置。半導體積體電路裝置1B可包括系統晶片(SoC)300、記憶體裝置390、及顯示裝置395。
系統晶片300可包括中央處理單元(central processing unit，CPU)310、唯讀記憶體(read-only memory，ROM)320、隨機存取記憶體(random access memory，RAM)330、圖形處理單元(graphics processing unit，GPU)340、時脈產生電路100、顯示控制器350、記憶體介面370、及匯流排380。系統晶片300亦可包括電源管理單元(power management unit，PMU)360。系統晶片300亦可包括其他元件。在圖11中所示的實施例中，電源管理單元360實作於系統晶片300內部，但在其他實施例中，電源管理單元360可實作於系統晶片300外部。
可被稱為處理器的中央處理單元310可處理或執行儲存於記憶體裝置390中的程式及/或資料。舉例來說，中央處理單元310可因應於自時脈訊號產生器(圖中未示出)輸出的時脈訊號而處理或執行程式及/或資料。中央處理單元310可被實作為多核心處理器(multi-core processor)。多核心處理器是具有兩個或更多個獨立的實際處理器(稱為核心)的單個計算組件。所述處理器中的每一者讀取並執行程式指令。多核心處理器可同時驅動多個加速器，且因此，包括多核心處理器的資料處理系統可執行多重加速。
當必要時，可將儲存於唯讀記憶體320、隨機存取記憶體330、及記憶體裝置390中的程式及/或資料加載至中央處理單元310中的記憶體。唯讀記憶體320可儲存永久性的程式及/或資料。唯讀記憶體320可被實作為可抹除可程式化唯讀記憶體(erasable programmable ROM，EPROM)或電可抹除可程式化唯讀記憶體(electrically erasable programmable ROM，EEPROM)。
隨機存取記憶體330可暫時地儲存程式、資料或指令。可根據中央處理單元310的控制或儲存於唯讀記憶體320中的引導碼(booting code)而將儲存於記憶體裝置390中的程式及/或資料暫時地儲存於隨機存取記憶體330中。隨機存取記憶體330可被實作為動態隨機存取記憶體(dynamic RAM，DRAM)或靜態隨機存取記憶體(static RAM，SRAM)。
圖形處理單元340可將由記憶體介面370自記憶體裝置390讀取的資料處理成適合顯示的訊號。
時脈產生電路100可為圖1中所示的時脈產生電路100A、圖3中所示的時脈產生電路100B、圖6中所示的時脈產生電路100C、或圖8中所示的時脈產生電路100D。時脈產生電路100可為系統晶片300中的其他模組(即，中央處理單元310、唯讀記憶體320、隨機存取記憶體330、圖形處理單元340、顯示控制器350、及記憶體介面370)提供時脈訊號。
記憶體介面370是與記憶體裝置390進行介接的區塊。記憶體介面370對記憶體裝置390的總體運作進行控制並對主機與記憶體裝置390之間的資料互換進行控制。舉例來說，記憶體介面370在主機發出請求時，將資料寫入至記憶體裝置390或自記憶體裝置390讀取資料。此處，所述主機可為例如中央處理單元310、圖形處理單元340、或顯示控制器350等處理單元。
記憶體裝置390是用於儲存資料的儲存器且記憶體裝置390可儲存作業系統(operating system，OS)以及各種程式及資料。記憶體裝置390可為動態隨機存取記憶體，但並非僅限於此。舉例來說，記憶體裝置390可為例如快閃記憶體、相變隨機存取記憶體(phase-change RAM，PRAM)、磁阻隨機存取記憶體(magneto-resistive RAM，MRAM)、電阻式隨機存取記憶體(resistive RAM，ReRAM)或鐵電式隨機存取記憶體(ferroelectric RAM，FeRAM)等非揮發性記憶體。在其他實施例中，記憶體裝置390可為設置於系統晶片300內的嵌式記憶體。元件310、320、330、340、350、360、及100可藉由匯流排380而彼此通訊。
顯示裝置395可顯示自顯示控制器350輸出的影像訊號。顯示裝置395可被實作為液晶顯示(liquid crystal display，LCD)裝置、發光二極體(light emitting diode，LED)顯示裝置、有機發光二極體(organic LED，OLED)顯示裝置、或主動矩陣式有機發光二極體(active-matrix OLED，AMOLED)顯示裝置。顯示控制器350對顯示裝置395的運作進行控制。
圖12是根據本發明概念某些實施例的包括系統晶片的電子系統400的方塊圖。參照圖12，電子系統400可被實作為個人電腦(personal computer，PC)、資料伺服器、膝上型電腦、或可攜式裝置。所述可攜式裝置可為蜂巢式電話、智慧型電話、平板個人電腦(PC)、個人數位助理(PDA)、企業數位助理(EDA)、數位照相機、數位攝像機、可攜式多媒體播放機(PMP)、可攜式 導航裝置(PND)、手持遊戲機、或電子書裝置。
電子系統400包括系統晶片300、電源410、儲存裝置420、記憶體430、輸入/輸出埠440、擴展卡450、網路裝置460、及顯示器470。電子系統400可更包括照相機模組480。
系統晶片300對應於圖11中所示的系統晶片300。系統晶片300可對元件410至元件480中的至少一者的運作進行控制。電源410可將運作電壓供應至元件300、及元件420至元件480中的至少一者。儲存裝置420可由硬碟驅動機(hard disk drive，HDD)或固態驅動機(solid state drive，SSD)來實作。
記憶體430可由揮發性記憶體或非揮發性記憶體來實作。記憶體430可對應於圖11中所示的記憶體裝置390。控制對記憶體430進行的例如讀取操作、寫入操作(或程式操作)、或抹除操作等資料存取操作的記憶體介面370(在圖11中示出)可整合於或嵌置於系統晶片300中。作為另一選擇，所述記憶體介面可設置於系統晶片300與記憶體430之間。
輸入/輸出埠440是接收傳輸至電子系統400的資料或將來自電子系統400的資料傳輸至外部裝置的埠。舉例來說，輸入/輸出埠440可包括與例如電腦滑鼠等定點裝置連接的埠、與列印機連接的埠、及與通用串列匯流排驅動機連接的埠。
擴展卡450可被實作為安全數位(secure digital，SD)卡或多媒體卡(multimedia card，MMC)。擴展卡450可為用戶辨識模組(subscriber identity module，SIM)卡或通用用戶辨識模組 (universal SIM，USIM)卡。
網路裝置460使電子系統400能夠與有線網絡或無線網路連接。顯示器470顯示自儲存裝置420、記憶體430、輸入/輸出埠440、擴展卡450、或網路裝置460輸出的資料。
照相機模組480將光學影像轉換成電性影像。因此，自照相機模組480輸出的電性影像可儲存於儲存裝置420、記憶體430、或擴展卡450中。另外，自照相機模組480輸出的電性影像可藉由顯示器470而顯示。
如上所述，根據本發明概念的某些實施例，時脈產生電路會減小時脈訊號的上升緣及下降緣中的至少一者的扭斜，藉此改善時脈訊號的顫動特性。此外，時脈產生電路需要相對少量的構成元件及低複雜性。
儘管已參照本發明概念的示例性實施例具體示出並闡述了本發明概念，然而在此項技術中具有通常知識者將理解，在不背離由以下申請專利範圍所界定的本發明概念的範圍的條件下，可對其作出形式及細節上的各種變化。
100A:時脈產生電路
110:時脈閘控電路
120:正反器
130:或電路
140:緩衝器
CLKIN:輸入時脈訊號
CLKOUT:輸出時脈訊號
EN:輸入端子
PH0:第一波形訊號
PH1:第二波形訊號
Q:輸出端子/正輸出訊號
Figure 105133474-A0305-02-0002-1
:負輸出訊號
S1:第一輸出訊號
S2:第二輸出訊號

Claims (18)

  1. 一種時脈產生電路，包括：時脈閘控電路，用以因應於輸入時脈訊號而接收第一波形訊號，並產生第一輸出訊號；正反器，用以接收所述輸入時脈訊號及第二波形訊號，並產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算以產生輸出時脈訊號，所述輸出時脈訊號所具有的週期為所述輸入時脈訊號的週期的N倍，其中‘N’是正實數，其中所述時脈閘控電路包括鎖存器，用以因應於所述輸入時脈訊號而鎖存所述第一波形訊號，其中所述第一波形訊號及所述第二波形訊號是所述第二輸出訊號的反相型式。
  2. 如申請專利範圍第1項所述的時脈產生電路，其中所述時脈閘控電路更包括：及元件，用以對所述鎖存器的輸出訊號與所述輸入時脈訊號實行及運算。
  3. 如申請專利範圍第1項所述的時脈產生電路，更包括：波形產生器，用以因應於所述輸入時脈訊號而產生所述第一波形訊號及所述第二波形訊號。
  4. 如申請專利範圍第3項所述的時脈產生電路，其中所述波形產生器將所述輸入時脈訊號的頻率除以N以產生所述第一波 形訊號及所述第二波形訊號，所述第一波形訊號及所述第二波形訊號所具有的週期為所述輸入時脈訊號的所述週期的N倍且所述第一波形訊號與所述第二波形訊號具有相同的負載比。
  5. 如申請專利範圍第4項所述的時脈產生電路，其中N是偶數，且所述時脈產生電路對所述輸出時脈訊號的上升緣及下降緣中的任一者進行抗扭斜。
  6. 如申請專利範圍第3項所述的時脈產生電路，其中所述波形產生器將所述輸入時脈訊號的頻率除以N以產生所述第一波形訊號及所述第二波形訊號，所述第一波形訊號及所述第二波形訊號所具有的週期為所述輸入時脈訊號的所述週期的N倍，且所述第一波形訊號與所述第二波形訊號具有不同的負載比。
  7. 如申請專利範圍第6項所述的時脈產生電路，其中N是奇數，且所述時脈產生電路對所述輸出時脈訊號的上升緣及下降緣二者進行抗扭斜。
  8. 如申請專利範圍第1項所述的時脈產生電路，其中所述正反器包括：時脈端子，用以接收所述輸入時脈訊號；輸入端子，用以接收所述第二波形訊號；正輸出端子，用以輸出所述第二輸出訊號；以及負輸出端子，用以輸出所述第二輸出訊號的反相型式，以及其中所述負輸出端子的輸出訊號被提供作為所述第一波形訊號及所述第二波形訊號。
  9. 如申請專利範圍第1項所述的時脈產生電路，其中所述時脈產生電路在重設週期期間因應於重設訊號而傳遞及輸出所述輸入時脈訊號作為所述輸出時脈訊號。
  10. 如申請專利範圍第1項所述的時脈產生電路，更包括：第二正反器，用以對時脈停止請求訊號進行延遲，以產生時脈停止因應訊號；以及邏輯運算元件，用以基於所述時脈停止請求訊號而產生所述第一波形訊號及所述第二波形訊號。
  11. 一種半導體積體電路裝置，包括：時脈產生電路，用以接收輸入時脈訊號並產生輸出時脈訊號，所述輸出時脈訊號所具有的週期為所述輸入時脈訊號的週期的N倍且所述輸出時脈訊號的上升緣及下降緣中的至少一者的扭斜得到減小，其中N是正實數；以及邏輯電路，用以接收所述輸出時脈訊號，其中所述時脈產生電路包括：時脈閘控電路，用以因應於所述輸入時脈訊號而接收第一波形訊號，並產生第一輸出訊號；第一正反器，用以因應於所述輸入時脈訊號而對第二波形訊號進行延遲以產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算，以產生所述輸出時脈訊號，其中所述時脈閘控電路包括鎖存器，用以因應於所述輸入 時脈訊號而鎖存所述第一波形訊號，其中所述第一正反器包括：正輸出端子，用以輸出所述第二輸出訊號；以及負輸出端子，用以輸出所述第二輸出訊號的反相訊號，且所述第一波形訊號及所述第二波形訊號基於所述第一正反器的所述負輸出端子的訊號。
  12. 如申請專利範圍第11項所述的半導體積體電路裝置，其中所述時脈閘控電路更包括：及元件，用以對所述鎖存器的輸出訊號與所述輸入時脈訊號實行及運算。
  13. 如申請專利範圍第11項所述的半導體積體電路裝置，其中所述時脈產生電路更包括：第二正反器，用以對時脈停止請求訊號進行延遲，以產生時脈停止因應訊號；以及邏輯運算元件，用以對所述時脈停止請求訊號的反相訊號與所述負輸出端子的所述訊號實行及運算，以產生所述第一波形訊號及所述第二波形訊號。
  14. 一種時脈產生電路，包括：波形產生器，用以自輸入時脈訊號產生第一波形訊號及第二波形訊號；緩衝器，用以接收所述輸入時脈訊號並產生經緩衝輸入時脈 訊號；時脈閘控電路，用以接收所述第一波形訊號，因應於所述經緩衝輸入時脈訊號而對所述第一波形訊號進行閘控，並產生第一輸出訊號；正反器，用以接收所述經緩衝輸入時脈訊號及所述第二波形訊號，並產生第二輸出訊號；以及或電路，用以對所述第一輸出訊號與所述第二輸出訊號實行或運算以產生輸出時脈訊號，所述輸出時脈訊號所具有的週期為所述輸入時脈訊號的週期的N倍，其中‘N’是正實數，其中所述時脈閘控電路包括鎖存器，用以因應於所述經緩衝輸入時脈訊號而鎖存所述第一波形訊號，其中所述第一波形訊號及所述第二波形訊號是所述第二輸出訊號的反相型式。
  15. 如申請專利範圍第14項所述的時脈產生電路，其中所述時脈閘控電路更包括：及元件，用以對所述鎖存器的輸出訊號與所述經緩衝輸入時脈訊號實行及運算。
  16. 如申請專利範圍第14項所述的時脈產生電路，其中所述波形產生器將所述輸入時脈訊號的頻率除以N以產生所述第一波形訊號及所述第二波形訊號，所述第一波形訊號及所述第二波形訊號所具有的週期為所述輸入時脈訊號的所述週期的N倍且所述第一波形訊號與所述第二波形訊號具有相同的負載比。
  17. 如申請專利範圍第16項所述的時脈產生電路，其中N是偶數，且所述時脈產生電路對所述輸出時脈訊號的上升緣及下降緣中的任一者進行抗扭斜。
  18. 如申請專利範圍第14項所述的時脈產生電路，其中所述波形產生器將所述輸入時脈訊號的頻率除以N以產生所述第一波形訊號及所述第二波形訊號，所述第一波形訊號及所述第二波形訊號所具有的週期為所述輸入時脈訊號的所述週期的N倍，且所述第一波形訊號與所述第二波形訊號具有不同的負載比。
TW105133474A 2015-10-21 2016-10-18 時脈產生電路以及半導體積體電路裝置 TWI717402B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150146933A KR102432457B1 (ko) 2015-10-21 2015-10-21 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치
KR10-2015-0146933 2015-10-21

Publications (2)

Publication Number Publication Date
TW201720058A TW201720058A (zh) 2017-06-01
TWI717402B true TWI717402B (zh) 2021-02-01

Family

ID=58490355

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105133474A TWI717402B (zh) 2015-10-21 2016-10-18 時脈產生電路以及半導體積體電路裝置

Country Status (5)

Country Link
US (2) US20170117886A1 (zh)
KR (1) KR102432457B1 (zh)
CN (1) CN106972842B (zh)
DE (1) DE102016119494A1 (zh)
TW (1) TWI717402B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102432457B1 (ko) * 2015-10-21 2022-08-12 삼성전자주식회사 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치
US10320386B1 (en) * 2017-12-08 2019-06-11 Xilinx, Inc. Programmable pipeline interface circuit
JP7404632B2 (ja) * 2019-03-28 2023-12-26 セイコーエプソン株式会社 出力回路、回路装置、発振器、電子機器及び移動体
KR20220062748A (ko) * 2020-11-09 2022-05-17 삼성전자주식회사 반도체 회로

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664833B1 (en) * 2000-11-20 2003-12-16 Intersil Americas, Inc. Dual-edge function clock generator and method of deriving clocking signals for executing reduced instruction sequences in a re-programmable I/O interface
US20050264337A1 (en) * 2003-12-10 2005-12-01 Berkram Daniel A Method and apparatus for generating a multiphase clock
US20070200597A1 (en) * 2006-02-28 2007-08-30 Oakland Steven F Clock generator having improved deskewer
US7353420B2 (en) * 2005-04-07 2008-04-01 Winbond Electronics Corp. Circuit and method for generating programmable clock signals with minimum skew
TW201251335A (en) * 2011-06-07 2012-12-16 Himax Imaging Inc Clock generating circuit and associated method for generating output clock signal
US20130038349A1 (en) * 2011-08-09 2013-02-14 National Chiao Tung University Time-to digital converter and digital-controlled clock generator and all-digital clock generator
TW201521361A (zh) * 2013-09-11 2015-06-01 Intel Corp 時脈全自旋邏輯電路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03213010A (ja) * 1990-01-18 1991-09-18 Sharp Corp クロック発生器
US5461561A (en) 1991-09-10 1995-10-24 Electronic Retailing Systems International Inc. System for recognizing display devices
US5550783A (en) * 1995-04-19 1996-08-27 Alliance Semiconductor Corporation Phase shift correction circuit for monolithic random access memory
US5537062A (en) 1995-06-07 1996-07-16 Ast Research, Inc. Glitch-free clock enable circuit
JPH0951254A (ja) 1995-08-03 1997-02-18 Mitsubishi Electric Corp クロックジェネレータ
US5812462A (en) * 1997-04-03 1998-09-22 Micron Technology, Inc. Integrated circuit clock input buffer
JPH11186901A (ja) * 1997-12-17 1999-07-09 Oki Electric Ind Co Ltd クロック信号生成回路
JP2000114939A (ja) * 1998-10-05 2000-04-21 Nec Corp クロック信号生成装置
US6507230B1 (en) 2000-06-16 2003-01-14 International Business Machines Corporation Clock generator having a deskewer
KR100384781B1 (ko) * 2000-12-29 2003-05-22 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR100413761B1 (ko) * 2001-05-31 2003-12-31 삼성전자주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법
JP4883850B2 (ja) * 2001-06-29 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2005322075A (ja) * 2004-05-10 2005-11-17 Matsushita Electric Ind Co Ltd クロック信号出力装置
CN100338875C (zh) * 2004-11-12 2007-09-19 鸿富锦精密工业（深圳）有限公司 时钟信号发生器
DE102005049232A1 (de) 2005-10-14 2007-04-26 Infineon Technologies Ag Integrierter Schaltkreis und Verfahren zum Betreiben eines integrierten Schaltkreises
KR100671749B1 (ko) 2006-01-05 2007-01-19 삼성전자주식회사 클럭 분주기
JP2008166910A (ja) * 2006-12-27 2008-07-17 Matsushita Electric Ind Co Ltd クロック信号生成装置及びアナログ−デジタル変換装置
US7443222B1 (en) 2007-05-24 2008-10-28 Quicklogic Corporation Dynamic clock control
US7996807B2 (en) 2008-04-17 2011-08-09 International Business Machines Corporation Integrated test waveform generator (TWG) and customer waveform generator (CWG), design structure and method
EP2629423B1 (en) * 2012-02-20 2018-08-29 Dialog Semiconductor GmbH Fully digital method for generating sub clock division and clock waves
US8736340B2 (en) 2012-06-27 2014-05-27 International Business Machines Corporation Differential clock signal generator
KR102432457B1 (ko) * 2015-10-21 2022-08-12 삼성전자주식회사 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664833B1 (en) * 2000-11-20 2003-12-16 Intersil Americas, Inc. Dual-edge function clock generator and method of deriving clocking signals for executing reduced instruction sequences in a re-programmable I/O interface
US20050264337A1 (en) * 2003-12-10 2005-12-01 Berkram Daniel A Method and apparatus for generating a multiphase clock
US7353420B2 (en) * 2005-04-07 2008-04-01 Winbond Electronics Corp. Circuit and method for generating programmable clock signals with minimum skew
US20070200597A1 (en) * 2006-02-28 2007-08-30 Oakland Steven F Clock generator having improved deskewer
TW201251335A (en) * 2011-06-07 2012-12-16 Himax Imaging Inc Clock generating circuit and associated method for generating output clock signal
US20130038349A1 (en) * 2011-08-09 2013-02-14 National Chiao Tung University Time-to digital converter and digital-controlled clock generator and all-digital clock generator
TW201521361A (zh) * 2013-09-11 2015-06-01 Intel Corp 時脈全自旋邏輯電路

Also Published As

Publication number Publication date
CN106972842A (zh) 2017-07-21
DE102016119494A1 (de) 2017-04-27
KR102432457B1 (ko) 2022-08-12
US20190245529A1 (en) 2019-08-08
US10432183B2 (en) 2019-10-01
US20170117886A1 (en) 2017-04-27
TW201720058A (zh) 2017-06-01
CN106972842B (zh) 2022-02-11
KR20170046504A (ko) 2017-05-02

Similar Documents

Publication Publication Date Title
US10432183B2 (en) Clock generation circuit having deskew function and semiconductor integrated circuit device including same
US9766647B2 (en) Clock circuit for generating clock signal and semiconductor integrated circuit device including the same
US10096304B2 (en) Display controller for improving display noise, semiconductor integrated circuit device including the same and method of operating the display controller
US9252754B2 (en) Scan flip-flop, method thereof and devices having the same
US20140184619A1 (en) System-on-chip performing dynamic voltage and frequency scaling
US11315614B2 (en) Memory device including interface circuit and method of operating the same
US20180018583A1 (en) Electronics device performing software training on memory channel and memory channel training method thereof
KR20160069323A (ko) 저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들
TWI610538B (zh) 掃描正反器、其操作方法及包含該掃描正反器之裝置
US9722611B2 (en) Semiconductor circuits
US11392324B2 (en) Memory device including interface circuit and method of operating the same
JP2021043975A (ja) インターフェース回路並びにメモリ装置及びその動作方法
KR102081564B1 (ko) 파워 게이팅 회로 및 이를 포함하는 전자 시스템
TWI658470B (zh) 運用於雙倍資料率記憶體系統的先進先出電路
US10558255B2 (en) Hybrid hardware/firmware power management controller for media devices
US10033386B2 (en) Semiconductor circuits
US20130117476A1 (en) Low-power high-speed data buffer
US10038428B2 (en) Sequential circuit and operating method thereof
US10320369B2 (en) Sequential circuits and operating methods thereof
US9983617B2 (en) Integrated circuit and computing device having the same
US11907005B2 (en) Clock management circuit and multi-core system including the same
KR20140109128A (ko) 데이터 리드 방법과 상기 방법을 수행할 수 있는 장치들
JP2011175444A (ja) データプロセッサ、半導体装置及びデータ処理システム