TW201521361A - 時脈全自旋邏輯電路 - Google Patents

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TW201521361A
TW201521361A TW103127920A TW103127920A TW201521361A TW 201521361 A TW201521361 A TW 201521361A TW 103127920 A TW103127920 A TW 103127920A TW 103127920 A TW103127920 A TW 103127920A TW 201521361 A TW201521361 A TW 201521361A
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Dmitri E Nikonov
Sasikanth Manipatruni
Ian A Young
Vehbi Calayir
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Intel Corp
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Abstract

描述一閂包含：第一全自旋邏輯(ASL)裝置；耦接至第一ASL裝置的第二ASL裝置，第二ASL裝置藉由時脈訊號為可控制的；及耦接至第二ASL裝置的第三ASL裝置，其中第一ASL裝置和第三ASL裝置具有耦接至電源端子之各自的磁鐵。描述一正反器，其包含：第一ASL裝置；耦接至第一ASL裝置的第二ASL裝置，第二ASL裝置藉由第一時脈訊號為可控制的；耦接至第二ASL裝置的第三ASL裝置，第三ASL裝置藉由第二時脈訊號為可控制的，第二時脈訊號相對於第一時脈訊號為不同相位的；及耦接至第三ASL裝置的第四ASL裝置，其中第一ASL裝置和第四ASL裝置具有耦接至電源端子之各自的磁鐵。

Description

時脈全自旋邏輯電路
本發明係關於時脈全自旋邏輯電路。
為了尋找繼續微縮(scaling)積體電路並使計算更高效能，自旋電子裝置可被使用。在自旋電子裝置中，電子自旋攜帶及儲存資訊。如此之裝置之一特色為其非揮發性(即，計算狀態被保存，即使當至電路的電源被關掉時)。此特色打開一路徑至常關型、立即開(instantly-on)邏輯晶片，其消耗更少靜態電源及因此對移動系統是非常合適的。另一自旋電子裝置的特色為粒子的集體狀態(而不是個別的電子)經歷開關。因此，自旋電子裝置具有低得多的每位元開關能量的限制。自旋電子裝置的供應電壓可能不與漏電流相關及可被減少至幾十毫伏特。此導致更低有效功率。
自旋電子裝置之一例子為全自旋邏輯(ASL)裝置。然而，當ASL裝置在低供應電壓(例如，10mV)操作時，其在它的輸入及輸出非磁(non-magnet)處具有靜態 偏壓電流。此增加每一操作的能量。
100‧‧‧ASL裝置
102‧‧‧通道
200‧‧‧ASL反向器/緩衝器
300‧‧‧3-輸入ASL多閘極邏輯
302‧‧‧通道
400‧‧‧ASL全加器
400‧‧‧5-輸入多數閘極
402‧‧‧通道
402‧‧‧通道
500‧‧‧ASL閂
502‧‧‧通道
504‧‧‧間隔物
520‧‧‧閂
530‧‧‧閂
600‧‧‧ASL資料正反器
602‧‧‧通道
620‧‧‧ASL資料正反器
630‧‧‧ASL資料正反器
700‧‧‧管線結構
701‧‧‧管線1
702‧‧‧管線2
720‧‧‧圖
721‧‧‧波形Vclk1
722‧‧‧波形Vclk2
800‧‧‧管線結構
801‧‧‧管線1
802‧‧‧管線2
820‧‧‧圖
821‧‧‧波形Vclk4
822‧‧‧波形Vclk3
900‧‧‧管線結構
901‧‧‧管線層
901‧‧‧管線1
902‧‧‧管線層
902‧‧‧管線2
920‧‧‧管線結構
921‧‧‧管線1
922‧‧‧管線2
1000‧‧‧多閘極時脈ASL裝置
1002‧‧‧通道
1020‧‧‧多閘極時脈ASL裝置
1100‧‧‧多閘極ASL邏輯
1102‧‧‧通道
1600‧‧‧計算裝置
1610‧‧‧處理器
1620‧‧‧聲頻子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧I/O控制器
1650‧‧‧電源管理
1660‧‧‧記憶子系統
1670‧‧‧連接
1672‧‧‧蜂巢式連接
1674‧‧‧無線連接
1680‧‧‧週圍連接
1682‧‧‧至
1684‧‧‧從
1690‧‧‧處理器
1001a‧‧‧鐵磁體
1001b‧‧‧鐵磁體
1001c‧‧‧鐵磁體
1001d‧‧‧鐵磁體
1001g‧‧‧鐵磁體
1001h‧‧‧鐵磁體
1001i‧‧‧鐵磁體
1001j‧‧‧鐵磁體
1003a‧‧‧接地端子
1003b‧‧‧接地端子
1003c‧‧‧接地端子
1003d‧‧‧接地端子
1003e‧‧‧接地端子
1003f‧‧‧接地端子
1003g‧‧‧接地端子
1003h‧‧‧接地端子
1003i‧‧‧接地端子
1003j‧‧‧接地端子
1004a‧‧‧間隔物
1004b‧‧‧間隔物
1004c‧‧‧間隔物
1004d‧‧‧間隔物
1004e‧‧‧間隔物
1004f‧‧‧間隔物
1004g‧‧‧間隔物
1004h‧‧‧間隔物
1004i‧‧‧間隔物
1004j‧‧‧間隔物
101a‧‧‧鐵磁體
101b‧‧‧鐵磁體
102a‧‧‧通道部
102b‧‧‧通道部
103a‧‧‧地線
103b‧‧‧地線
104a‧‧‧間隔物
104b‧‧‧間隔物
1101a‧‧‧鐵磁體
1101b‧‧‧鐵磁體
1101c‧‧‧鐵磁體
1101d‧‧‧鐵磁體
1101e‧‧‧鐵磁體
1103a‧‧‧接地端子
1103b‧‧‧接地端子
1103c‧‧‧接地端子
1103d‧‧‧接地端子
1104a‧‧‧間隔物
1104b‧‧‧間隔物
1104c‧‧‧間隔物
1104d‧‧‧間隔物
1104e‧‧‧間隔物
301a‧‧‧鐵磁體
301c‧‧‧鐵磁體
301d‧‧‧鐵磁體
301d‧‧‧鐵磁體
303a‧‧‧接地端子
303a‧‧‧地線
303c‧‧‧地線
303d‧‧‧接地端子
303d‧‧‧地線
304a‧‧‧間隔物
304b‧‧‧間隔物
304d‧‧‧間隔物
401a‧‧‧鐵磁體
401b‧‧‧鐵磁體
401c‧‧‧鐵磁體
401d‧‧‧鐵磁體
401e‧‧‧鐵磁體
403a‧‧‧接地端子
403b‧‧‧接地端子
403d‧‧‧接地端子
404a‧‧‧間隔物
404b‧‧‧間隔物
404d‧‧‧間隔物
404e‧‧‧間隔物
501a‧‧‧鐵磁體
501b‧‧‧鐵磁體
501c‧‧‧鐵磁體
503a‧‧‧接地端子
503b‧‧‧接地端子
503c‧‧‧接地端子
504a‧‧‧間隔物
504b‧‧‧間隔物
504c‧‧‧間隔物
601a‧‧‧鐵磁體
601b‧‧‧鐵磁體
601c‧‧‧鐵磁體
601d‧‧‧鐵磁體
603c‧‧‧接地端子
603d‧‧‧接地端子
604a‧‧‧間隔物
604b‧‧‧間隔物
604c‧‧‧間隔物
604d‧‧‧間隔物
701a‧‧‧僕閂
701b‧‧‧電路
701c‧‧‧主閂
702a‧‧‧僕閂
702b‧‧‧電路
702c‧‧‧主閂
A‧‧‧輸入
B‧‧‧輸入
C‧‧‧輸出
Cin‧‧‧輸入
Comp.Cout‧‧‧互補Cout
D1‧‧‧輸入
D2‧‧‧輸入
DFF‧‧‧資料正反器
FMin1‧‧‧輸入
FMin2‧‧‧輸入
FMin3‧‧‧輸入
L‧‧‧輸入
STT‧‧‧自旋轉移力矩
Vclk‧‧‧時脈訊號
Vdd‧‧‧電源電壓
Vss‧‧‧接地電壓
本揭示的實施例從接下給予的發明內容中及從本揭示的各種實施例之附圖而將更全面地被了解，然而其不應被視為限制本揭示至特定實施例，而僅是用於解釋及理解。
圖1說明簡單的ASL(全自旋邏輯)裝置。
圖2說明ASL反向器/緩衝器。
圖3為根據一實施例之靜態3-輸入ASL邏輯。
圖4為根據一實施例之靜態ASL全加器。
圖5A至圖5C根據一實施例說明ASL閂和其操作層。
圖6A至圖6C根據一實施例說明正邊緣觸發ASL正反器和其操作層。
圖7A至圖7B根據一實施例說明使用正的電源供應及時脈波形的管線同步ASL邏輯。
圖8A至圖8B根據一實施例說明使用正的電源供應和負的電源供應及時脈波形之管線同步ASL邏輯。
圖9A至圖9B根據一實施例說明管線時脈ASL邏輯及關聯的時脈波形。
圖10A至圖10B為根據一實施例之多閘極時脈ASL邏輯的示例性實施例。
圖11為根據一實施例的使用時脈ASL裝置驅動ASL反向器之3-輸入多閘極ASL邏輯。
圖12為根據本揭示的一實施例之智能裝置或計算機系統或具有ASL裝置的SoC(單晶片系統)。
【發明內容及實施方式】
實施例描述使用ASL裝置以實現同步邏輯閂及正反器序向層元件功能。ASL裝置的時脈(clocking)減少靜態電流焦耳熱能量消耗及組合狀態元件及邏輯功能。實施例也可描述不同於同步ASL電路之時脈ASL裝置。在一實施例中，對於時脈ASL裝置，每個鐵磁體(FM)係耦接至在系統中的一時脈訊號。在一實施例中，對時脈ASL裝置，不變的供應電壓可能不被使用。
圖1說明簡單的ASL(全自旋邏輯)裝置100。ASL裝置100包括具有各自端子的鐵磁體(FM)101a和101b。在此例子中，各自的端子被耦接至電源(Vdd)。FM 101a和FM 101b在x-方向上(也稱為第一方向)延伸。在ASL中，各個FM(例如，101a)具有輸出(「右」)側(例如，其與通道部分102b相連接)和輸入(「左」)側(例如，其與通道部分102a相連接)，由間隔物104a所分開。類似的結構存在於其它鐵磁體(例如，101b)。間隔物104a和104b由絕緣材料組成。導電的非磁性(NM)金屬通道102連接前一層FM的輸出側和下一層FM的輸入側。被耦接至各個間隔物之右側為其他NM 103a和NM 103b，其被耦接至接地(Vss)。在一實施例中，於輸入側上的穿隧障壁可被移除，其較容 易製造且在自旋注入路徑中具有較小的電阻。
ASL裝置從驅動的FM之輸出側藉由流動通過非磁性金屬通道的自旋極化電流來操作，並造成自旋轉移力矩(STT)被施加於被驅動的FM的輸入側。力矩的大小和方向決定在被驅動的FM中之磁化的最終狀態。
在FM(101a和/或101b)中，電子的磁矩之多數指向磁化的方向。在圖1中的x、y、和z單元向量示出各軸之正方向。FM維度被選擇使得其易磁化軸及難磁化軸各自地為x-軸和z-軸。每個FM的磁化具有兩個穩定的狀態-在正的(+x)或負的(-x)方向擇一。當它的磁化指向+x方向時，其被視為邏輯1；及當它指向-x方向，其被視為邏輯0。再者，在圖1中，非磁性金屬線102為通道，且103a/103b為地線。間隔物104a/104b防止電流從一通道(例如，第一部分102a)流動下一通道(即，第二部分102b)。Vdd和Vss各自地為電源電壓及接地電壓。
用於邏輯實施，在ASL裝置中的非互易性(即，輸入/輸出區別)，係藉由設置地線(例如，103a)接近FM之一者(例如，101a)而致能。相似地，FM 101b與地線103b接近。對於通道102b的部分，驅動的FM為101a和被驅動的FM為101b。雖然輸入側和輸出側的面積可被設計為一樣的，地線(例如，103b)係接近每個FM(例如，101b)之一者的輸出側。因此，Vdd至Vss的電阻於輸出側上(即，通過101a、102b、和103b之路徑)為較 小的，相較於輸入側上(即，通過101b、102b、和103b之路徑)，及電流在輸出側為較大的。因此，相較於輸入側上，自旋極化密度於輸出側上為較大的。那個從驅動的FM 101a之輸出側至被驅動的FM 101b之輸入側產生淨自旋極化電流。藉由這些方式多個ASL裝置可輸入-至-輸出地被串接，而不用額外的轉換層(即，連接能力(concatenability))。
此外，FM 101a和101b具有兩個穩定的、低能量狀態(例如，在+x及-x方向上的磁化)，及自旋耗散(spin dissipation)造成磁化發展朝向穩定的狀態。因此，各個層的輸出開始於這些穩定的狀態之一者中。換句話說，若它們高於由FM能量障壁所決定的閾值(即，放大)，自旋訊號不會從層至層衰減及可從相當小地自旋極化電流被重新產生。這些性質使得ASL裝置適用於邏輯實施。
對於正的供應電壓，電子從Vss至Vdd穿過。當它們磁化時，以在相同方向上極化磁矩，FM 101a/101b從通道102取出電子。這留下在FM 101a/101b下的通道102中具有相反磁矩之自旋的累積。因為通道102電阻及地線(103a)的位置，在輸出側中的充電電流係遠高於在輸入側中的充電電流。因此，自旋的累積密度在輸出側上係較高的。電子從輸出至輸入側擴散及施加STT於被驅動的FM上。若STT係超過特定閾值，被驅動的FM之磁化轉換至相反於驅動的FM之磁化的方向。因此，對於正的供 應電壓，圖1示出之ASL裝置100操作為反向器。相似地，對於負的供應電壓，裝置操作為緩衝器，即被驅動的FM的磁化跟隨(「複製」)驅動的FM之磁化。
圖2說明ASL反向器/緩衝器200。其指出具有相同的參考數字(或名稱)之圖2的那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。ASL反向器/緩衝器200係類似於ASL 100，除了第二接地端子103b被移除。對於正的Vdd，FM 101b為FM 101a的NOT(即，對於正的Vdd，一反向器被形成)及對於負的Vdd，為FM 101a的COPY(即，對於負的Vdd，一緩衝器被形成)。
在接下的說明中，大量的細節被討論以提供對本揭示的實施例之更徹底的解釋。然而，對本發明所屬領域之熟悉技藝者，本揭示的實施例可被實踐而不用這些特定的細節將會是明顯的。在其它例子中，為了避免模糊本揭示的實施例，眾所周知的結構和裝置不以細節而以方塊圖的形式被示出。
注意，在實施例之對應的圖式中，訊號以線代表。有些線可能比較粗以指示更多成份的訊號路徑，和/或具有箭頭在一或多個端，以指示主要資訊流動方向。如此之指示不意圖為被限制的。而是，線被使用以與一或多個示例性實施例有關以促進對電路或邏輯單元更容易的理解。任何代表的訊號，由設計需求或偏好所指定，可實際上包含一或多個訊號，其可在任一方向上移動且可與任何適當類 型的訊號方案被實施。
貫穿說明書及在申請專利範圍中，術語「連接的」意指在被連接的東西之間的直接電性連接，而沒有任何中間的裝置。術語「耦接的」意指被連接的東西之間的直接電性連接或通過一或多個被動或主動中間的裝置之間接連接。術語「電路」意指一或多個被動和/或主動組件，其被安排以彼此共同協作以提供一期望的功能。術語「訊號」意指至少一電流訊號、電壓訊號或資料/時脈訊號。 「一(a)，」、「一(an)，」、及「上述(the)」的意思包括複數個參考物。「在...中(in)」包括「在...中(in)」及「在...上(on)」。
術語「微縮(scaling)」一般意指從一製程技術至另一製程技術轉換設計(簡圖及佈局)。術語「微縮(scaling)」一般也意指在相同的技術節點之內小型化佈局及裝置。術語「微縮(scaling)」也可意指相對於例如功率位準的另一參數之訊號頻率的調整(例如，慢下來(slow down)。術語「大體上(substantially)，」、「接近於(close)，」、「大約地(approximately)，」、「鄰近(near)，」和「大約(about)，」一般意指在目標值之+/-20%之內。
除非另有說明，序數形容詞「第一，」、「第二，」和「第三，」等等的使用來描述共同物體，僅指示相似的物體之不同例子被提及，而不意圖暗示描述之物體必須在以一給定的順序，不論是時間上地、空間上地排序或以任 何其他方式。
為了實施例的目的，電晶體為金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、及基極(bulk)端子。電晶體也包括三閘(Tri-Gate)和鰭式場效(FinFet)電晶體、全包覆式閘極電晶體(Gate All Around Cylindrical Transistor)或實現電晶體功能性的其它裝置像是奈米碳管或自旋電子裝置。源極端子和汲極端子可為相同的端子且在此為可交換地。本發明所屬領域之熟悉技藝者將意識到其他電晶體，例如，雙極接面(Bi-polar junction)電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等等，可被使用而不悖離本揭示的範疇。術語「MN」指示n-型電晶體(例如，NMOS、NPN BJT等等)和術語「MP」指示p-型電晶體(例如，PMOS、PNP BJT等等)。
圖3為根據一實施例之靜態3-輸入ASL邏輯300。其指出具有相同的參考數字(或名稱)之圖3的那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
在此實施例中，三個輸入由FM 301a、301d、和301c形成。在此實施例中，三個ASL裝置經由共同通道302一起被耦接。在一實施例中，第一ASL裝置包含FM 301a、間隔物304a、和接地端子303a，其中間隔物304a在通道302中提供障壁。在一實施例中，第二ASL裝置包含FM 301b和間隔物304b，其中間隔物304b在通道 302中提供障壁。在一實施例中，第三ASL裝置包含FM 301d、間隔物304d、和接地端子303d，其中間隔物304d在通道302中提供障壁。在一實施例中，輸出係藉由在具有關聯間隔物304b的FM 301b之下的通道而復活(revive)。
在接下的實施例中，不同識別符在不同的附圖中被使用，但它們先前已經被討論。例如，在圖1中的FM 101a與在圖3中的FM 303a相同。同樣地，圖1的間隔物104a與在圖3中的間隔物304a相同。
ASL邏輯300形成多數閘極(MG)式ASL裝置。ASL裝置基於類比操作來操作(即，在被驅動的FM的自旋電流之總和)，但在被驅動的FM中具有閾值障壁(threshold barrier)，以數位型式(即，經由被驅動的FM的磁化之兩個穩定狀態之任一者)解析及再生輸出。在一實施例中，具有奇數個輸入的MG可被有效地建立。
在一實施例中，驅動的FM(即，301a、301c、和301d)是相等的。在一實施例中，地線(即，303a、303c、和303d)具有相等的尺寸。在一實施例中，同樣地，連接對應之驅動的FM至被驅動的FM的各通道302具有相同的維度。
針對ASL MG閘極300的真值表由表1給予。在此實施例中，具有不相等的輸入通道長度之多數閘極仍適當地運作，但為了其正確的運作而對長度不同之可容忍性可取決於自旋擴散長度(即，與材料相關)。
根據一實施例，NAND/AND和NOR/OR閘可由3-輸入MG 300所建立，其藉由在正的x-方向或負的x-方向之任一者上固定一驅動的FM之磁化。當它被固定在+x方向上時，對於正的Vdd，3-輸入MG 300操作為NOR閘，及對於負的Vdd，其操作為OR閘。在一實施例中，當一個驅動的FM之磁化被固定在-x方向時，對於正的Vdd，3-輸入MG 300操作為NAND閘，及對於負的Vdd，其操作為AND閘。針對NAND/AND和NOR/OR設計的總結係在表1被說明，其中FMin1(即，301a)被視為控制，而FMin2(即，301c)及FMin3(即，301d)被視為 NAND/AND/NOR/OR功能之邏輯輸入。在一實施例中，藉由排列，多數閘極的任何輸入可作為控制。
圖4為根據一實施例之靜態ASL全加器400。其指出具有相同的參考數字(或名稱)之圖4之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
在一實施例中，靜態ASL全加器400包含五個ASL裝置，其具有各自的接地端子。在此實施例中，三個輸入(即，A、B、和Cin)由FM 401a、401d、和401c所形成，其中Cin意指攜帶輸入(carry-in input)。在此實施例中，五個ASL裝置經由共同通道402一起被耦接。在一實施例中，第一ASL裝置包含FM 401a、間隔物404a、和接地端子403a，其中間隔物404a在通道402中提供障壁。在一實施例中，第二ASL裝置包含FM 401b、間隔物404b、和接地端子403b，其中間隔物404b在通道402中提供障壁。在一實施例中，第三ASL裝置包含FM 401d、間隔物404d、和接地端子403d，其中間隔物404d在通道402中提供障壁。在一實施例中，第四ASL裝置包含FM 401b、間隔物404b、和接地端子403b。在一實施例中，第五ASL裝置包含FM 401e(即，Comp.S)和間隔物404e。
在一實施例中，ASL 400為一位元的全加器，其合算兩個一位元的輸入(A和B)與輸入的(incoming)攜帶Cin，及產生總合(S)及輸出的(outgoing)攜帶Cout作 為輸出。在一實施例中，Cout變為邏輯1，當至少到全加計的三個輸入之兩個為邏輯1。在一實施例中，具有輸入(A、B和Cin)的3-輸入MG可對於正的Vdd產生互補Cout(即，Comp.Cout)。
表2展示互補S可被得到，對於正的Vdd，其藉由具有輸入(A、B、Cin、和兩個互補Cout’s)的5-輸入多數閘極400。在一實施例中，互補Cout的強度可被設定為其它輸入(A、B和Cin)的強度之兩倍，其藉由相對於其它通道，在互補Cout及S之間藉由注入自旋極化電流而被量化來調整通道的長度和寬度。
在一實施例中，一位元的全加器400簡化為兩個串接3-輸入多數閘極(MG)。在一實施例中，回路(loopback)結構不影響在磁鐵中的輸入-輸出隔離。在一實施例中，作為在通道402中的輸入之磁鐵，由最接近於接地電極 (或導線)的磁鐵所決定。在一實施例中，互補的訊號之回路至其輸入部分不改變磁鐵的動力學，因為其在與其本身磁化之相同方向上注入自旋極化。
在一實施例中，當輸入A被設定為邏輯0，和輸入(B和Cin)，互補S對應於XNOR(互斥NOR)閘的輸出。在一實施例中，當輸入A被設定為邏輯1時，再一次和輸入(B和Cin)，互補S對應於XOR(互斥-OR)閘的輸出。在一實施例中，任何其他隨機的閘極可由在此章節所提出之ASL閘極來建立。在一實施例中，至FM 401a-e的端子被耦接至時脈訊號而非不變的電源Vdd。
圖5A至圖5C根據一實施例說明ASL閂和其操作層。其指出具有相同的參考數字(或名稱)之圖5A至圖5C之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
閂為位準敏感裝置。當時脈訊號為低時，閂為不透明的(即，在兩個連續的閘極層之間阻擋訊號傳輸)；及當時脈訊號為高時，閂為透明的(即，從前一層傳輸訊號至下一層)。圖5A根據一實施例說明ASL閂500。圖5B說明ASL閂520，當至ASL閂500的時脈訊號在Vss位準時。圖5C說明ASL閂530，當至ASL閂500的時脈訊號在Vdd位準時。
在一實施例中，ASL閂500包含具有三個輸入的至少三個ASL裝置。在此實施例中，三個輸入係由鐵磁體A 501a；L 501b、和B 501c的輸入側所形成。在此實施例 中，三個ASL裝置經由共同通道502一起被耦接。在一實施例中，第一ASL裝置包含FM 501a、間隔物504a、和接地端子503a，其中間隔物504a在通道502中提供障壁。在一實施例中，第二ASL裝置包含FM 501b、間隔物504b、和接地端子503b，其中間隔物504b在通道502中提供障壁。在一實施例中，第三ASL裝置包含FM 501c、間隔物504c、和接地端子503c，其中間隔物504c在通道502中提供障壁。
在此實施例中，Vclk為時脈訊號，其在Vdd和Vss之間(例如，10mV和0V)週期性地改變。在一實施例中，A為在前一層中的最後FM 501a，及B為在下一層中的第一FM 501b。在一實施例中，當Vclk為低時，如閂520所示，在中間的FM 501b(即，L)不允許電流流動朝向B，及同時其取樣A的值。在一實施例中，當Vclk變成高時，如閂530所示，閂530變為透明的，其允許資料從A流動至B(即，從前一層至下一層)。
在實施例中，時脈訊號(例如，Vclk)由時脈緩衝器(或時脈合成電路)所產生。在一實施例中，時脈緩衝器(未示出)藉由時脈閘控訊號而為可控制的，前述時脈閘控訊號由時脈控制電路(未示出)所產生。在一實施例中，時脈控制電路可針對時脈緩衝器動態地施加具有可控制的相位之正的、負的、或浮動的時脈訊號以提供至鐵磁體。在一實施例中，時脈控制電路包含自旋邏輯裝置和/或CMOS裝置。
在實施例中，供應給FM之電源為可獨立控制的。例如，在一實施例中，控制電路被設置以產生訊號使得電源選擇電路提供正的、負的、或浮動的電源至FM。在一實施例中，電源選擇包含自旋邏輯裝置和/或CMOS裝置的電路。在一實施例中，控制電路包含自旋邏輯裝置和/或CMOS裝置。在一實施例中，對於FM之各者的時脈訊號及電源供應係由電路所提供，前述電路可被獨立地控制或被動態地控制以提供正的電源、負的電源、浮動訊號、正的時脈訊號、或負的時脈訊號給FM。在一實施例中，電路包含自旋邏輯裝置和/或CMOS裝置。
圖6A至圖6C根據一實施例說明正邊緣觸發ASL正反器及它們的操作層。其指出具有相同的參考數字(或名稱)之圖6A至圖6C之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
DFF(資料正反器)為邊緣觸發定序元件。它們在時脈訊號的上升或下降邊緣傳輸取樣的資料。主閂DFF可經由兩個背對背(back-to-back)閂被實施。圖6A根據一實施例說明ASL DFF 600。圖6B說明ASL DFF 620，其中D1為透明的及D2為不透明的。圖6C說明ASL DFF 630，其中D為不透明的及D2為透明的。
在一實施例中，ASL DFF 600包含至少四個ASL裝置，其具有四個輸入。在此實施例中，四個輸入係由輸入大小的鐵磁體A 601a、D1 601b(其接收Vclk1)、D2 601c(其接收Vclk2)、和B 601d所形成，其中Vclk1和Vclk2相對於彼此為具有不同相位的時脈訊號。例如，Vclk2為Vclk1之反的版本。在此實施例中，四個ASL裝置經由共同通道602一起被耦接。在一實施例中，第一ASL裝置包含FM 601a、間隔物604a、和接地端子603a，其中間隔物604a在通道602中提供障壁。在一實施例中，第二ASL裝置包含FM 601b、間隔物604b、和接地端子603b，其中間隔物604b在通道602中提供障壁。在一實施例中，第三ASL裝置包含FM 601c、間隔物604c、和接地端子603c，其中間隔物604c在通道602中提供障壁。在一實施例中，第四ASL裝置包含FM 601d、間隔物604d、和接地端子603d，其中間隔物604d在通道602中提供障壁。
在一實施例中，當主閂正傳輸(transmitting)時，僕閂不傳輸及反之亦然。讓我們假設在時間t=0，主閂正傳輸及僕閂不傳輸。因此，主閂在時間t=0時，開始取樣前一層。當主閂關閉時及僕閂開始傳輸，僕閂從主閂取得最後取樣的資料並傳輸它至下一層。
在一實施例中，主-僕閂ASL DFF使用串聯耦接之兩個ASL閂而被實施，其中Vclk1(時脈訊號)為反的Vclk2(時脈訊號)，各自地，A為在前一層中之最後的FM、B為在下一層中的第一FM、及D1和D2為主和僕ASL閂。在圖6A至圖6C中所示出的DFF為一正邊緣觸發DFF，因為在Vclk的上升邊緣傳輸從前一層取樣的資 料至下一層。
例如，對於具有Vclk1及Vclk2的ASL正邊緣觸發DFF，其具有4ns週期及50%工作週期，直到2ns，D1為不透明的和D2為透明的。在2ns和4ns之間，D1傳輸A的值至D2，而D2為不透明的。在4ns之後，D2變為透明的並傳輸最後取樣的A至B。在一實施例中，藉由互換Vclk1和Vclk2，負邊緣觸發DFF被得到。
在一實施例中，用於序向ASL元件之時脈電路(clocking circuitry)係使用CMOS邏輯而建立以產生時脈，其在Vss及+/-Vdd之間雙態觸變(toggling)，其為低至幾個或幾十個mV。在一實施例中，CMOS邏輯(未示出)被使用以產生時脈相位。在一實施例中，CMOS邏輯以高電壓供應(例如，1V)來推動。在一實施例中，電壓擺動係降低至適當的位準對於使用節能電壓調節器技術(例如，切換電容器DC-至-DC變換器)之ASL。
圖7A至圖7B根據一實施例說明使用正的電源供應及時脈波形的管線同步ASL邏輯。其指出具有相同的參考數字(或名稱)之圖7A至圖7B之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
同步邏輯基於時脈訊號操作。在一實施例中，靜態ASL閘極(即，組合ASL電路)與序向ASL元件耦接以形成同步ASL電路。在一實施例中，序向ASL元件係設置於一些靜態ASL閘極組成的組合的每個ASL電路之 後。圖7A為根據一實施例之具有兩個管線(即，管線1 701和管線2 702)串聯耦接的管線結構700。
在一實施例中，各管線層(例如，701和702)含有一主ASL閂701c/702c、一僕ASL閂701a/702a及一組合ASL電路701b/702b(即，串接靜態ASL閘極)。在一實施例中，在相同管線層中的組件被連接至相同的供應電壓，而對應的時脈在前述供應電壓和Vss之間轉換(transition)。在一實施例中，由Vclk1控制的ASL僕閂701a接收訊號A。在一實施例中，ASL僕閂701a的輸出由使用正的Vdd操作之靜態ASL閘極701b所接收。在一實施例中，組合電路701b的輸出C由使用Vclk2操作之ASL主閂701c接收。圖7B說明具有波形Vclk1 721及Vclk2 722的圖720。在此，x-軸為時間及y-軸為電壓。
在一實施例中，當序向由ASL DFF(資料正反器)提供時，同步ASL電路在單一系統中一同包含反相及非-反相ASL閘極。在如此之實施例中，既然在ASL DFF中的主閂及僕閂不同時為透明的，各組合層係與每個其它組合層隔離。在一實施例中，不管其它層，各組合層可被連接至正的供應電壓或負的供應電壓之任一者。在一實施例中，連接至主閂的時脈訊號在Vss及連接至前一層的供應電壓之間雙態觸變(toggle)；及連接至僕閂的時脈訊號在Vss及連接至下一層的供應電壓之間雙態觸變。此外，至主閂及僕閂的時脈訊號為相反相位，使得主閂及僕閂兩者無法在時脈的相同相位期間導通。
圖8A至圖8B根據一實施例說明使用正的電源供應和負的電源供應及時脈波形之管線同步ASL邏輯。其指出具有相同的參考數字(或名稱)之圖8A至圖8B之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
圖8A為根據一實施例之具有兩個管線(即，管線1 801和管線2 802)串聯耦接的管線結構800。相較於圖7A的實施例，圖8A的實施例針對管線1組合邏輯701b使用正的Vdd及針對管線2組合邏輯702b使用負的Vdd。在此實施例中，ASL僕閂702a以時脈Vclk3操作，及ASL主閂702c以時脈Vclk4操作，其中Vclk3及Vclk4為負的時脈訊號及彼此為不同相位。例如，Vclk4為反的Vclk3，如圖8B所示。圖8B說明具有波形Vclk3 822及Vclk4 821的圖820。在此，x-軸為時間及y-軸為電壓。在此實施例中，負的供應電壓致能非-反相組合邏輯層。
圖9A至圖9B根據一實施例說明管線時脈ASL邏輯及關聯的時脈波形。其指出具有相同的參考數字(或名稱)之圖9A至圖9B之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
在一實施例中，在同步ASL電路中(參考圖7A至圖7B及圖8A至圖8B所示)，僅有序向元件被連接至時脈訊號，及其它元件被連接至不變的電源。圖9A至圖9B 的時脈ASL裝置中，每個FM係連接至在系統中的一時脈訊號。在一實施例中，沒有不變的供應電壓被使用在時脈ASL裝置中。
圖9A為根據一實施例之管線結構900，其說明連接(concatenate)在一起之時脈ASL式管線層901和902。在此實施例中，管線1 901的組合ASL電路(即靜態ASL閘極)被耦接至Vclk2。在一實施例中，管線2 902的組合ASL電路(即，靜態ASL閘極)被耦接至Vclk2或Vclk4。在一實施例中，當管線2 902的組合ASL電路(即，靜態ASL閘極)被耦接至Vclk4然後管線2的僕閂702a係耦接至Vclk3及管線2的主閂702c耦接至Vclk4。在一實施例中，當管線2 902的組合ASL電路(即，靜態ASL閘極)係耦接至Vclk2然後管線2的僕閂702a係耦接至Vclk1及管線2的主閂702c係耦接至Vclk2。
在一實施例中，時脈ASL系統可具有四個不同時脈訊號，使得它們係基於兩對2-相時脈(2-phase clock)。例如，Vclk1、Vlk2、Vclk3、Vclk4，其中Vclk 2相對於Vclk1有相位差，及其中Vclk3為負的時脈訊號及相對於也是負的時脈訊號的Vclk4有相位差。在如此之實施例中，一對2-相時脈在Vss和正的供應電壓(例如，Vclk1及Vclk2)之間雙態觸變而另一對在Vss和負的供應電壓(例如，Vclk3及Vclk4)之間雙態觸變。在一實施例中，在相同層中的FM可被連接至這些四個時脈訊號之任 一者，使得在鄰近層中的FM被連接至具有相反時脈相位的時脈訊號。
在一實施例中，在相同層中的所有FM被連接至相同的時脈訊號。例如，管線1 901的FM組合電路701b被連接至Vclk2。圖9B為管線結構920，其說明彼此連接的兩個管線(管線1 921和管線2 922)。在一實施例中，既然所有層彼此隔離(即，兩個連續的層從不同時傳輸資料)，在層之間的時脈也以類似方法被分佈。例如，921的組合電路(即，靜態ASL閘極)701b以Vclk1操作以處理輸入A及產生輸出E。在此例子中，922的組合電路(即，靜態ASL閘極)702b以相對於Vclk1有相位差的Vclk2操作。在一實施例中，當921的組合電路(即，靜態ASL閘極)701b以Vclk3操作時，922的組合電路(即，靜態ASL閘極)702b以Vclk4操作。
圖10A至圖10B為根據一實施例之多閘極時脈ASL裝置的示例性實施例。其指出具有相同的參考數字(或名稱)之圖10A至圖10B之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
根據一實施例，在圖10A的多閘極時脈ASL裝置1000中，多於一個FM依據相同的時脈訊號被時控(clock)及被串接(cascade)。在一實施例中，多閘極時脈ASL裝置1000包含具有十個輸入的十個FM。在一實施例中，第一ASL裝置包含FM 1001a、通道1002、間 隔物1004a、和接地端子1003a。在一實施例中，第二ASL裝置包含FM 1001c、通道1002、間隔物1004c、和接地端子1003c。在一實施例中，第三ASL裝置包含FM 1001d、通道1002、間隔物1004d、和接地端子1003d。在此實施例中，FM 1001a，FM 1001c、和FM 1001d由Vclk1所控制。
在一實施例中，第四ASL裝置包含FM 1001b、通道1002、間隔物1004b、和接地端子1003b。在一實施例中，第五ASL裝置包含FM 1001e、通道1002、間隔物1004e、和接地端子1003e。在一實施例中，第六ASL裝置包含FM 1001f、通道1002、間隔物1004f、和接地端子1003f。在一實施例中，第七ASL裝置包含FM 1001g、通道1002、間隔物1004g、和接地端子1003g。在一實施例中，第八ASL裝置包含FM 1001h、通道1002、間隔物1004h、和接地端子1003h。在此實施例中，FM 1001e、FM 1001f、FM 1001g、FM 1001h由Vclk1所控制。
在一實施例中，第九FM包含FM 1001i、通道1002、間隔物1004i、接地端子1003i。在一實施例中，第十FM包含FM 1001j、通道1002、間隔物1004j、接地端子1003j。在此實施例中，第九和第十ASL裝置的FM 1001i和1001j由Vclk2所控制。在一實施例中，在相同層中的所有FM被連接至相同的時脈訊號。既然所有的層彼此為隔離的(即，兩個連續的層從不同時傳輸資料)，我們可以在層之間分佈時脈。
根據一實施例，在圖10B的多閘極時脈ASL裝置1020中，多於一個FM依據相同的時脈訊號被時控及被串接。在此實施例中，在連續的邏輯層中的每個FM由替代時脈相位來被時控。例如，第一層(即，第一、第二和第三ASL裝置)由Vclk1所控制、第二層(即，第四、第六、和第七ASL裝置)由Vclk2所控制、第三層(即，第九ASL裝置)由Vclk3所控制、和第四層(即，第十ASL裝置)由Vclk4所控制。在此實施例中，第五和第八ASL裝置的FM由Vclk1所控制。
圖11為根據一實施例的使用時脈ASL裝置驅動ASL反向器之3-輸入多閘極ASL邏輯1100。其指出具有相同的參考數字(或名稱)之圖11之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
在此實施例中，多閘極ASL邏輯1100包含三層一層1、層2、和層3。在一實施例中，層1包含第一、第二、和第三ASL裝置。在一實施例中，層1由Vclk1所控制。在一實施例中，第一ASL裝置包含FM 1101a、通道1102，接地端子1103a、間隔物1104a，其中FM 1101a由Vclk1所控制。在一實施例中，第二ASL裝置包含FM 1101c、通道1102、接地端子1103c、間隔物1104c，其中FM 1101c由Vclk1所控制。在一實施例中，第三ASL裝置包含FM 1101d、通道1102、接地端子1103d、間隔物1104d，其中FM 1101d由Vclk1所控制。
在一實施例中，第二層包含第四ASL裝置。在一實施例中，第四ASL裝置由Vclk2所控制。在此實施例中，第二層係耦接至第一層。在一實施例中，第四ASL裝置包含FM 1101b、通道1102、接地端子1103b、間隔物1104b，其中FM 1101b由Vclk2所控制。在一實施例中，第三層包含第五ASL裝置。在一實施例中，第五ASL裝置由Vclk1所控制。在此實施例中，第三層係耦接至第二層。在一實施例中，第五ASL裝置包含FM 1101e、通道1102、和間隔物1104e，其中FM 1101e由Vclk1所控制。
在此實施例中，3-輸入MG(多閘極)1100為驅動的反向器。例如，針對4ns週期及50%工作週期的Vclk1及Vclk2，直到2ns僅有在層2中FM 1101b傳輸訊號，所以反向器係在評估模式中，及寫入其結果至在層3中的FM 1101e。在一實施例中，在2ns及4ns之間，在層1和層3中的FM 1101a、1101c、1101d傳輸訊號，且在層2中的FM 1101b不傳輸。當3-輸入MG 1100係在評估模式時，結果被儲存在層2中的FM 1101b。在4ns之後，再一次，在層2中的FM 1101b導通，因此開關反向器1100導通，而其它FM關閉。在最後2ns，所有FM導通，除了在層2中的FM。
圖12為根據本揭示的一實施例之具有同步和時脈ASL裝置的智能裝置或計算機系統或SoC(單晶片系統)。圖12為根據本揭示的一實施例之具有能帶參考架 構的智能裝置或計算機系統或SoC(單晶片系統)。其指出具有相同的參考數字(或名稱)之圖12之那些元件與任何其它圖式的元件一樣可以任何類似於所描述之方式操作或運作，但不受此限制。
圖12說明行動裝置的實施例之方塊圖，其中平面介面連接器可被使用。在一實施例中，計算裝置1600代表移動計算裝置，像是平板電腦、行動電話或智慧型手機、無線致能電子書，或其它無線移動裝置。可以理解的是，大致示出某些組件，及不是如此之計算裝置之所有組件被示出在計算裝置1600中。
在一實施例中，計算裝置1600包括具有參考實施例所描述之同步和/或時脈ASL裝置的第一處理器1610。計算裝置1600的其它區塊也可包括具有參考實施例所描述之同步和/或時脈ASL裝置的設備。本揭示的各種實施例也可包含在1670之內的網路介面像是無線介面使得系統實施例可被整合為無線裝置，例如，行動電話或個人數位助理或穿戴式裝置。
在一實施例中，處理器1610(和/或處理器1690)可包括一或多個實體的，像是微處理器、應用處理器、微控制器、可程式邏輯裝置、或其它處理方式。處理器1690可為選擇性的。當實施例示出兩個處理器時，單一或多於兩個的處理器可被使用。由處理器1610執行的處理操作包括操作平台或操作系統的執行，於操作平台或操作系統上，應用程式和/或裝置功能被執行。處理操作包括與具 有人類使用者或具有其它裝置的I/O(輸入/輸出)有關的操作、與電源管理有關的操作、和/或與連接計算裝置1600至另一裝置有關的操作。處理操作也可包括與聲頻I/O和/或顯示I/O有關的操作。
在一實施例中，計算裝置1600包括聲頻子系統1620，其代表與提供聲頻功能至計算裝置關聯的硬體(例如，聲頻硬體及聲頻電路)和軟體(例如，驅動器、編解碼器)組件。聲頻功能可包括揚聲器和/或耳機輸出、和麥克風輸入。針對如此之功能的裝置可被整合至計算裝置1600，或被連接至計算裝置1600。在一實施例中，與計算裝置1600的使用者互動係藉由被接收並由處理器1610處理的聲頻命令所提供。
顯示子系統1630代表硬體(例如，顯示裝置)和軟體(例如，驅動器)組件，其對使用者提供視覺的和/或觸覺的顯示以與計算裝置1600互動。顯示子系統1630包括顯示介面1632，其包括使用特定螢幕或硬體裝置以提供一顯示器給使用者。在一實施例中，顯示介面1632包括與處理器1610分開的邏輯以執行至少一些與顯示有關的處理。在一實施例中，顯示子系統1630包括觸控螢幕(或觸控板)裝置，其提供輸出和輸入兩者給使用者。
I/O控制器1640代表與使用者的互動有關的硬體裝置和軟體組件。I/O控制器1640係可操作的以管理聲頻子系統1620和/或顯示子系統1630之部分的硬體。額外地，I/O控制器1640說明針對額外的裝置的連接點，前述額外 的裝置連接至計算裝置1600，使用者可能通過其與系統互動。例如，可被附加至計算裝置1600的裝置可包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其它顯示裝置、鍵盤或小鍵盤裝置、或用於以特定應用像是讀卡機或其它裝置使用之其它I/O裝置。
如上所述，I/O控制器1640可與聲頻子系統1620和/或顯示子系統1630互動。例如，透過麥克風或其它聲頻裝置的輸入可對計算裝置1600的一或多個應用程式或功能提供輸入或建議。額外地，聲頻輸出可被提供而取代顯示輸出、或除顯示輸出此外。在另一例子中，若顯示子系統1630包括觸控螢幕，顯示裝置也扮演為輸入裝置，其可至少部分地由I/O控制器1640來管理。於計算裝置1600上，也可有額外的按鈕或開關以提供由I/O控制器1640來管理的I/O功能。
在一實施例中，I/O控制器1640管理像是加速計、相機、光感測器或其它環境感測器的裝置，或其它可被包括在計算裝置1600中的硬體。輸入可為直接使用者互動的部分，和提供環境的輸入至系統以影響其操作(像是對噪音的過濾、針對亮度偵測調整顯示器、針對相機利用閃光、或其它特色)。
在一實施例中，計算裝置1600包括電源管理1650，其管理電池電力使用、電池的充電、和與電力節能操作有關的特色。記憶子系統1660包括用於儲存資訊在計算裝置1600中的記憶體裝置。記憶體可包括非揮發性(若至 記憶體裝置的功率中斷，狀態不會改變)和/或揮發性(若至記憶體裝置的功率中斷，狀態為不確定的)記憶體裝置。記憶子系統1660可儲存應用程式資料、使用者資料、音樂、相片、文件、或其它資料、和與應用程式的執行和計算裝置1600的功能有關的系統資料(不論長期的或暫時的)。
實施例的元件也被提供為機器可讀媒體(例如，記憶體1660)用以儲存電腦可執行指令(例如，實施任何在此討論的處理之指示)。機器可讀媒體(例如，記憶體1660)可包括，但不受此限制，快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光學卡、相變記憶體(PCM)、或適用於用於儲存電子或電腦可執行指令之其它類型的機器可讀媒體。例如，本揭示的實施例可被下載為電腦程式(例如，BIOS)，其可經由通訊鏈結(例如，數據機或網路連接)的資料訊號之方式而從遠程電腦(例如，伺服器)轉移至請求的電腦(例如，客戶)。
連接1670包括硬體裝置(例如，無線和/或有線連接器和通訊硬體)及軟體組件(例如，驅動器、協定堆疊)以致能計算裝置1600與外部分裝置通訊。計算裝置1600可為獨立的裝置，像是其它計算裝置、無線存取點、或基地台、和週邊設備像是磁頭組、印表機、或其它裝置。
連接1670可包括多個不同類型的連接。概括來說，計算裝置1600以蜂巢式連接1672和無線連接1674來說 明。蜂巢式連接1672一般指藉由無線載波所提供之蜂巢式網路連接，像是經由GSM(用於移動通訊之全球系統)或變化或衍生物、CDMA(碼分多重存取)或變化或衍生物、TDM(時分多工)或變化或衍生物、或其它蜂巢式服務標準所提供。無線連接(或無線介面)1674意指不為蜂巢式的無線連接，及可包括個人區域網路(像是藍牙、近場等等)、區域網路(像是Wi-Fi)、和/或網域網路(像是WiMax)、或其它無線通訊。
週圍連接1680包括硬體介面和連接器，和軟體組件(例如，驅動器、協定堆疊)以使得週圍設備連接。可以理解的是計算裝置1600可為至其它計算裝置的週圍裝置(「至」1682)，又為具有週圍裝置(「從」1684)連接至其。計算裝置1600通常具有「對接(docking)」連接器以連接至其它計算裝置，其用於像是管理(例如，下載和/或上傳、變換、同步)內容於計算裝置1600上的目的。額外地，對接連接器可允許計算裝置1600連接至允許計算裝置1600控制內容輸出的某些週邊設備，例如，至聲頻視覺的或其它系統。
除了專屬對接連接器或其它專屬連接硬體之外，計算裝置1600可經由共同或標準式連接器製造週圍連接1680。常見類型可包括通用序列匯流排(USB)連接器(其可包括任何不同數量的不同硬體介面)、顯示埠包括微型顯示埠(MDP)、高解析多媒體介面(HDMI)、火線、或其它類型。
在說明書的參考：「實施例(an embodiment)，」、「一實施例(one embodiment)，」、「一些實施例，」、或「其它實施例」意指與被包括在至少一些實施例中的實施例有關所描述之獨特的特色、結構、或特徵，但不一定為所有實施例。「實施例(an embodiment)，」、「一實施例(one embodiment)，」、或「一些實施例，」的不同表現形式不一定全指相同的實施例。若說明書說明組件、特色、結構、或特徵包括「可(may)，」、「可(might)」，或「可(could)」，那獨特的組件、特色、結構、或特徵不被要求被包括。若說明書或申請專利範圍指「一(a)」或「一(an)」元件，其不意指只有前述元件之一者。若說明書或申請專利範圍指「額外的」元件，其不排除多於一個之額外的元件。
再者，獨特的特色、結構、功能、或特徵可以任合適當的方式在一或多個實施例中被結合。例如，第一實施例可與第二實施例可在任何地方被結合，與兩個實施例關聯的獨特的特色、結構、功能、或特徵為不相互互斥的。
當本揭示已經與其特定實施例被連同描述時，鑑於前面的描述，如此之實施例的許多替代、修改及變化對本發明領域技術之熟悉者而言將會是顯而易見的。例如，其它記憶體架構例如，動態RAM(DRAM)可使用所討論的實施例。本揭示的實施例意圖包含關於所附的申請專利範圍的最廣範疇之所有如此之替代、修改、及變化。
此外，為了說明和討論的簡明，及不模糊本揭示，連 接至積體電路(IC)晶片及其它組件的熟知電源/接地可或可能不被示出在所呈現的圖式之內。再者，為了避免模糊本揭示，配置可以方塊圖的形式被示出，以及鑑於關於如此之方塊圖配置的實施詳情係高度取決於本揭示將被實施(即，如此之詳情應在本發明所屬領域之熟悉技藝者的視界之內)之平台內的事實。其中為了描述本揭示的示例實施例而被提出之特定細節(例如，電路)，對本發明所屬領域之熟悉技藝者而言，本揭示可不以這些特定細節或這些特定細節的變化來被實踐將會是顯而易見的。因此，本說明書被視為說明用的而非限制。
接下的例子屬於更進一步實施例。在例子中的詳情可在一或多個實施例中的任何地方被使用。在此所描述之設備的所有選擇性特色也可就方法或處理而言而被實施。
例如，在一實施例中，一設備被提供，其包含：第一鐵磁體；耦接至上述第一鐵磁體的第二鐵磁體，上述第二鐵磁體藉由時脈訊號為可控制的；及耦接至上述第二鐵磁體的第三鐵磁體，其中上述第一鐵磁體和上述第三鐵磁體具有耦接至電源端子之各自的磁鐵。
在一實施例中，上述第一、第二、和第三鐵磁體之各者各自地形成第一、第二、和第三全自旋邏輯(ASL)裝置，其各者包括：具有第一端子的磁鐵，上述磁鐵在第一方向上延伸；具有第二端子的非磁，上述非磁在不同於上述第一方向的第二方向上延伸；及耦接至上述磁鐵的非導體，上述非導體在上述第二方向上延伸以從上述非磁互連 的第二部分隔離非磁互連的第一部分，上述第二部分耦接至上述磁鐵和上述非磁，上述非磁互連在上述第一方向上延伸。
在一實施例中，上述第一端子係耦接至用於上述第一ASL裝置的電源端子。在一實施例中，上述第一端子係耦接至用於上述第二ASL裝置的上述時脈訊號。在一實施例中，上述第一端子係耦接至用於上述第三ASL裝置的電源端子。在一實施例中，上述第二端子係耦接至接地。在一實施例中，對於上述ASL裝置之各者的上述第一端子，其為獨立可控制地被耦接至正的電源、負的電源、浮動節點、正的時脈訊號、或負的時脈訊號。在一實施例中，上述設備更包含時脈閘極控制電路以提供控制訊號來用以獨立控制上述第一端子的耦接至正的電源、負的電源、浮動節點、正的時脈訊號、或負的時脈訊號。在一實施例中，上述電源端子係耦接至至少下列之一者：正的電源；負的電源；或浮動節點。
在另一例子中，一設備被提供，其包含：第一鐵磁體；耦接至上述第一鐵磁體的第二鐵磁體，上述第二鐵磁體藉由第一時脈訊號為可控制的；耦接至上述第二鐵磁體的第三鐵磁體，上述第三鐵磁體藉由第二時脈訊號為可控制的，上述第二時脈訊號相對於上述第一時脈訊號為不同相位的；及耦接至上述第三鐵磁體的第四鐵磁體，其中上述第一鐵磁體和上述第四鐵磁體具有各自的磁鐵耦接至電源端子。
在一實施例中，上述第一、第二、第三、和第四鐵磁體之各者各自地形成第一、第二、第三、和第四全自旋邏輯(ASL)裝置，其各者包括：具有第一端子的磁鐵，上述磁鐵在第一方向上延伸；具有第二端子的非磁，上述非磁在不同於上述第一方向的第二方向上延伸；及耦接至上述磁鐵的非導體，上述非導體在上述第二方向上延伸以從上述非磁互連的第二部分隔離非磁互連的第一部分，上述第二部分耦接至上述磁鐵和上述非磁，上述非磁互連在上述第一方向上延伸。
在一實施例中，上述第一端子係耦接至用於上述第一ASL裝置的電源端子。在一實施例中，上述第一端子係耦接至用於上述第二ASL裝置的上述第一時脈訊號。在一實施例中，上述第一端子係耦接至用於上述第三ASL裝置的上述第二時脈訊號。在一實施例中，上述第一端子係耦接至用於上述第四ASL裝置的電源端子。在一實施例中，上述第二端子係耦接至接地。在一實施例中，對於上述ASL裝置之各者的上述第一端子，其為獨立可控制地被耦接至正的電源、負的電源、浮動節點、正的時脈訊號、或負的時脈訊號。在一實施例中，上述設備更包含時脈閘極控制電路以提供控制訊號來用以獨立控制上述第一端子的耦接至正的電源、負的電源、浮動節點、正的時脈訊號、或負的時脈訊號。在一實施例中，上述電源端子係耦接至至少下列之一者：正的電源；負的電源；或浮動節點。
在一實施例中，一種具有全自旋邏輯(ASL)裝置的管線設備，上述管線設備，包含：第一管線層包括：包括ASL裝置的第一序向單元，上述ASL裝置之一者具有耦接至第一時脈訊號的磁鐵；包括一或多個ASL裝置的組合邏輯，上述組合邏輯耦接至上述第一序向單元，具有一或多個磁鐵的上述組合邏輯耦接至電源；及包括ASL裝置的第二序向單元，上述ASL裝置之一者具有耦接至第二時脈訊號的磁鐵，上述第二序向單元耦接至上述組合邏輯。在一實施例中，上述管線設備更包含時脈緩衝器以產生第一時脈訊號和第二時脈訊號，其中上述第二時脈訊號相對於上述第一時脈訊號為不同相位的。在一實施例中，上述第一序向單元和上述第二序向單元為ASL式閂或ASL式正反器之一者。在一實施例中，上述管線設備更包含：耦接至上述第一管線層的第二管線層。
在一實施例中，其中上述第二管線層包含：包括ASL裝置的第一序向單元，上述ASL裝置之一者具有耦接至第三時脈訊號的磁鐵；包括一或多個ASL裝置的組合邏輯，上述組合邏輯耦接至上述第一序向單元，具有一或多個磁鐵的上述組合邏輯耦接至電源；及包括ASL裝置的第二序向單元，上述ASL裝置之一者具有耦接至第三時脈訊號的磁鐵，上述第二序向單元耦接至上述組合邏輯。在一實施例中，至上述第二管線層的上述電源為負的電源。
在一實施例中，上述管線設備更包含時脈緩衝器以提 供上述第三時脈訊號和第四時脈訊號，其中上述第三時脈訊號和上述第四時脈訊號在上述負的電源的電壓位準和接地之間振盪。在一實施例中，其中至上述第二管線層的上述電源為正的電源。在一實施例中，上述管線設備更包含時脈緩衝器以提供上述第三時脈訊號和上述第四時脈訊號，其中上述第三時脈訊號和上述第四時脈訊號以在上述正的電源的電壓位準和接地之間振盪，其中上述第三時脈訊號具有大體上對齊上述第一時脈訊號的相位，以及其中上述第四時脈訊號具有大體上對齊上述第二時脈訊號的相位。
在另一例子中，計算機系統被提供，其包含：記憶體；耦接至記憶體的處理器，處理器具有根據實施例的閂設備之閂；及用於允許處理器與另一裝置通訊的無線介面。
在另一例子中，系統被提供，其包含：記憶體；耦接至記憶體的處理器，處理器具有根據實施例的正反器設備之正反器；及用於允許處理器與另一裝置通訊的無線介面。
在另一例子中，系統被提供，其包含：記憶體；耦接至記憶體的處理器，處理器具有根據實施例的管線設備之管線設備；及用於允許處理器與另一裝置通訊的無線介面。
摘要被提供以允許讀者確定公開技術的本質和要點。摘要被理解為是不被使用來限制申請專利範圍的範疇或意 思。隨後的申請專利範圍在此被整合至發明內容，以各請求項本身為分開的實施例。
500‧‧‧ASL閂
501a‧‧‧鐵磁體
501b‧‧‧鐵磁體
501c‧‧‧鐵磁體
502‧‧‧通道
503a‧‧‧接地端子
503b‧‧‧接地端子
503c‧‧‧接地端子
504a‧‧‧間隔物
504b‧‧‧間隔物
504c‧‧‧間隔物

Claims (25)

  1. 一種設備，包含：第一鐵磁體；耦接至上述第一鐵磁體的第二鐵磁體，上述第二鐵磁體藉由時脈訊號為可控制的；及耦接至上述第二鐵磁體的第三鐵磁體，其中上述第一鐵磁體和上述第三鐵磁體具有耦接至電源端子之各自的磁鐵。
  2. 如申請專利範圍第1項所述之設備，其中上述第一、第二、和第三鐵磁體之各者各自地形成第一、第二、和第三全自旋邏輯(ASL)裝置，其各者包括：具有第一端子的磁鐵，上述磁鐵在第一方向上延伸；具有第二端子的非磁，上述非磁在不同於上述第一方向的第二方向上延伸；及耦接至上述磁鐵的非導體，上述非導體在上述第二方向上延伸以從上述非磁互連的第二部分隔離非磁互連的第一部分，上述第二部分耦接至上述磁鐵和上述非磁，上述非磁互連在上述第一方向上延伸。
  3. 如申請專利範圍第2項所述之設備，其中上述第一端子係耦接至用於上述第一ASL裝置的電源端子。
  4. 如申請專利範圍第2項所述之設備，其中上述第一端子係耦接至用於上述第二ASL裝置的上述時脈訊號。
  5. 如申請專利範圍第2項所述之設備，其中上述第一端子係耦接至用於上述第三ASL裝置的電源端子。
  6. 如申請專利範圍第2項所述之設備，其中上述第二端子係耦接至接地。
  7. 如申請專利範圍第2項所述之設備，其中對於上述ASL裝置之各者的上述第一端子，其為獨立可控制地被耦接至正的電源、負的電源、或浮動節點，其中上述設備更包含時脈閘極控制電路以提供控制訊號來用以獨立控制上述第一端子的耦接至正的電源、負的電源、或浮動節點。
  8. 如申請專利範圍第1項所述之設備，其中上述電源端子係耦接至至少下列之一者：正的電源；負的電源；或浮動節點。
  9. 一種設備，包含：第一鐵磁體；耦接至上述第一鐵磁體的第二鐵磁體，上述第二鐵磁體藉由第一時脈訊號為可控制的；耦接至上述第二鐵磁體的第三鐵磁體，上述第三鐵磁體藉由第二時脈訊號為可控制的，上述第二時脈訊號相對於上述第一時脈訊號為不同相位的；及耦接至上述第三鐵磁體的第四鐵磁體，其中上述第一鐵磁體和上述第四鐵磁體具有各自的磁鐵耦接至電源端子。
  10. 如申請專利範圍第9項所述之設備，其中上述第一、第二、第三、和第四鐵磁體之各者各自地形成第一、 第二、第三、和第四全自旋邏輯(ASL)裝置，其各者包括：具有第一端子的磁鐵，上述磁鐵在第一方向上延伸；具有第二端子的非磁，上述非磁在不同於上述第一方向的第二方向上延伸；及耦接至上述磁鐵的非導體，上述非導體在上述第二方向上延伸以從上述非磁互連的第二部分隔離非磁互連的第一部分，上述第二部分耦接至上述磁鐵和上述非磁，上述非磁互連在上述第一方向上延伸。
  11. 如申請專利範圍第10項所述之設備，其中上述第一端子係耦接至：用於上述第一ASL裝置的電源端子；用於上述第二ASL裝置的上述第一時脈訊號；用於上述第三ASL裝置的上述第二時脈訊號；或用於上述第四ASL裝置的電源端子。
  12. 如申請專利範圍第11項所述之設備，其中上述第二端子係耦接至接地。
  13. 如申請專利範圍第11項所述之設備，其中對於上述ASL裝置之各者的上述第一端子，其為獨立可控制地被耦接至正的電源、負的電源、或浮動節點。
  14. 如申請專利範圍第13項所述之設備，更包含時脈閘極控制電路以提供控制訊號來用以獨立控制上述第一端子的耦接至正的電源、負的電源、或浮動節點。
  15. 如申請專利範圍第14項所述之設備，其中上述電 源端子係耦接至至少下列之一者：正的電源；負的電源；或浮動節點。
  16. 一種具有全自旋邏輯(ASL)裝置的管線設備，上述管線設備，包含：第一管線層包括：包括ASL裝置的第一序向單元，上述ASL裝置之一者具有耦接至第一時脈訊號的磁鐵；包括一或多個ASL裝置的組合邏輯，上述組合邏輯耦接至上述第一序向單元，具有一或多個磁鐵的上述組合邏輯耦接至電源；及包括ASL裝置的第二序向單元，上述ASL裝置之一者具有耦接至第二時脈訊號的磁鐵，上述第二序向單元耦接至上述組合邏輯。
  17. 如申請專利範圍第16項所述之管線設備，更包含時脈緩衝器以產生第一時脈訊號和第二時脈訊號，其中上述第二時脈訊號相對於上述第一時脈訊號為不同相位的。
  18. 如申請專利範圍第16項所述之管線設備，其中上述第一序向單元和上述第二序向單元為ASL式閂或ASL式正反器之一者。
  19. 如申請專利範圍第18項所述之管線設備，更包含：耦接至上述第一管線層的第二管線層。
  20. 如申請專利範圍第19項所述之管線設備，其中上述第二管線層包含：包括ASL裝置的第一序向單元，上述ASL裝置之一者具有耦接至第三時脈訊號的磁鐵；包括一或多個ASL裝置的組合邏輯，上述組合邏輯耦接至上述第一序向單元，具有一或多個磁鐵的上述組合邏輯耦接至電源；及包括ASL裝置的第二序向單元，上述ASL裝置之一者具有耦接至第三時脈訊號的磁鐵，上述第二序向單元耦接至上述組合邏輯。
  21. 如申請專利範圍第20項所述之管線設備，其中至上述第二管線層的上述電源為負的電源，及更包含時脈緩衝器以提供上述第三時脈訊號和第四時脈訊號，其中上述第三時脈訊號和上述第四時脈訊號在上述負的電源的電壓位準和接地之間振盪。
  22. 如申請專利範圍第21項所述之管線設備，其中至上述第二管線層的上述電源為正的電源，及更包含時脈緩衝器以提供上述第三時脈訊號和上述第四時脈訊號，其中上述第三時脈訊號和上述第四時脈訊號在上述正的電源的電壓位準和接地之間振盪，其中上述第三時脈訊號具有實質上對齊上述第一時脈訊號的相位，以及其中上述第四時脈訊號具有實質上對齊上述第二時脈訊號的相位。
  23. 一種系統，包含：記憶體； 耦接至上述記憶體的處理器，上述處理器具有如申請專利範圍第1項至第8項所述之設備之任一者的閂；及用於允許上述處理器與另一裝置通訊的無線介面。
  24. 一種系統，包含：記憶體；耦接至上述記憶體的處理器，上述處理器具有如申請專利範圍第9項至第15項所述之設備之任一者的正反器；及用於允許上述處理器與另一裝置通訊的無線介面。
  25. 一種系統，包含：記憶體；耦接至上述記憶體的處理器，上述處理器具有如申請專利範圍第16項至第22項所述之管線設備之任一者的管線；及用於允許上述處理器與另一裝置通訊的無線介面。
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