CN104425002B - 时钟控制全自旋逻辑电路 - Google Patents

时钟控制全自旋逻辑电路 Download PDF

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Abstract

本发明涉及时钟控制全自旋逻辑电路。描述了一种锁存器，其包括：第一全自旋逻辑(ASL)器件；耦合至所述第一ASL器件的第二ASL器件，所述第二ASL器件能够由时钟信号控制；以及耦合至所述第二ASL器件的第三ASL器件，其中，所述第一和第三ASL器件具有相应的耦合至电源端子的磁体。描述了一种触发器，其包括：第一ASL器件；耦合至所述第一ASL器件的第二ASL器件，所述第二ASL器件能够由第一时钟信号控制；耦合至所述第二ASL器件的第三ASL器件，所述第三ASL器件能够由第二时钟信号控制，所述第二时钟信号相对于所述第一时钟信号异相；以及耦合至所述第三ASL器件的第四ASL器件，其中，所述第一和第四ASL器件具有耦合至电源端子的相应磁体。

Description

时钟控制全自旋逻辑电路
背景技术
为了寻求一种使集成电路持续地按比例缩小并且使计算更具能量效率的方式，可以采用电子自旋器件。在电子自旋器件中，电子自旋携带并存储信息。这样的器件的一个特征是其非易失性(即，即使在关闭电路的供电时仍能保存计算状态)。这一特征打开了通往常断的、瞬时接通逻辑芯片的途径，所述逻辑芯片消耗的静态功率要低得多，因而非常合乎移动系统的需求。电子自旋器件的另一特征是粒子的集体状态(而不是各个电子)经历开关。因而，电子自旋器件的每一位具有低得多的开关能量。电子自旋器件的电源电压可能与漏电流无关，因而能够使其降至几十毫伏。这将使得有功功率降低。
电子自旋器件的一个例子是全自旋(ASL)器件。但是，尽管ASL器件以低电源电压(例如，10mV)工作，但是在其输入和输出非磁体处具有晶体偏置电流。这提高了每次操作的能量。
附图说明
通过下文给出的详细说明以及本公开内容的各种实施例的附图，本公开内容的实施例将得到更加充分的理解，但是不应将所述说明和附图看作使本公开内容局限于具体的实施例，它们只是用于说明和理解。
图1示出了一种简单的ASL(全自旋逻辑)器件。
图2示出了一种ASL反相器/缓冲器。
图3是根据一个实施例的静态3输入ASL逻辑。
图4是根据一个实施例的静态ASL全加器。
图5A-C示出了根据一个实施例的ASL锁存器及其操作阶段。
图6A-C示出了根据一个实施例的正沿触发ASL触发器及其操作阶段。
图7A-B示出了根据一个实施例的采用正电源的流水线同步ASL逻辑和时钟波形。
图8A-B示出了根据一个实施例的采用正电源和负电源的流水线同步ASL逻辑和时钟波形。
图9A-B示出了根据一个实施例的流水线时钟控制ASL逻辑和相关时钟波形。
图10A-B是根据一个实施例的多门时钟控制ASL逻辑的示范性实施例。
图11是根据一个实施例的采用时钟控制ASL器件驱动ASL反相器的3输入多门ASL逻辑。
图12是根据本公开内容的一个实施例的具有ASL器件的智能装置或计算机系统或SoC(芯片上系统)。
具体实施方式
实施例描述了用于实现同步逻辑锁存器和触发器的顺序级元件功能的ASL器件。ASL器件的时钟控制降低了静态电流焦耳热能量消耗，并将状态元件与逻辑功能结合了起来。所述实施例还描述了不同于同步ASL电路的时钟控制ASL器件。在一个实施例中，对于时钟控制ASL器件而言，将每一铁磁体(FM)耦合至系统中的一个时钟信号。在一个实施例中，对于时钟控制ASL器件而言可以不采用恒定电源电压。
图1示出了一种简单的ASL(全自旋逻辑)器件100。所述ASL器件100包括具有相应的端子的铁磁体(FM)101a和101b。在本范例中，将相应的端子耦合至电源(Vdd)。FM 101a和FM 101b沿x方向(又称为第一方向)延伸。在ASL中，每一FM(例如，101a)具有通过间隔体104a隔开的输出(右)侧(例如，其与沟道部分102b的接口)和输入(左)侧(例如，其与沟道部分102b的接口)。对于其他铁磁体(例如，101b)而言存在类似的结构。间隔体104a和104b由绝缘材料构成。导电非磁性(NM)金属沟道102连接前一级FM的输出侧和下一级FM的输入侧。将耦合至地(Vss)的其他NM 103a和NM 103b耦合至每一间隔体的右侧。在一个实施例中，能够去除输入侧上的隧穿势垒，这样更容易制造，而且在自旋注入路径中具有更小的电阻。
ASL器件通过自旋极化电流工作，该电流从驱动FM的输出侧流经非磁性金属沟道，并产生施加到驱动FM的输入侧上的自旋转移矩(STT)。所述 转矩的大小和方向决定着驱动FM中的磁化的最终状态。
FM(101a和/或101b)中的电子的磁矩中的大部分指向磁化方向。图1中的x、y、z单位向量示出了每一轴的正向。选择FM尺寸使其易磁化轴和难磁化轴分别为x轴和z轴。每一FM的磁化具有两个稳定状态，所述两个稳定状态要么处于正(+x)方向内，要么处于负(-x)方向内。在其磁化指向+x方向时，将其作为逻辑1处理；在其磁化指向-x方向时，将其作为逻辑0处理。此外，在图11中，非磁性金属线102是沟道，103a/103b是接地引线。间隔体104a/104b避免了电流从一个沟道(例如，第一部分102a)流到下一沟道(例如，第二部分102b)。Vdd和Vss分别是电源电压和地电压。
对于逻辑实现而言，通过将接地引线(例如，103a)置于更加靠近FM之一(例如，101a)的位置而实现ASL器件中的非易失性(即，输入/输出区别)。类似地，FM 101b更加靠近接地引线103b。对于沟道102b这部分而言，驱动FM是101a，受到驱动的FM是101b。尽管可以将输入和输出侧的面积设计为是等同的，但是接地引线(例如，103b)接近每一FM(例如，101b)的输出侧。因此，从Vdd到Vss的电阻在输出侧(即，通过101a、102b和103b的路径)上比在输入侧(即，通过101b、102b和103b的路径)上小，并且电流在输出侧上更大。因而，输出侧上的自旋极化密度比在输入侧上大。其建立了从驱动FM 101a的输出侧到受到驱动的FM101b的输入侧的净自旋极化电流。通过这些措施，能够在不需要额外的转换级(即，连接能力(concatenability))的情况下对多个ASL器件进行从输入到输出的级联。
此外，FM 101a和101b具有两个稳定的低能量状态(例如，朝+x方向和-x方向的磁化)，自旋消散将使得磁化朝向所述稳定状态演变。因此，每一级的输出在这些稳定状态之一当中开始。换言之，自旋信号不会发生级间劣化，如果所述自旋信号处于根据FM能量势垒确定的阈值以上，那么能够由相对较小的自旋极化电流再生所述自旋信号(即放大)。这些特性使得ASL器件适于逻辑实现。
对于正电源电压而言，电子从Vss穿越至Vdd。FM 101a/101b借助按照与其磁化方向相同的方向极化的磁矩从沟道102提取电子。这使得具有 相反磁矩的自旋在处于FM101a/101b下面的沟道102内累积。由于沟道102的电阻和接地引线(103a)的位置的原因，输出侧的电荷电流要比输入侧的电荷电流高得多。因而，自旋的累积密度在输出侧更高。电子从输出侧扩散至输入侧，并对受到驱动的FM施加STT。如果STT处于某一阈值以上，那么受到驱动的FM的磁化将切换至与驱动FM的磁化相反的方向内。因而，对于正电源电压而言，图1所示的ASL器件100作为反相器工作。类似地，对于负电源电压而言，该器件作为缓冲器工作，并且受到驱动的FM的磁化遵从(复制)驱动FM的磁化。
图2示出了一种ASL反相器/缓冲器200。需要指出的是，图2的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。ASL反相器/缓冲器200与ASL 100类似，只是去除了第二接地端子103b。对于正Vdd而言，FM 101b是FM 101a的NOT(即，对于正Vdd而言形成了反相器)，对于负Vdd而言是FM 101a的COPY(即，对于负Vdd而言形成了缓冲器)。
在下述说明中，将讨论很多细节以提供对本公开的实施例的更加透彻的解释。但是，显然，对于本领域技术人员而言，能够在不需要这些具体的细节的情况下实践本公开的实施例。在其他情况下，通过方框图的形式而未详细地示出了公知的结构和器件，以避免对本公开的实施例造成混淆。
注意，在所述实施例的对应附图中，采用线表示信号。某些线较粗，其表示具有更多的构成信号通路，和/或在一个或多个末端具有箭头，其指示原始信息流向。这样的指示并非旨在构成限制。相反，联系一个或多个示范性实施例使用所述线能够促进对电路或逻辑单元的更容易的理解。任何所代表的根据设计需要或偏好指定的信号都可以实际包括一个或多个可以沿任一方向传播并且可以采用任何类型的信号方案实施的信号。
在说明书中通篇采用的以及在权利要求中采用的“连接”一词是指被连接的东西之间的直接电连接，而没有任何中间装置。“耦合”一词要么是指所连接的东西之间的直接电连接，要么是指通过一个或多个无源或有源中间装置的间接连接。“电路”一词是指一个或多个被布置为相互协作以提供预期功能的无源和/或有源部件。“信号”一词是指至少一个电流信号、电压信号或数据/时钟信号。单数冠词的含义包括复数个引述对象。“在……内”的含义包括“在……内”和“在……上”。
“换算”一词一般是指将设计(图解和布局)从一种处理技术变换至另一处理技术。“换算”一词一般还指在相同的技术节点内缩小布局和装置尺寸。“换算”一词还可以指相对于另一参数，例如，电源电平调整信号频率(例如，放慢)。词语“基本上”、“接近”、“大约”、“近于”以及“左右”一般是指处于目标值的+/-20％内。
除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词顺序描述共同对象只是表明正在引述类似对象的不同实例，而不是暗指所描述的对象必须按照排列的方式或者任何其他方式处于既定的时间或者空间顺序内。
出于所述实施例的目的，所述晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体块(bulk)端子。所述晶体管还包括Tri-Gate和FinFet晶体管、栅极居于周围的圆柱形晶体管或者其他实现晶体管的功能的器件，例如碳纳米管或电子自旋器件。源极和漏极端子可以是等同的端子，在文中可互换使用。本领域技术人员将认识到，在不背离本公开的范围的情况下可以采用其他晶体管，例如，双极结型晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。“MN”一词是指n型晶体管(例如，NMOS、NPN、BJT等)，“MP”一词是指p型晶体管(例如，PMOS、PNP、BJT等)。
图3是根据一个实施例的静态3输入ASL逻辑300。需要指出的是，图3的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
在这一实施例中，所述的三个输入是由FM 301a、301d和301c形成的。在这一实施例中，通过公共的沟道302将三个ASL器件耦合到一起。在一个实施例中，第一ASL器件包括FM 301a、间隔器304a和接地端子303a，其中，间隔体304a在沟道302中提供了势垒。在一个实施例中，第二ASL器件包括FM 301b和间隔体304b，其中，间隔体304b在沟道302中提供了势垒。在一个实施例中，第三ASL器件包括FM 301d，间隔体304d和接地端子303d，其中，间隔体304d在沟道302中提供了势垒。在一个实施例中，通过处于具有相关间隔体304b的FM301b下面的沟道再生输出。
在下述实施例中,在不同的附图中采用了不同的标识符，但是前面已 经对其进行了讨论。例如，图1中的FM 101a与图3中的FM 303a相同。类似地，图1的间隔体104a与图3的间隔体304a相同。
ASL逻辑300形成了基于多数决定门(MG)的ASL器件。ASL器件基于模拟运算(即，受驱动FM处的自旋电流的求和)工作，但是借助受驱动FM中的阈值势垒以数字形式解析并再生输出(即通过受驱动FM的磁化得到两个稳定状态中的任一者)。在一个实施例中，能够有效率地构建具有奇数个输入的MG。
在一个实施例中，各驱动FM(即，301a、301c和301d)是等同的。在一个实施例中，各接地引线(即，303a、303c和303d)具有等同尺寸。在一个实施例中，将对应的驱动FM连接至受驱动FM的每一沟道302也具有相同尺寸。
表1：3输入MG的真值表以及对NAND/AND以及NOR/OR门设计的举例说明
通过表1给出了ASL MG门300的真值表。在这一实施例中，具有不等的输入沟道长度的多数决定门仍将正确地运行，但是其正确运行的容许长度差异可能取决于自旋扩散长度(即，是材料相关的)。
根据一个实施例，可以由3输入MG 300构建NAND/AND和NOR/OR门，其方式是将一个驱动FM的磁化固定到正x方向或者负x方向内。在将其固定到+x方向内时，对于正Vdd而言所述3输入MG 300作为NOR门工作，对于负Vdd而言所述3输入MG 300作为OR门工作。在一个实施例中，在将一个驱动FM的磁化固定到-x方向内时，对于正Vdd而言3输入MG 300作为NAND门工作，对于负Vdd而言3输入MG 300作为AND门工作。在表1中示出了NAND/AND和NOR/OR设计的摘要，其中，将FMin1(即，301a)看作是控制，同时将FMin2(即301c)和FMin3(即，301d)看作是 NAND/AND/NOR/OR功能的逻辑输入。在一个实施例中，通过置换，所述多数决定门的输入中的任何一者都能够充当控制。
图4是根据一个实施例的静态ASL全加器400。需要指出的是，图4的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
在一个实施例中，静态ASL全加器400包括五个具有相应的接地端子的ASL器件。在这一实施例中，所述的三个输入(即，A、B、Cin)是由FM 401a、401d和401c形成的，其中，Cin是指进位输入。在这一实施例中，通过公共的沟道402将五个ASL器件耦合到一起。在一个实施例中，第一ASL器件包括FM 401a、间隔体404a和接地端子403a，其中，间隔体404a在沟道402中提供势垒。在一个实施例中，第二ASL器件包括FM 401b、间隔体404b和接地端子403b，其中，间隔体404b在沟道402中提供势垒。在一个实施例中，第三ASL器件包括FM 401d、间隔体404d和接地端子403d，其中，间隔体404d在沟道402中提供势垒。在一个实施例中，第四ASL器件包括FM 401b、间隔体404b和接地端子403b。在一个实施例中，第五ASL器件包括FM401e(即，Comp.S)和间隔体404e。
在一个实施例中，ASL 400是一位全加器，其使两个一位输入(A和B)与输入进位Cin相加，并生成和(S)和输出进位Cout作为输出。在一个实施例中，在通往全加器的三个输入中的至少两个为逻辑1时，Cout变为逻辑1。在一个实施例中，对于正Vdd而言，具有所述输入(A、B和Cin)的3输入MG能够生成互补Cout(即，Comp.Cout)。
表2：基于ASL的全加器的真值表
表2演示了对于正Vdd而言能够通过具有所述输入(A、B、Cin和两个互补Cout)的5输入多数决定门400获得互补S。在一个实施例中，能够按照注入自旋极化电流的定量表示，通过相对于其他沟道调整互补Cout和S之间的沟道的长度和宽度而将互补Cout的强度设置为是其他输入(A、B和Cin)的强度的两倍。
在一个实施例中，将一位全加器简化为两个级联的3输入多数决定门(MG)。在一个实施例中，所述环回结构不影响磁体中的输入－输出隔离。在一个实施例中，在沟道402中充当输入的磁体是由哪一磁体最接近接地电极(或引线)决定的。在一个实施例中，将与其输入部分互补的信号环回不会改变磁体的动态特性，因为其将注入所处方向与其自身的磁化相同的自旋极化。
在一个实施例中，在将输入A设为逻辑0时，互补S对应于具有所述输入(B和Cin)的XNOR(同或)门的输出。在一个实施例中，在将输入A设置为逻辑1时，互补S对应于还是采用所述输入(B和Cin)的XOR(异或)门的输出。在一个实施例中，可以由在本节中提出的ASL门构建任何其他的任意门。在一个实施例中，将通往FM 401a-e的端子耦合至时钟信号以替代恒定电源Vdd。
图5A-C示出了根据一个实施例的ASL锁存器及其操作阶段。需要指出的是，图5A-C的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
锁存器是电平敏感器件。在时钟信号低时锁存器是不透明的(即，阻挡两个相继的门级之间的信号传输)；在时钟信号高时是透明的(即，将来自前一级的信号传输至下一级)。图5A示出了根据一个实施例的ASL锁存器500。图5B示出了通往ASL锁存器500的时钟信号处于Vss电平时的ASL锁存器520。图5B示出了通往ASL锁存器500的时钟信号处于Vdd电平时的ASL锁存器530。
在一个实施例中，ASL锁存器500包括至少三个ASL器件连同三个输入。在这一实施例中，所述三个输入是由铁磁体A 501a、L 501b和B 501c的输入侧形成的。在这一实施例中通过公共的沟道502将三个ASL器件耦合 到一起。在一个实施例中，第一ASL器件包括FM501a、间隔体504a和接地端子503a，其中，间隔体504a在沟道502中提供势垒。在一个实施例中，第二ASL器件包括FM 501b、间隔体504b和接地端子503b，其中，间隔体504b在沟道502中提供势垒。在一个实施例中，第三ASL器件包括FM 501c、间隔体504c和接地端子503c，其中，间隔体504c在沟道502中提供势垒。
在这一实施例中，Vclk是在Vdd和Vss(例如，10mV和0V)之间周期性地变化的时钟信号。在一个实施例中，A是前一级中的最后一个FM 501a，B是下一级中的第一个FM 501b。在一个实施例中，在如锁存器520所示Vclk低时，处于中间的FM 501b(即L)不允许电流朝向B流动，同时其对A的值抽样。在一个实施例中，在如锁存器530所示Vclk转高时，锁存器530变成透明的，从而允许数据从A流到B(即，从前一级到下一级)。
在实施例中，通过时钟缓冲器(或者时钟合成电路)生成时钟信号(例如，Vclk)。在一个实施例中，时钟缓冲器(未示出)可由时钟控制电路(未示出)生成的时钟选通控制信号加以控制。在一个实施例中，时钟控制电路能够动态地施行由所述时钟缓冲器提供给所述铁磁体的具有可控相位的正、负或浮置时钟信号。在一个实施例中，所述时钟控制电路包括自旋逻辑器件和/或CMOS器件。
在实施例中，用于所述FM的电源是可独立控制的。例如，在一个实施例中，提供了一种控制电路，该电路生成的信号使得电源选择电路向FM提供正、负或浮置电源。在一个实施例中，所述电源选择电路包括自旋逻辑器件和/或CMOS器件。在一个实施例中，所述时钟电路包括自旋逻辑器件和/或CMOS器件。在一个实施例中，由能够受到独立控制或者动态控制的电路提供用于所述FM中的每者的时钟信号和电源，从而向所述FM提供正电源、负电源、浮置信号、正时钟信号或负时钟信号。在一个实施例中，所述电路包括自旋逻辑器件和/或CMOS器件。
图6A-C示出了根据一个实施例的正沿触发ASL触发器(flip-flop)及其操作阶段。需要指出的是，图6A-C的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
DFF(数据触发器)是信号沿触发的顺序操作元件。它们传输在时钟信 号的上升沿或下降沿传输抽样数据。可以通过两个背对背的锁存器实现主从DFF。图6A示出了根据一个实施例的ASL DFF 600。图6B示出了D1透明，D2不透明的ASL DFF 620。图6C示出了D1不透明，D2透明的ASL DFF630。
在一个实施例中，ASL DFF 600包括至少四个ASL器件连同四个输入。在这一实施例中，所述四个输入是由铁磁体A 601a、D1601b(其接收Vclk1)、D2601c(其接收Vclk2)和B601d的输入侧形成的，其中，Vclk1和Vclk2是相对于彼此具有不同相位的时钟信号。例如，Vclk2是Vclk1的倒相版本。在这一实施例中，通过公共的沟道602将四个ASL器件耦合到一起。在一个实施例中，第一ASL器件包括FM 601a、间隔体604a和接地端子603a，其中，间隔体604a在沟道602中提供势垒。在一个实施例中，第二ASL器件包括FM 601b、间隔体604b和接地端子603b，其中，间隔体604b在沟道602中提供势垒。在一个实施例中，第三ASL器件包括FM 601c、间隔体604c和接地端子603c，其中，间隔体604c在沟道602中提供势垒。在一个实施例中，第四ASL器件包括FM 601d、间隔体604d和接地端子603d，其中，间隔体604d在沟道602中提供势垒。
在一个实施例中，在主锁存器正在传输的同时，从锁存器不进行传输，或反之。我们假设在时间t＝0上，主锁存器在进行传输，而从锁存器则不然。因此，在时间t＝0上主锁存器开始对前一级采样。在主锁存器关闭，从锁存器开始传输时，从锁存器从主锁存器获得最后一次采样的数据，并将其传输至下一级。
在一个实施例中，采用两个串联耦合的ASL锁存器实施主从ASL DFF，其中，Vclk1(时钟信号)是倒相的Vclk2(时钟信号)，A是前一级中的最后一个FM，B是下一级中的第一个FM，D1和D2分别是主ASL锁存器和从ASL锁存器。图6A-C所示的DFF是正沿触发DFF，因为其在Vclk的上升边将抽样数据从前一级传输至下一级。
例如，对于采用具有4ns的周期和50％的占空比的Vclk1和Vclk2的ASL正沿触发DFF而言，直到2ns为止D1都是不透明的，D2都是透明的。在2ns和4ns之间，D1将A的值传输至D2，而D2则是不透明的。在4ns之后，D2变为透明的，并将最后抽样的A传输至B。在一个实施例中，通 过使Vclk1和Vclk2互换获得下降沿触发DFF。
在一个实施例中，采用CMOS逻辑构建用于顺序ASL元件的时钟电路，从而生成在Vss和低至几mV或几十mV的+/-Vdd之间之间进行切换的时钟。在一个实施例中，采用CMOS逻辑(未示出)生成时钟相位。在一个实施例中，采用高压电源(例如，1V)对所述CMOS逻辑供电。在一个实施例中，采用有功率效率的电压调节器技术(例如，开关电容器DC到DC转换器)使电压摆动下降至适当的水平。
图7A-B示出了根据一个实施例的采用正电源的流水线同步ASL逻辑和时钟波形。需要指出的是，图7A-B的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
同步逻辑在时钟信号的基础上工作。在一个实施例中，各静态ASL门(即，各组合ASL电路)与顺序ASL元件耦合，以形成同步ASL电路。在一个实施例中，将顺序ASL元件置于每一由若干静态ASL门构成的组合ASL电路之后。图7A是根据一个实施例的采用两个串联的管道(即，管道1 701和管道2 702)的流水线架构700。
在一个实施例中，每一流水线级(即701和702)含有一个主ASL锁存器701c/702c、一个从ASL锁存器701a/702a以及一个组合ASL电路701b/702b(即，级联的静态ASL门)。在一个实施例中，将同一流水线级内的部件连接至相同的电源电压，与此同时对应的时钟在该电源电压和Vss之间转换。在一个实施例中，接收信号A的ASL从锁存器701a受到Vclk1控制。在一个实施例中，ASL从锁存器701a的输出由采用正Vdd工作的静态ASL门701b接收。在一个实施例中，组合电路701b的输出C由采用Vclk2工作的ASL主锁存器701C接收。图7B示出了具有波形Vclk1721和Vclk2722的曲线图720。这里，x轴是时间，y轴是电压。
在一个实施例中，在通过ASL DFF(数据触发器)提供顺序操作时，同步ASL电路包括共同处于单个系统中的倒相和非倒相ASL门。在这样的实施例中，由于处于ASL DFF中的主锁存器和从锁存器不是同时透明的，因而使得每一组合级与每一其他组合级隔离。在一个实施例中，能够将每一组合级连接至正电源电压或者负电源电压而不管其他级如何。在一个实施 例中，连接至主锁存器的时钟信号在Vss和连接至前一级的电源电压之间切换；连接至从锁存器的时钟信号在Vss和连接至下一级的电源电压之间切换。此外，针对主锁存器和从锁存器的时钟信号是反相的，从而使两锁存器不能在同一时钟相位内接通。
图8A-B示出了根据一个实施例的采用正电源和负电源的流水线同步ASL逻辑和时钟波形。需要指出的是，图8A-B的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
图8A是根据一个实施例的采用两个管道(即管道1 801和管道2 802)的流水线架构800。与图7A的实施例相比，图8A的实施例对管道1组合逻辑701b采用正Vdd，对管道2组合逻辑702b采用负Vdd。在这一实施例中，ASL从锁存器702a采用时钟Vclk3工作，ASL主锁存器702c采用时钟Vclk4工作，其中，Vclk3和Vclk4是负时钟信号，并且相对于彼此异相。例如，如图8B所示，Vclk4是倒相的Vclk3。图8B示出了具有波形Vclk3 822和Vclk4821的曲线图820。这里，x轴是时间，y轴是电压。在这一实施例中，负电源电压能够实现非倒相组合逻辑级。
图9A-B示出了根据一个实施例的流水线时钟控制ASL逻辑和相关时钟波形。需要指出的是，图9A-B的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
在一个实施例中，在同步ASL电路(如参考图7A-B和图8A-B所示)中，仅将顺序元件连接至时钟信号，将其他元件连接至恒定电源。在图9A-B的时钟控制ASL器件中，将每一FM连接至系统中的一个时钟信号。在一个实施例中，在时钟控制ASL器件中不采用任何恒定电源电压。
图9A是示出了连接到一起的基于时钟控制ASL的流水线级901和902的流水线架构900。在这一实施例中，将管道1 901的组合ASL电路(即静态ASL门)耦合至Vclk2。在一个实施例中，将管道2 902的组合ASL电路(即，静态ASL门)耦合至Vclk2或Vclk4。在一个实施例中，在将管道2 902的组合ASL电路(即，静态ASL门)耦合至Vclk4时，则将管道2的从锁存器702a耦合至Vclk3，将管道2的主锁存器702c耦合至Vclk4。在一 个实施例中，在将管道2902的组合ASL电路(即，静态ASL门)耦合至Vclk2时，则将管道2的从锁存器702a耦合至Vclk1，将管道2的主锁存器702c耦合至Vclk2。
在一个实施例中，时钟控制ASL系统可以具有四个不同的时钟信号，从而使其以两对2相位时钟为基础。例如，Vclk1、Vclk2、Vclk3、Vclk4，其中，Vclk2相对于Vclk1异相，并且其中，Vclk3是负时钟信号并且相对于也是负时钟信号的Vclk4异相。在这样的实施例中，一对2相位时钟在Vss和正电源电压之间切换(例如，Vclk1和Vclk2)，而另一对则在Vss和负电源电压之间切换(例如，Vclk3和Vclk4)。在一个实施例中，可以将处于同一级内的FM连接至这四个时钟信号中的任何一者，从而使相邻级内的FM连接至处于相反时钟相位上的时钟信号。
在一个实施例中，将同一级内的所有FM连接至相同的时钟信号。例如，将管道1901的FM组合电路701b连接至Vclk2。图9B是示出了两个相互连接的管道(管道1 921和管道2 922)的流水线架构920。在一个实施例中，由于所有级都是相互隔离的(即，两个相继的级决不同时传输数据)，因而按照类似的方式在各级之间分配时钟。例如，921的组合电路(即，静态ASL门)701b根据Vclk1工作，以处理输入A并生成输出E。在本范例中，922的组合电路(即，静态ASL门)702b根据相对于Vclk1异相的Vclk2工作。在一个实施例中，在921的组合电路(即，静态ASL门)701b根据Vclk3工作时，922的组合电路(即，静态ASL门)702b根据Vclk4工作。
图10A-B是根据一个实施例的多门时钟控制ASL器件的示范性实施例。需要指出的是，图10A-B的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
在图10A的多门时钟控制ASL器件1000中，根据一个实施例，不只一个FM是级联的并且由相同的时钟信号进行时钟控制。在一个实施例中，多门时钟控制ASL器件1000包括具有十个FM连同十个输入。在一个实施例中，第一ASL器件包括FM 1001a、沟道1002、间隔体1004a和接地端子1003a。在一个实施例中，第二ASL器件包括FM 1001c、沟道1002、间隔体1004c和接地端子1003c。在一个实施例中，第三ASL器件包括FM 1001d、沟道 1002、间隔体1004d和接地端子1003d。在这一实施例中，通过Vclk1对FM 1001a、FM 1001c和FM 1001d加以控制。
在一个实施例中，第四ASL器件包括FM 1001b、沟道1002、间隔体1004b和接地端子1003b。在一个实施例中，第五ASL器件包括FM 1001e、沟道1002、间隔体1004e和接地端子1003e。在一个实施例中，第六ASL器件包括FM 1001f、沟道1002、间隔体1004f和接地端子1003f。在一个实施例中，第七ASL器件包括FM 1001g、沟道1002、间隔体1004g和接地端子1003g。在一个实施例中，第八ASL器件包括FM 1001h、沟道1002、间隔体1004h和接地端子1003h。在这一实施例中，通过Vclk1对FM 1001e、FM 1001f、FM 1001g和FM 1001h加以控制。
在一个实施例中，第九FM包括FM 1001i、沟道1002、间隔体1004i、接地端子1003i。在一个实施例中，第十FM包括FM 1001j、沟道1002、间隔体1004j、接地端子1003j。在这一实施例中，通过Vclk2对第九和第十ASL器件的FM 1001i和1001j加以控制。在一个实施例中，将同一级内的所有FM连接至相同的时钟信号。由于所有级都是相互隔离的(即，两个相继的级决不同时传输数据)，因而我们能够在各级之间分配时钟。
在图10B的多门时钟控制ASL器件1020中，根据一个实施例，不只一个FM是级联的并且由相同的时钟信号进行时钟控制。在这一实施例中，处于相继的逻辑级内的每一FM由交变的时钟相位进行时钟控制。例如，第一级(即第一、第二和第三ASL器件)受到Vclk1控制，第二级(即第四、第六和第七ASL器件)受到Vclk2控制，第三级(即，第九ASL器件)受到Vclk3控制，第四级(级，第十ASL器件)受到Vclk4控制。在这一实施例中，第五和第八ASL器件的FM受到Vclk1控制。
图11是根据一个实施例的采用时钟控制ASL器件驱动ASL反相器的3输入多门ASL逻辑1100。需要指出的是，图11的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
在这一实施例中，多门ASL逻辑1100包括三级——级1、级2和级3。在一个实施例中，级1包括第一、第二和第三ASL器件。在一个实施例中，级1受到Vclk1控制。在一个实施例中，第一ASL器件包括FM 1101a、沟 道1102、接地端子1103a、间隔体1104a，其中，FM 1101a受到Vclk1控制。在一个实施例中，第二ASL器件包括FM 1101c、沟道1102、接地端子1103c、间隔体1104c，其中，FM 1101c受到Vclk1控制。在一个实施例中，第三ASL器件包括FM1101d、沟道1102、接地端子1103d、间隔体1104d，其中，FM 1101d受到Vclk1控制。
在一个实施例中，第二级包括第四ASL器件。在一个实施例中，第四ASL器件受到Vclk2控制。在这一实施例中，第二级耦合至第一级。在一个实施例中，第四ASL器件包括FM1101b、沟道1102、接地端子1103b、间隔体1104b，其中，FM 1101b受到Vclk2控制。在一个实施例中，第三级包括第五ASL器件。在一个实施例中，第五ASL器件受到Vclk1控制。在这一实施例中，第三级耦合至第二级。在一个实施例中，第五ASL器件包括FM 1101e、沟道1102和间隔体1104e，其中，FM 1101e受到Vclk1控制。
在这一实施例中，3输入MG(多门)1100正在驱动反相器。例如，对于具有4ns的周期和50％的占空比的Vclk1和Vclk2而言，直到2ns为止，只有级2中的FM 1101b传输信号，因而反相器处于估算模式，并将其结果写入到级3内的FM 1101e内。在一个实施例中，在2ns和4ns之间，级1和3内的FM 1101a、1101c、1101d传输信号，级2中的FM 1101b不传输信号。在3输入MG 1100处于估算模式时，将结果存入到级2中的FM 1101b内。在4ns之后，级2中的FM1101b再次接通，由此将反相器1100接通，而其他FM则关闭。在最后的2ns中，除了级2中的一个FM之外，所有的FM都接通。
图12是根据本公开的一个实施例的具有同步时钟控制ASL器件的智能装置或计算机系统或SoC(芯片上系统)。图12是根据本公开的一个实施例的具有带隙参考架构的智能装置或计算机系统或SoC(芯片上系统)。需要指出的是，图12的那些与任何其他附图中的元件具有相同附图标记(或名称)的元件可以按照任何与所描述的方式类似的方式工作或起作用，但又不限于此。
图12示出了可以采用平直表面接口连接器的移动装置的实施例的方框图。在一个实施例中，计算装置1600表示移动计算装置，例如，平板电脑、移动电话或智能电话、能够进行无线操作的电子阅读器或者其他无线移动 装置。应当理解，只是大致示出了某些部件，并未在其计算装置1600中示出这样的装置的所有部件。
在一个实施例中，计算装置1600包括具有参考实施例描述的同步和/或时钟控制ASL器件的第一处理器1610。计算装置1600的其他块也可以包括具有参考实施例描述的同步和/或时钟控制ASL器件的装置。本公开内容的各种实施例还可以在1670内包含诸如无线接口的网络接口，因而可以将系统实施例结合到诸如蜂窝电话或个人数字助理的无线装置内。
在一个实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理装置，例如，微处理器、应用处理器、微控制器、可编程逻辑装置或其他处理机构。处理器1690可以是任选的。尽管所述实施例示出了两个处理器，但是也可以采用单个或者两个以上处理器。处理器1610执行的处理操作包括可以在其上运行应用和/或装置功能的操作平台或操作系统的运行。所述处理操作包括与和作为用户的人或者和其他装置之间的I/O(输入/输出)相关的操作、与功率管理相关的操作和/或与将计算机装置1600连接至另一装置相关的操作。所述处理操作还可以包括与音频I/O和/或与显示I/O相关的操作。
在一个实施例中，计算装置1600包括音频子系统1620，其表示与向所述计算装置提供音频功能相关的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序、编码译码器)部件。音频功能可以包括扬声器和/或耳机输出以及传声器输入。可以将用于这样的功能的装置集成到计算装置1600内，或者将其连接至计算装置1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令而与计算装置1600相互作用。
显示子系统1630表示为用户提供可视和/或触感显示，使其能够与计算装置1600交互的硬件(例如，显示装置)和软件(例如，驱动程序)部件。显示子系统1630包括显示接口1632，其包括用于向用户提供显示的具体屏幕或硬件装置。在一个实施例中，显示接口1632包括与处理器1610分离的逻辑，其用于执行至少某种与所述显示相关的处理。在一个实施例中，显示子系统1630包括为用户既提供输出又提供输入的触摸屏(或者触控板)装置。
I/O控制器1640表示与和用户之间的交互相关的硬件装置和软件部 件。I/O控制器1640可用于管理作为音频子系统1620和/或显示子系统1630的部分的硬件。此外，I/O控制器1640示出了面向连接至计算装置1600的额外装置的连接点，用户可以通过其与所述系统交互。例如，能够附着至计算装置1600的装置可以包括传声器装置、扬声器或者立体声系统、视频系统或者其他显示装置、键盘或小键盘装置或者其他供读卡机或其他装置等特定应用使用的I/O装置。
如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630相互作用。例如，通过传声器或其他音频装置的输入能够为计算装置1600的一个或多个应用或功能提供输入或命令。此外，能够代替显示输出或者除显示输出之外提供音频输出。在另一例子中，如果显示子系统1630包括触摸屏，那么所述显示装置还充当输入装置，该装置可以至少部分受到I/O控制器1640管理。在计算装置1600上还可以有额外的按钮或开关，以提供受到I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理诸如加速度计、照相机、光传感器或其他环境传感器或者其他能够包含到计算装置1600中的硬件的装置。所述输入可以是直接用户交互的部分，也可以是向所述系统提供环境输入，以影响其操作(例如，对噪声的过滤、调整显示器以进行亮度检测、为照相机施加闪光或者其他特征)。
在一个实施例中，计算装置1600包括功率管理1650，其管理电池功率使用、电池充电以及与节能操作相关的特征。存储子系统1660包括用于存储计算装置1600内的信息的存储装置。存储器可以包括非易失性(如果对存储装置的供电中断那么状态不发生变化)和/或易失性(如果对存储装置的供电中断那么状态不确定)存储装置。存储子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据以及与计算装置1600的应用和功能的运行相关的系统数据(不管是长期的还是暂时的)。
也可以将实施例的元件提供成用于存储计算机可读指令(例如，实施文中讨论的任何其他过程的指令)的机器可读介质(例如，存储器)。所述机器可读介质(例如，存储器1660)可以包括但不限于闪速存储器、光盘、CD-ROM、DVD、ROM、RAM、EPROM、EEPROM、磁或光卡、相变存储器(PCM)或者其他类型的适于存储电子或计算机可读指令的机器可读介质。例如， 可以将本公开的实施例作为计算机程序(例如，BIOS)进行下载，可以通过通信链路(例如，调制调解器或网络连接)将其作为数据信号从远程计算机(例如，服务器)转移至请求计算机(例如，客户端)。
连接1670包括能够使计算装置1600与外部装置通信的硬件装置(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动程序、协议组)。计算装置1600可以是单独的装置，例如，其他计算装置、无线接入点或基站以及外围装置，例如，耳机、打印机或其他装置。
连接1670可以包括多种不同类型的连接。为了进行概括，将计算装置1600示为具有蜂窝连接1672和无线连接1674。蜂窝连接1672大体是指通过无线载波提供的，例如，通过GSM(全球移动通信系统)或者其变型或衍生品、CDMA(码分多址)或者其变型或衍生品、TDM(时分多路复用)或者其变型或衍生品或者其他蜂窝服务标准提供的蜂窝网络连接。无线连接(或无线接口)1674是指非蜂窝的无线连接，其可以包括个人区域网(例如，蓝牙、近场等)、局域网(例如，Wi-Fi)和/或广域网(例如WiMax)或者其他无线通信。
外围连接1680包括用于实施外围连接的硬件接口和连接器以及软件部件(例如，驱动程序、协议组)。应当理解，计算装置1600既可以是其他计算装置的外围设备(“通往”1682)，也可以具有与之连接的外围装置(“来自”1684)。计算装置1600通常具有连接至其他计算装置的“对接”连接器，从而实现诸如对计算机装置1600上的内容进行管理(例如，下载和/或上载、改变、同步)的目的。此外，对接连接器能够允许计算装置1600连接至某些外围装置，从而允许计算装置1600控制对(例如)视听系统或其他系统的内容输出。
除了专有对接连接器或其他专有连接硬件之外，计算装置1600还能够通过公共的或者基于标准的连接器实施外围连接1680。常见类型可以包括通用串行总线(USB)连接器(其可以包括很多不同硬件接口中的任何一种)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、Firewire或其他类型。
在说明书中提到“实施例”、“一个实施例”、“一些实施例”或者“其他实施例”是指在至少一些实施例中但是未必在所有实施例中包括联系所 述实施例描述的具体特征、结构或特性。“实施例”、“一个实施例”或者“一些实施例”的各种形式的出现未必全部是指相同的实施例。如果说明书陈述“可以”、“或许”或者“可能”包括某一部件、特征、结构或特性，那么就是说不要求包含该具体的部件、特征、结构或特性。如果说明书或者权利要求以单数冠词提及元件，那么其不表示只有一个所述元件。如果说明书或权利要求提到“额外的”元件，那么其不排除有不只一个额外元件。
此外，可以在一个或更多实施例中通过任何适当的方式结合所述特定特征、结构、功能或特点。例如，只要是在与第一和第二实施例相关的具体特征、结构、功能或特点不相互排斥的地方，就可以使这两个实施例相结合。
尽管已经结合本公开内容的具体实施例描述了本公开，但是考虑到上述说明，本领域技术人员显然可以认识到这样的实施例的很多替代方案、修改和变化。例如，其他存储架构，例如，动态RAM(DRAM)也可以采用所讨论的实施例。本公开内容的实施例旨在涵盖所有这样的替代方案、修改和变化，从而使之落在所附权利要求的广延范围内。
此外，在所给出的附图当中可能示出了，也可能没有示出与集成电路(IC)芯片和其他部件的公知的电源/接地连接，其目的在于简化图示和讨论，从而不对本公开造成模糊。此外，布置可能是按照方框图的形式示出的，其目的是为了避免对本公开造成模糊，而且还鉴于这样的事实，即关于这样的方框图的实现的细节高度依赖于要实施本公开的平台(即，这样的细节应当充分地处于本领域技术人员的能力范围内)。在为了描述本公开的示范性实施例而阐述了细节(例如，电路)的地方，本领域技术人员显然应当认识到，可以在无需这些细节的情况下或者可以采用这些细节的变型实践本公开。因而，应当将说明书视为是示范性的，而非限制性的。
下面的例子属于其他实施例。可以在一个或多个中的任何地方采用所述例子中的细节。文中描述的装置的所有任选特征都可以相对于方法或过程实施。
例如，在一个实施例中，提供了一种装置，其包括：第一铁磁体；耦合至所述第一铁磁体的第二铁磁体，所述第二铁磁体能够由时钟信号控制；以及耦合至所述第二铁磁体的第三铁磁体，其中，所述第一和第三铁磁体 具有相应的耦合至电源端子的磁体。
在一个实施例中，所述第一、第二和第三铁磁体中的每者各自形成第一、第二和第三全自旋逻辑(ASL)器件，所述器件中的每者包括：具有第一端子的磁体，所述磁体沿第一方向延伸；具有第二端子的非磁体，所述非磁体沿不同于所述第一方向的第二方向延伸；以及耦合至所述磁体的非导体，所述非导体沿所述第二方向延伸从而使非磁体互连的第一部分雨所述非磁体互连的第二部分隔离，所述第二部分耦合至所述磁体和所述非磁体，所述非磁体互连沿所述第一方向延伸。
在一个实施例中，对于所述第一ASL器件而言，将所述第一端子耦合至电源端子。在一个实施例中，对于所述第二ASL器件而言，将所述第一端子耦合至时钟信号。在一个实施例中，对于所述第三ASL器件而言，将所述第一端子耦合至电源端子。在一个实施例中，将第二端子耦合至地。在一个实施例中，所述ASL器件中的每者的第一端子可受到独立控制，从而耦合至正电源、负电源、浮置节点、正时钟信号或负时钟信号。在一个实施例中，所述装置还包括时钟选通控制电路，以提供用于独立地控制第一端子向正电源、负电源、浮置节点、正时钟信号或负时钟信号的耦合的控制信号。在一个实施例中，将电源端子耦合至正电源、负电源或浮置节点的至少其中之一。
在另一个范例中，提供了一种装置，其包括：第一铁磁体；耦合至所述第一铁磁体的第二铁磁体，所述第二铁磁体可受到时钟信号控制；耦合至所述第二铁磁体的第三铁磁体，所述第三铁磁体可受到第二时钟信号控制，所述第二时钟信号相对于所述第一时钟信号异相；以及耦合至所述第三铁磁体的第四铁磁体，其中，所述第一和第四铁磁体具有相应的耦合至电源端子的磁体。
在一个实施例中，所述第一、第二、第三和第四铁磁体中的每者各自形成第一、第二、第三和第四全自旋逻辑(ASL)器件，所述器件中的每者包括：具有第一端子的磁体，所述磁体沿第一方向延伸；具有第二端子的非磁体，所述非磁体沿不同于所述第一方向的第二方向延伸；以及耦合至所述磁体的非导体，所述非导体沿所述第二方向延伸从而使非磁体互连的第一部分与所述非磁体互连的第二部分隔离，所述第二部分耦合至所述磁 体和所述非磁体，所述非磁体互连沿所述第一方向延伸。
在一个实施例中，对于所述第一ASL器件而言，将所述第一端子耦合至电源端子。在一个实施例中，对于所述第二ASL器件而言，将所述第一端子耦合至所述第一时钟信号。在一个实施例中，对于所述第三ASL器件而言，将所述第一端子耦合至所述第二时钟信号。在一个实施例中，对于所述第四ASL器件而言，将所述第一端子耦合至电源端子。在一个实施例中，将第二端子耦合至地。在一个实施例中，所述ASL器件中的每者的第一端子可受到独立控制，从而耦合至正电源、负电源、浮置节点、正时钟信号或负时钟信号。在一个实施例中，所述装置还包括时钟选通控制电路，以提供用于独立地控制第一端子向正电源、负电源、浮置节点、正时钟信号或负时钟信号的耦合的控制信号。在一个实施例中，将电源端子耦合至正电源、负电源或浮置节点的至少其中之一。
在一个实施例中，一种流水线装置具有全自旋逻辑(ASL)器件，所述流水线装置包括第一流水线级，所述第一流水线级包括：包括ASL器件的第一顺序单元，所述ASL器件之一具有耦合至第一时钟信号的磁体；包括一个或多个ASL器件的组合逻辑，所述组合逻辑耦合至所述第一顺序单元，所述组合逻辑具有一个或多个耦合至电源的磁体；以及包括ASL器件的第二顺序单元，所述ASL器件之一具有耦合至第二时钟信号的磁体，所述第二顺序单元耦合至所述组合逻辑。在一个实施例中，所述流水线装置还包括时钟缓冲器，以生成第一和第二时钟信号，其中，所述第二时钟信号相对于所述第一时钟信号异相。在一个实施例中，所述第一和第二顺序单元是基于ASL的锁存器或基于ASL的触发器之一。在一个实施例中，所述流水线装置还包括：耦合至所述第一流水线级的第二流水线级。
在一个实施例中，其中，所述第二流水线级包括：包括ASL器件的第一顺序单元，所述ASL器件之一具有耦合至第三时钟信号的磁体；包括一个或多个ASL器件的组合逻辑，所述组合逻辑耦合至所述第一顺序单元，所述组合逻辑具有一个或多个耦合至电源的磁体；以及包括ASL器件的第二顺序单元，所述ASL器件之一具有耦合至第三时钟信号的磁体，所述第二顺序单元耦合至所述组合逻辑。在一个实施例中，针对所述第二流水线级的电源是负电源。
在一个实施例中，所述流水线装置还包括时钟缓冲器，以提供第三和第四时钟信号，其中，所述第三和第四时钟信号在所述负电源的电压电平和地之间振荡。在一个实施例中，针对所述第二流水线级的电源是正电源。在一个实施例中，所述流水线装置还包括时钟缓冲器，以提供第三和第四时钟信号，其中，所述第三和第四时钟信号在所述正电源的电压电平和地之间振荡，其中，所述第三时钟信号具有与所述第一时钟信号基本相位对准的相位，并且其中，所述第四时钟信号具有与所述第二时钟信号基本相位对准的相位。
在另一个范例中，提供了一种计算机系统，其包括：存储器；耦合至所述存储器的处理器；所述处理器具有根据实施例的锁存装置的锁存器；以及允许所述处理器与其他设备通信的无线接口。
在另一范例中，提供了一种系统，其包括：存储器；耦合至所述存储器的处理器；所述处理器具有根据实施例的触发器装置的触发器；以及允许所述处理器与其他设备通信的无线接口。
在另一范例中，提供了一种系统，其包括：存储器；耦合至所述存储器的处理器；所述处理器具有根据实施例的流水线装置的流水线装置；以及允许所述处理器与其他设备通信的无线接口。
提供了允许读者确定本公开的本质和主旨的摘要。摘要应当服从于这样的理解，即不可将其用于限制权利要求的范围或含义。在此将下述权利要求结合到详细说明当中，每一权利要求本身都代表一个独立的实施例。

Claims (19)

1.一种时钟控制装置，包括：
第一铁磁体；
耦合至所述第一铁磁体的第二铁磁体，在操作期间所述第二铁磁体由时钟信号控制；以及
耦合至所述第二铁磁体的第三铁磁体，其中，所述第一铁磁体和所述第三铁磁体具有耦合至电源端子的相应磁体。
2.根据权利要求1所述的时钟控制装置，其中，所述第一铁磁体、所述第二铁磁体和所述第三铁磁体中的每一个各自形成第一全自旋逻辑(ASL)器件、第二全自旋逻辑(ASL)器件和第三全自旋逻辑(ASL)器件，所述器件中的每一个包括：
具有第一端子的磁体，所述磁体沿第一方向延伸；
具有第二端子的非磁体，所述非磁体沿不同于所述第一方向的第二方向延伸；以及
耦合至所述磁体的非导体，所述非导体沿所述第二方向延伸，从而将非磁体互连的第一部分与所述非磁体互连的第二部分隔离，所述第二部分耦合至所述磁体和所述非磁体，所述非磁体互连沿所述第一方向延伸。
3.根据权利要求2所述的时钟控制装置，其中，对于所述第一全自旋逻辑器件，所述第一端子耦合至电源端子。
4.根据权利要求2所述的时钟控制装置，其中，对于所述第二全自旋逻辑器件，所述第一端子耦合至所述时钟信号。
5.根据权利要求2所述的时钟控制装置，其中，对于所述第三全自旋逻辑器件，所述第一端子耦合至电源端子。
6.根据权利要求2所述的时钟控制装置，其中，所述第二端子耦合至地。
7.根据权利要求2所述的时钟控制装置，其中，所述全自旋逻辑器件中的每一个的所述第一端子能够被独立控制以被耦合至正电源、负电源或浮置节点，其中，所述时钟控制装置还包括时钟选通控制电路以提供控制信号，用于独立地控制所述第一端子与正电源、负电源或浮置节点的耦合。
8.根据权利要求1所述的时钟控制装置，其中，所述电源端子耦合至以下至少其中之一：
正电源；
负电源；或
浮置节点。
9.一种时钟控制装置，包括：
第一铁磁体；
耦合至所述第一铁磁体的第二铁磁体，在操作期间所述第二铁磁体由第一时钟信号控制；
耦合至所述第二铁磁体的第三铁磁体，在操作期间所述第三铁磁体由第二时钟信号控制，所述第二时钟信号相对于所述第一时钟信号异相；以及
耦合至所述第三铁磁体的第四铁磁体，其中，所述第一铁磁体和所述第四铁磁体具有耦合至电源端子的相应磁体。
10.根据权利要求9所述的时钟控制装置，其中，所述第一铁磁体、所述第二铁磁体、所述第三铁磁体和所述第四铁磁体中的每一个各自形成第一全自旋逻辑(ASL)器件、第二全自旋逻辑(ASL)器件、第三全自旋逻辑(ASL)器件和第四全自旋(ASL)器件，所述器件中的每一个包括：
具有第一端子的磁体，所述磁体沿第一方向延伸；
具有第二端子的非磁体，所述非磁体沿不同于所述第一方向的第二方向延伸；以及
耦合至所述磁体的非导体，所述非导体沿所述第二方向延伸以将非磁体互连的第一部分与所述非磁体互连的第二部分隔离，所述第二部分耦合至所述磁体和所述非磁体，所述非磁体互连沿所述第一方向延伸。
11.根据权利要求10所述的时钟控制装置，其中，
对于所述第一全自旋逻辑器件，所述第一端子耦合至电源端子；
对于所述第二全自旋逻辑器件，所述第一端子耦合至所述第一时钟信号；
对于所述第三全自旋逻辑器件，所述第一端子耦合至所述第二时钟信号；或者
对于所述第四全自旋逻辑器件，所述第一端子耦合至电源端子。
12.根据权利要求11所述的时钟控制装置，其中，所述第二端子耦合至地。
13.根据权利要求11所述的时钟控制装置，其中，所述全自旋逻辑器件中的每一个的所述第一端子能够被独立控制以耦合至正电源、负电源或浮置节点。
14.根据权利要求13所述的时钟控制装置，还包括时钟选通控制电路以提供控制信号，用于独立地控制所述第一端子与正电源、负电源或浮置节点的耦合。
15.根据权利要求14所述的时钟控制装置，其中，所述电源端子耦合至以下至少其中之一：
正电源；
负电源；或
浮置节点。
16.一种用于无线通信的系统，包括：
存储器；
耦合至所述存储器的处理器，所述处理器具有根据权利要求1至8中的任何一项所述的时钟控制装置；以及
用于允许所述处理器与其他设备通信的无线接口。
17.根据权利要求16所述的系统，其中，所述时钟控制装置被配置为锁存器。
18.一种用于无线通信的系统，包括：
存储器；
耦合至所述存储器的处理器，所述处理器具有根据权利要求9至15中的任何一项所述的时钟控制装置；以及
用于允许所述处理器与其他设备通信的无线接口。
19.根据权利要求18所述的系统，其中，所述时钟控制装置被配置为触发器。
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