KR101386847B1

KR101386847B1 - 스핀트로닉 집적 회로들을 모델링하고 시뮬레이션하기 위한 방법들 및 장치들

Info

Publication number: KR101386847B1
Application number: KR1020120138583A
Authority: KR
Inventors: 사시칸트 마니파트러니; 드미트리 이. 니코노브; 이안 에이. 영
Original assignee: 인텔 코오퍼레이션
Priority date: 2012-11-20
Filing date: 2012-11-30
Publication date: 2014-04-17
Also published as: US9195787B2; US20140142915A1; WO2014081525A1

Abstract

스핀트로닉(spintronic) 집적 회로(SPINIC)를 시뮬레이션하는 장치 및 방법이 개시되며, 상기 방법은 스핀 회로들의 스핀 노드들 및 일반 회로들의 노드들의 접속들을 나타내는 스핀 넷리스트(netlist)를 생성하는 단계; 및 일반 회로들 용의 MNA(modified nodal analysis) 매트릭스를 수정하여 상기 스핀 넷리스트의 스핀 회로들 및 일반 회로들을 풀기 위한 스핀 MNA 매트릭스를 생성하는 단계를 포함한다.

Description

스핀트로닉 집적 회로들을 모델링하고 시뮬레이션하기 위한 방법들 및 장치들{METHODS AND APPARATUS FOR MODELING AND SIMULATING SPINTRONIC INTEGRATED CIRCUITS}

집적 회로들을 시뮬레이션하기 위한 기존의 툴들(예를 들어, SPICE)은 마그네틱 메모리(magnetic memory) 및 스핀 로직 엘리먼트들을 시뮬레이션하기 위해 구비되지 않는다. 기존의 툴들의 결함들은 예를 들어, 스핀 전류 및 스핀 전압들의 벡터 성질로 인해 생긴다. 또한, 통상적인 회로들(예를 들어, CMOS 기반 회로들)과 함께 마그네틱 메모리 및 스핀 로직 엘리먼트들을 시뮬레이션하는 것은 기존의 SPICE형 회로 시뮬레이션 툴들에 의해 가능하지 않다.

개시의 실시예들은 아래 주어진 상세한 설명으로부터 그리고 개시의 다양한 실시예들의 첨부 도면들로부터 더욱 완전하게 이해될 것이지만, 개시를 특정 실시예들로 한정하는 것으로 여겨져서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1a는 컨덕턴스 분기(conductance branch)에 의해 접속된 회로 내의 2개의 노드의 개념도이고, 여기서 2개의 노드는 정규 회로(regular circuit) 내의 스칼라 컨덕턴스(scalar conductance)에 의해 접속된다.
도 1b는 일 실시예에 따른, 스핀 회로 내의 스핀 컨덕턴스에 의해 접속된 회로 내의 2개의 노드의 개념도이다.
도 1c는 일 실시예에 따른, 3차원(3D) 공간에서 스핀 전류가 흐를 때 스핀 전류 텐서(spin current tensor)의 개념도이다.
도 1d는 회로의 분기에 의해 방향이 암시될 때 스핀 전류 벡터로 감소된 스핀 전류 텐서의 개념도이다.
도 2는 더 높은 스핀 전기화학 전위로 표현되는 스핀 업 전자들의 누적을 도시하는 개념도이고, 여기서 스핀 업 전자들의 확산 전류는 더 높은 것으로부터 더 낮은 스핀 전기화학 전위로 흐르고, 여기서 스핀 전류는 더 높은 스핀 전압으로부터 더 낮은 스핀 전압으로 흐른다.
도 3a는 스핀 전압들 및 전류들에 대한 보존 법칙의 개념도이고, 여기서 루프 전압 차이의 합은 0이다.
도 3b는 일 실시예에 따른, 스핀 전압들 및 전류들에 대한 보존 법칙의 개념도이고, 여기서 모든 물리적 분기들로부터의 물리적 스핀 전류들의 합은 가상 그라운드에 대한 스핀 플립 전류와 같다.
도 4a는 노드들 N₁ 및 N₂을 접속하는 정상 금속(normal metal)이다.
도 4b는 일 실시예에 따른, 분산 채널을 나타내는 Π-등가 회로이다.
도 4c는 일 실시예에 따른, 분산 채널을 나타내는 T-등가 회로이다.
도 5는 일 실시예에 따른, 강자성체 마그넷(ferro-magnet)(FM)과 정상 금속(NM) 사이의 스핀 트랜스포트를 위한 회로 모델이고, 여기서 FM은 특정 벡터 스핀 전압을 갖는 노드로서 취급된다.
도 6은 일 실시예에 따른, FM과 NM 사이의 스핀 트랜스포트를 위한 회로 모델이고, 여기서 FM 자화는 나노-마그넷 다이나믹스(nano-magnet dynamics)에 의해 결정되는 바와 같이 3차원에서 임의의 방향으로 가리킬 수 있다.
도 7a는 일 실시예에 따른, 스핀 트랜스포트를 갖는 나노-마그넷 다이나믹스의 자기 일관성(self-consistency)을 위한 필요성을 도시하는 회로 모델이다.
도 7b는 일 실시예에 따른, Lifshitz-Gilbert(LLG) 다이나믹스과 스핀 트랜스포트 사이의 자기 일관성에 대해 도시하는 모델이다.
도 8a는 정상 회로들에 대한 수정된 노드 분석(modified nodal analysis; MNA) 행렬식이다.
도 8b는 일 실시예에 따른, 스핀 회로들에 대한 스핀-MNA 행렬식이다.
도 9는 일 실시예에 따른, 스핀트로닉 집적 회로(spintronic integrated circuit)(SPINIC)를 모델링하고 시뮬레이션하기 위한 방법의 흐름도이다.
도 10의 (a)는 스핀트로닉 랜덤 액세스 메모리(STTRAM) 셀이다.
도 10의 (b)는 STTRAM 셀의 마그네틱 터널 접합(magnetic tunnel junction)의 확대된 버전이다.
도 10의 (c)는 일 실시예에 따른, STTRAM의 회로 모델이다.
도 10의 (d)는 일 실시예에 따른, STTRAM 셀의 스핀 넷리스트(spin netlist)이다.
도 11a는 측면 스핀 로직 디바이스의 상부도이다.
도 11b는 측면 스핀 로직 디바이스의 측면도이다.
도 11c는 일 실시예에 따른, 측면 스핀 로직 디바이스의 회로 모델이다.
도 11d는 일 실시예에 따른, 스핀-MNA 방법에 의해 구문 분석(parse)되고 분석되는 측면 스핀 로직 디바이스의 스핀 넷리스트이다.
도 12는 개시의 일 실시예에 따른, SPINIC 및/또는 SPINIC를 시뮬레이션하고 모델링하기 위한 프로세스들을 실행하기 위한 명령어들을 갖는 컴퓨터 시스템이다.

실시예들은 스핀트로닉 집적 회로들(SPINICs)의 분석 및 설계를 위한 이론적 및 수치적 포멀리즘을 위한 방법 및 장치를 개시한다. 일 실시예에서, 포멀리즘은 나노-마그넷 다이나믹스 및 스핀 트랜스포트에 기초한 SPINIC를 위한 일반화된 회로 이론을 포함한다. 일 실시예에서, 수정된 노드 분석(Modified Nodal Analysis; MNA) 기법은 스핀 컨덕션 매트릭스들에 기초한 스핀 회로들의 분석을 위해 확장 또는 수정된다.

스핀트로닉스는 전자들 및 나노-마그넷들의 스핀 상태의 제어 및 조작의 기술이다. 로직-불휘발성, 고유 지향성, 더 높은 논리적 효율성(큰 팬-인/팬-아웃) 및 재구성가능성의 가능성을 갖는 몇몇 스핀 기반 디바이스들이 제안되었다. 마그네틱 메모리들은 Zhu 등에 의한 "Current Switching in MgO-Based Magnetic Tunneling Junctions", IEEE Transactions on Magnetics, Vol. 47, No. 1, January 2011(156 페이지에서 시작함)에 설명된 바와 같이 고정된 또는 핀으로 고정시킨 층 및 자유 층을 갖는 마그네틱 터널링 접합(Magnetic Tunneling Junction; MTJ) 디바이스를 이용하는 스핀 기반 디바이스들의 예이다. 자유 마그넷(FM)에서의 자화의 방향은 스핀 분극 전류(spin-polarized current)를 이용한 스핀 트랜스퍼 토크(spin transfer torque)를 통해 한 방향에서 다른 방향으로 전환된다. 이 방향은 MTJ 디바이스가 논리 1 또는 논리 0을 저장하고 있는지를 결정한다. MTJ 디바이스의 자유 및 고정/핀으로 고정시킨 층(PM)의 자화가 (서로 평행하게) 정렬될 때, MTJ 디바이스의 마그네틱 저항(R_P)은 모멘트들이 반대이거나 역평행일 때(R_AP)보다 낮다. 더 낮은 저항은 '1'로서 식별될 수 있고, 더 높은 저항은 '0'으로서 식별될 수 있다.

SPINIC들은 불휘발성 동작, 저에너지-지연 제품들 및 더 나은 논리 효율성을 위한 가망 있는 경향들을 나타낸다. 그러나, 현재의 SPICE형 회로 시뮬레이터들은 SPINIC들을 시뮬레이션하지 않는다. 실시예들은 SPICE 기반 시뮬레이션들을 이용하여 SPINIC들을 시뮬레이션하기 위한 방법 및 장치를 설명한다. 일 실시예에서, SPINIC들을 시뮬레이션하기 위한 방법들은 스핀 트랜스포트를 위한 물리적 원리들에 기초한다. 일 실시예에서, 방법은 스핀 트랜스포트 채널들에 의해 접속되는 나노-마그넷들의 결합된 분석을 가능하게 하는 4X4 스핀 컨덕션 매트릭스들을 위한 포멀리즘을 이용한다. 일 실시예에서, 방법은 나노-마그넷들 및 나노-채널들을 통해 스핀 트랜스포트의 물리학으로부터 스핀트로닉 디바이스들에 대한 회로 레벨 전송 모델들을 형성한다. 일 실시예에서, 방법은 스핀 회로들이 스핀 소비(spin dissipation)를 포함하기 위한 Kirchoff의 보존 법칙(KCL 및 KVL)을 일반화한다. 일 실시예에서, 방법은 MNA의 원리들을 SPINIC들을 시뮬레이션하기 위한 SPICE 시뮬레이션들에 기초한 넷리스트를 가능하게 하는 스핀 회로들로 확장한다.

다음 설명에서, 다수의 상세들이 본 개시의 실시예들의 더욱 완전한 설명을 제공하기 위해 논의된다. 그러나, 본 개시의 실시예들은 이들 특정 상세들 없이 실시될 수 있다는 것이 이 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 본 개시의 실시예들을 불명확하게 하는 것을 피하기 위해서, 잘 알려진 구조들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다.

실시예들의 대응하는 도면들에서, 신호들은 선들로 표현된다는 것에 주목한다. 일부 선들은 더욱 구성하는 신호 경로들을 표시하기 위해 더욱 두꺼울 수 있고, 및/또는 주 형성 흐름 방향을 표시하기 위해 하나 이상의 단부에 화살표들을 가질 수 있다. 이러한 표시들은 제한하는 것으로 의도되지 않는다. 오히려, 선들은 회로 또는 논리 유닛의 더 쉬운 이해를 가능하게 하기 위해 하나 이상의 예시적인 실시예들과 결합하여 이용된다. 임의의 표현된 신호는, 설계 요구들 또는 선호도들에 의해 지시되는 바와 같이, 어느 한 방향으로 이동할 수 있고 신호 스킴의 임의의 적절한 타입으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.

명세서 전체에 걸쳐서, 그리고 청구항들에서, "접속된"이라는 용어는 임의의 중간 디바이스들 없이, 접속되는 것들 사이의 직접 전기 접속을 의미한다. "결합된"이라는 용어는 접속되는 것들 사이의 직접 전기 접속, 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. "회로"라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호 또는 데이터/클록 신호를 의미한다. 정관사("a", "an", 및 "the")의 의미는 복수의 참조들을 포함한다. "~내에(in)"의 의미는 "~내에(in)" 및 "~위에(on)"를 포함한다.

본원에서 "스케일링(scaling)"이라는 용어는 하나의 프로세스 기술로부터 다른 프로세스 기술로 설계(도식 및 레이아웃)를 변환하는 것을 가리킨다. 본원에서 "실질적으로", "가까운", "대략적으로", "근처에", "약"이라는 용어는 타겟값의 +/- 20% 내에 있는 것을 가리킨다.

본원에서 이용되는 바와 같이, 달리 특정되지 않는 한, 공통 물체를 설명하기 위한 서수 형용사 "제1", "제2" 및 "제3" 등의 이용은 단지 동일한 물체들의 상이한 사례들을 가리키는 것임을 나타내고, 그렇게 설명된 물체들이 시간적으로, 공간적으로, 순위로 또는 임의의 다른 방식으로 주어진 시퀀스에 있어야 함을 의미하도록 의도되지 않는다.

본원에 설명된 실시예들의 목적들을 위해, 트랜지스터들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는, 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터들이다. 소스 및 드레인 단자들은 동일한 단자들이고 본원에서 상호교환가능하게 이용된다. 이 기술분야의 통상의 기술자들은 다른 트랜지스터들, 예를 들어, 바이폴라 접합 트랜지스터들 - BJT PNP/NPN, BiCMOS, CMOS, eFET 등이 개시의 범위에서 벗어나지 않고 이용될 수 있다는 것을 알 것이다. 본원에서 "MN"이라는 용어는 n 타입 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, "MP"라는 용어는 p 타입 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.

도 1a는 컨덕턴스 분기에 의해 접속된 회로 내의 2개의 노드의 개념도(100)이고, 여기서 2개의 노드는 정규 회로 내의 스칼라 컨덕턴스에 의해 접속된다. 스핀 컨덕션을 위한 포멀리즘을 개발하기 위해서, 컨덕션 엘리먼트 B₁₂에 의해 접속된 2개의 노드 N₁ 및 N₂로 이루어지는 일반 회로의 분기가 고려된다. 전자들이 N₂로부터 N₁으로 이동할 때, 전류 방향은 N₁로부터 N₂로 화살표에 의해 표시되고, v1 및 v2는 노드들 N₁ 및 N₂에서 각각 스칼라 전위 전압들이다.

도 1b는 일 실시예에 따른, 스핀 회로 내의 스핀 컨덕턴스에 의해 접속된 회로 내의 2개의 노드의 개념도(120)이다. 이 실시예에서, 스핀 전류는 3개의 데카르트 좌표에서 전류들을 갖는 벡터 스핀 전류로서 도시된다. 노드들 N₁ 및 N₂ 하의 1x4 매트릭스들은 노드들 N₁ 및 N₂ 각각에 대한 벡터 스핀 전압들

(3개의 스칼라 수에 의해 특정되는 3개의 데카르트 성분들을 가짐)이다. 중심에서 전류 수학식은 벡터 스핀 전류

(3개의 스칼라 수에 의해 특정되는 3개의 데카르트 성분들을 가짐)를 나타낸다.

도 1c는 일 실시예에 따른, 3차원(3D) 공간에서 스핀 전류가 흐를 때 스핀 전류 텐서의 개념도(130)이다. 도 1d는 회로의 분기에 의해 방향이 암시될 때 스핀 전류 벡터로 감소된 스핀 전류 텐서의 개념도(140)이다. 일 실시예에서, 스핀 회로 내의 전류 및 전압들은 스칼라 전류/전압 양들 및 벡터 스핀 전류/전압 양들 둘다를 지니는 4개의 컴포넌트 벡터들이다. 일 실시예에서, 회로의 선형성은 접속하는 분기가 n X n(예를 들어, 4X4) 스핀 컨덕턴스 매트릭스에 의해 설명되는 것을 의미하며, 여기서 'n'은 정수이다.

본원에 논의된 실시예들에서, 스핀 회로의 노드는 일반적으로 디바이스 또는 회로 내의 물리적 포인트들의 모음(collection)으로서 정의되고, 여기서 스핀 및 전하 전송을 위한 관심 있는 모든 양들은 평형에 있다. 개시의 실시예들을 불명확하게 하지 않도록 하기 위해서, 노드를 평형 상태로 구동하는 메커니즘들은 회로의 다이나믹스보다 훨씬 더 빠른 것으로 가정된다.

본원에 논의된 실시예들에서, 스핀 회로의 분기의 벡터 스핀 전류는 일반적으로 회로의 분기를 따라 흐르는 마그네틱 모멘트(magnetic moment)의 네트 벡터 흐름(net vector flow)으로서 정의된다. 그것은 암페어 단위로 표현된다. 본원에 논의된 실시예들에서, 3D 공간에서 흐르는 스핀 전류는 텐서(tensor)이다. 스핀 텐서는 (도 1c 및 1d에 의해 도시된 바와 같이) 스핀 전류를 구성하는 전하들의 흐름의 방향 및 데카르트 좌표의 각각의 축을 따르는 전하들의 네트 마그네틱 모멘트(스핀)의 방향에 의해 설명된다. 그러나, 회로에서, 전하들의 흐름의 방향은 분기의 접속성에 의해 정의되고, 따라서, 스핀 회로의 2개의 포인트들 사이에 흐르는 스핀 전류는 다음과 같이 표현되는 벡터이다:

... (수학식 1)

스핀 전류는 회로/디바이스에서 캐리어들의 속도 및 스핀 상태들과 관련될 수 있다. 일 실시예에서, 벡터 스핀 전류의 성분들은 전자들의 모멘텀 k 상태들에 걸쳐서 합으로서 표현되고, 전자들의 밀도로 정규화되고, 다음과 같이 표현된다.

... (수학식 2.1)

여기서, σ_j는 파울리 매트릭스들이고, A는 단면적이고, v_n은 그것에 수직인 속도 성분, ρ는 스핀 밀도 매트릭스이다. 다음과 같이 표현되는 전기 전하 전류와 유사하게, 전자들의 마이너스 전하를 반영하기 위해 마이너스 부호로 정의된다

.... (수학식 2.2)

실시예들에서, 스핀 전류는 마그네틱 모멘트들의 유량(flux)에 대응한다. 그러므로, 도 1a에서, 전기 전류(우측으로의 화살표)는 전자들의 유량(좌측으로의 화살표)과 반대이다. 네트 스핀 프로젝션(net spin projection)이 플러스이면, 스핀 전류(도 1b의 화살표)는 전자들의 유량과 반대이다.

본원에 논의된 실시예들에서, 노드에서의 벡터 스핀 전압은 다음과 같이 표현된다.

... (수학식 3)

일 실시예에서, 수학식 3은 특정 방향의 스핀들의 누적과 연관된 상태 변수로서 이해될 수 있다. 그것은 이 벡터의 방향을 따라 스핀을 업 및 다운하는 전자들의 전기화학 전위들에서의 반-차이(half-difference)와 관련된다. 일 실시예에서, 이 차이는 다음과 같이 표현되는 Valet-Fert 이론을 따르는, 스핀 업 및 스핀 다운을 갖는 전자들의 밀도의 반-차이, Δn과 관련될 수 있다.

... (수학식 4)

여기서, n은 총 밀도이고,

는 전기화학 전위이다.

도 2는 더 높은 스핀 전기화학 전위로 표현되는 스핀 업 전자들의 누적을 도시하는 개념도(200)이고, 여기서, 201로 표시되는 바와 같이, 스핀 업 전자들의 확산 전류는 더 높은 것으로부터 더 낮은 스핀 전기화학 전위로 흐르고, 여기서, 202로 도시되는 바와 같이, 스핀 전류는 더 높은 스핀 전압으로부터 더 낮은 스핀 전압으로 흐른다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있고, 그것으로 한정되지 않음을 가리킨다.

실시예들에서, 스핀 전압은 마이너스 부호로도 정의된다. 전자들에 대한 보통의 전기화학 전위와 일관된 정의가 행해지고, 이것은 마이너스 부호를 갖는 전압의 항(term)을 포함한다. 도 2는 전하 전류 및 전압 사이의 것과 유사한 관계들을 최대한 활용하는 스핀 전류 및 스핀 전압의 정의들에서 부호의 선택을 예시한다.

실시예들에서, 총 스핀 전류는 일반적으로 전하 전류 및 벡터 스핀 전류의 결합으로서 정의된다. 일 실시예에서, 그것은 다음과 같이 표현되는 4x1 컬럼 벡터이다.

... (수학식 5)

실시예들에서, 전하 전류와 스핀 전류의 크기 사이의 비율은 전류의 스핀 분극 비율인 것으로 정의되고, 이것은 다음과 같이 표현된다.

... (수학식 6)

실시예들에서, 총 스핀 전압 벡터(V)는 스칼라 컬럼빅 전위(scalar columbic potential)와 벡터 스핀 전위의 결합이다. 그것은 다음과 같이 표현되는 4x1 컬럼 벡터이다.

... (수학식 7a)

실시예들에서, 스칼라 전위와 스핀 전위의 크기 사이의 비율은 노드의 전압-스핀 분극 비율이고, 이것은 다음과 같이 표현된다.

... (수학식 7b)

스핀 컨덕션 매트릭스의 개념은 전압에 대한 전류의 선형 응답을 가정함으로써 도출될 수 있다. 이 가정은 금속들에서 유효할 것으로 기대되고, 여기서 전자 밀도는 높고, 전기장은 산란 시간에 비해 느리게 변화한다. 최악의 경우, 회로의 분기들은 양호한 근사화를 하기에 충분히 작은 것으로 고려된다. 실시예들에서, 스핀 전류에 대한 스핀 전압의 선형 관계인, 스핀 옴의 법칙(spin Ohm's law)은 다음과 같이 표현된다.

... (수학식 8)

실시예들에서, G는 다음과 같이 표현되는 4X4 컨덕턴스 매트릭스이다.

... (수학식 9)

G는 또한 스핀 전류 벡터를 얻기 위해 전압 벡터들을 스케일링하고 재배향(reorient)하는 4X4 텐서로서 해석될 수 있다. 따라서, 컨덕턴스 엘리먼트의 스핀 컨덕턴스 매트릭스는 컨덕턴스 엘리먼트 양단에 적용되는 벡터 스핀 전압 차이를 갖는 엘리먼트를 통한 벡터 스핀 전류에 관한 매트릭스 비례 상수이다. 일반적으로, 스핀 컨덕션 매트릭스의 16개의 성분은 비-제로이고, 스핀 컨덕턴스 엘리먼트의 마그네틱 및 기하학적 특성들에 의해 설정된다.

아래 표 1은 시뮬레이션 모델 및 방법 흐름도를 공식화하는 데 이용되는 스핀 회로 이론에 대한 변수들의 목록을 제공한다.

다음 실시예들은 논의되는 방법들에 의해 이용되는 스핀 회로들로의 Kirchoff의 전류 및 전압 법칙(KCL, KVL)의 확장을 설명한다. 보존 법칙은 전류 및 전압을 좌우하는 수학식들의 세트를 설정한다. 스핀 전류들에 대한 Kirchoff의 전압 법칙 확장은 회로들에 대한 통상적인 전압 법칙에 기초한다. 회로들에 대한 통상적인 전압 법칙은 임의의 폐루프에서의 전압 차이들의 합이 제로이기 때문에 스핀 회로들로 확장된다. 스핀 전류들에 대한 전압 법칙 확장은 다음과 같이 표현된다.

... (수학식 10)

여기서, S_loop는 주어진 폐루프에서의 모든 노드 쌍들의 세트이다.

스핀 전류 및 전압의 벡터 성질 이외에, 스핀 회로들과 전기 회로들 사이의 차이는, 전하가 엄격하게 보존되지만 스핀은 그렇지 않다는 것이다. 실시예들은 가상 그라운드에 대한 스핀 소비 전류를 도입함으로써 노드에 들어가는 스핀 전류들의 비-보존 성질을 다룬다. 통상적인 Kirchhoff의 전류 법칙은 따라서 다음과 같이 스핀 회로들로 확장된다: 노드에 들어가는 벡터 스핀 전류들의 합은 노드에서 총 소비되는 벡터 스핀 전류와 같고, 이것은 다음과 같이 표현된다.

... (수학식 11)

노드 i에서, 스핀 노드 전류 법칙은 수학식 11에 의해 주어지고, 여기서

는 노드 i에서 노드 j로의 스핀 전류이고; B_i는 노드 i에 접속된 모든 노드들의 세트이고;

는 노드에서 일어나는 스핀 플립 이벤트들(spin flip events)(I _sf )로 인해 소비되는 총 스핀 전류이다.

위의 논의에 비추어 볼 때, 도 3a는 스핀 전압들 및 전류들에 대한 보존 법칙의 개념도(300)이고, 여기서 루프 전압 차이의 합은 0이고, 도 3b는 일 실시예에 따른, 스핀 전압들 및 전류들에 대한 보존 법칙의 개념도(320)이고, 여기서 모든 물리적 분기들로부터의 물리적 스핀 전류들의 합은 가상 그라운드에 대한 스핀 플립 전류와 같다.

다음 실시예들은 비-마그네틱 채널들, 및 직렬 및 병렬 엘리먼트들을 포함하는 비-마그네틱 엘리먼트들(non-magnetic elements)(NME)에 대한 스핀 컨덕션 매트릭스들을 설명한다.

선형 비-마그네틱 컨덕션 엘리먼트(비-마그네틱 채널)를 통한 스핀 컨덕션은 다음과 같이 설명될 수 있다: a) 디바이스를 통한 전하 전류는 적용된 스칼라 전압 차이와 정비례하고, b) 엘리먼트를 통한 스핀 벡터 전류는 NME에 적용되는 벡터 스핀 전압 차이에 정비례하고 동일 직선상에 있다(collinear). 선형 비-마그네틱 컨덕션 엘리먼트를 통한 스핀 컨덕션은 다음과 같이 표현될 수 있다.

... (수학식 12)

... (수학식 13)

여기서, g_s는 스칼라 양이고,

는 NME 양단에 적용되는 스핀 벡터 전압이고, g는 스칼라 컨덕턴스이고,

는 적용된 전압 차이이다.

비-마그네틱 엘리먼트들을 통한 스핀 컨덕션의 개념을 이용하여, 직렬 저항의 컨덕턴스는 다음과 같이 표현될 수 있다.

... (수학식 14)

일 실시예에서, 스핀 플립이 없는 저항은 수학식 14에 도시된 바와 같이 단일 엘리먼트에 의해 완전히 설명된다. 그러나, 스핀 플립을 갖는 직렬 저항은 스핀 전류의 손실을 수용하기 위해 스핀 플립 컨덕턴스를 포함한다.

다음 실시예는 비-스핀-탄도 저항(non-spin-ballistic resistor)을 다루기 위한 스핀 플립 컨덕턴스이다. 일 실시예에서, 스핀 플립 저항의 컨덕턴스는 다음과 같이 표현된다.

... (수학식 15)

여기서, g_sh는 스핀 분극화의 손실을 수용하기 위한 스핀 플립 컨덕턴스이다. 일 실시예에서, 스핀 플립 컨덕턴스는 스핀 플립 이벤트들의 존재에서도 스핀 전류 보존을 에뮬레이트하기 위해 가상 스핀 접지에 대한 스핀 전류를 싱크(sink)한다.

도 4a는 노드들 N₁ 및 N₂을 접속하는 정상 금속(400)이다. 도 4b는 일 실시예에 따른, 분산 채널을 나타내는 Π(파이) 등가 회로(420)이다. 도 4c는 일 실시예에 따른, 분산 채널을 나타내는 T-등가 회로(430)이다. 도 4a 내지 4c는 함께 설명된다. (도 4b에 도시된 바와 같은) Π-등가 및 (도 4a에 도시된 바와 같은) T-등가 네트워크들에서의 분산 채널들에 대한 스핀 컨덕션 모델은 전술한 션트(shunt) 및 직렬 컨덕턴스들을 이용하여 표현될 수 있다.

도 4a는 스핀 회로의 2개의 노드 N₁ 및 N₂을 접속하는 비-마그네틱 채널을 예시한다. 일 실시예에서, 채널로부터의 스핀 전류의 손실을 일으키는 스핀 플립의 프로세스가 도 4b의 스핀 전압 접지 [0 0 0 0]^T로 가는 션트 저항을 이용하여 모델링된다. 컨덕턴스 성분들 G_1i는 제로이기 때문에 션트 엘리먼트들을 통해 전하 전류가 흐르지 않는다. 접지 상태들에 따라, T-모델(도 4c)은 Π-모델(도 4b)보다 더욱 편리할 수 있다.

일 실시예에서, 채널의 단면적 A_ch을 갖는 비-탄도 탄성 채널에 대한 Π-등가 회로에서의 등가 컨덕턴스들, 채널 저항 ρ_ch, 채널 길이 L_c, 채널 물질의 스핀 플립 길이 λ_s는 다음과 같이 표현된다.

... (수학식 16)

... (수학식 17)

비-마그네틱 엘리먼트들을 통한 스핀 컨덕션과 달리, 마그네틱 엘리먼트들을 통한 스핀 컨덕션은 일반적으로 (a) 스칼라 전압들과 스핀 전류들 사이의 커플링 및 (b) 벡터 스핀 전압 차이와 동일 선상에 있지 않을 수 있는 스핀 전류를 가질 수 있다. 다음은 강자성체 마그넷으로부터 정상 금속까지의 전도를 설명한다.

강자성체 마그넷으로부터 정상 금속까지의 스핀 컨덕션은 스핀 전압들에 응답하는 스핀 의존 전류로서 이해될 수 있다. 노드에서의 스핀 전압은 또한 다른 곳으로부터의 스핀 주입을 통해 설정된 스핀 분극화된 파퓰레이션(spin polarized population)의 결과이다. 미시적으로, 전도는 강자성체 마그넷과 정상 금속의 계면에서 스핀 의존 반사 및 투과를 통해 일어나고 있다. 포멀리즘의 다수는 양자 전송 산란 이론으로부터 도출되고, 작용중에 초전도 전송으로부터 얻는다.

도 5는 일 실시예에 따른, 강자성체 마그넷(FM)과 정상 금속(NM) 사이의 스핀 트랜스포트를 위한 회로 모델(500)이고, 여기서 FM은 특정 벡터 스핀 전압을 갖는 노드로서 취급된다. 일 실시예에서, FM 대 NM 계면의 4X4 컨덕션 매트릭스는 스핀 컨덕션 수학식들로부터 도출된다. 일 실시예에서, 스핀 컨덕션 매트릭스의 엘리먼트들은 실험적 특성들로 채워진다.

예를 들어, FM 및 NM에서의 4X1 스핀 전압들은 각각

및

으로서 표현될 수 있다. 실시예들을 불명료하게 하지 않도록 하기 위해서, FM에서의 스핀 누적은 무시된다. 따라서,

은 FM으로부터 NM으로의 4X1 스핀 전류일 수 있고,

은 마그넷의 마그네틱 모멘트의 벡터 방향일 수 있다. 그 다음에, 전하 전류는 다음과 같이 표현된다.

... (수학식 18)

일 실시예에서, 총 스핀 전류는 다음과 같이 표현된다.

... (수학식 19)

... (수학식 20)

... (수학식 21)

은 마그네틱 모멘트에 평행한 스핀 전류의 성분이고,

은 마그네틱 모멘트에 수직인 스핀 전류이다. 스핀 토크 컨덕턴스들 G_SL 및 G_FL에 대한 표현들은 계면의 스핀 반사 및 투과 특성들과 관련된다.

일 실시예에서, 스핀 컨덕션 매트릭스 엘리먼트들은 FM-NM 계면의 실험적 특성들로부터 유도된다. 예를 들어, G는 계면의 총 컨덕턴스의 값이고, α는 FM-NM 계면의 스핀 선택도이고, G_SL은 정상 금속의 스핀 트랜스퍼 컨덕턴스이다. 일 실시예에서, 샤빈(Sharvin) 컨덕턴스는 이 항(term)의 양자 한계(quantum limit)이다. G_FL는 많은 금속 계면들에 대해 통상적으로 제로인 필드형 컨덕턴스 항(field-like conductance term)이다. 그것은 강자성체 마그넷들에 인접한 터널링 배리어들에서 더 높은 전압들로 만나진다.

일 실시예에서, 계면의 평면에 평행한 자화의 특수한 경우에서의 컨덕션 매트릭스는 도 5에 도시된 바와 같이 도출된다. 이 실시예에서, 좌표계는 x-축이 자화의 방향을 따르고

, 다른 2개의 축이 우측 좌표들을 형성하도록 선택된다. 그 다음에 이들 좌표들에 대한 프로젝션들을 이용하여, 수학식 18 내지 21은 다음과 같이 표현될 수 있다.

... (수학식 22)

... (수학식 23)

... (수학식 24)

따라서, FM-NM 계면에 대한 일반화된 옴의 법칙은 다음과 같이 표현된다.

... (수학식 25)

일 실시예에서, 수학식 18 내지 21은 계면의 배향에 독립적이기 때문에, 그것은 좌표계가 그것에 정렬되는 그의 x-축을 갖는다(

)면 컨덕션 매트릭스에 대한 동일한 표현이 자화의 임의의 방향에 대해 유효하다는 유도에 의해 확장될 수 있다:

... (수학식 26)

도 6은 일 실시예에 따른, FM과 NM 사이의 스핀 트랜스포트를 위한 회로 모델(600)이고, 여기서 FM 자화는 나노-마그넷 다이나믹스에 의해 결정되는 바와 같이 3차원에서 임의의 방향으로 가리킬 수 있다. 일 실시예에서, 자화의 순간 방향보다는 나노-마그넷 모양(예를 들어, 타원형, 도 6 참조)에 결부된 고정 좌표계에서 FM-NM 계면의 스핀 컨덕션 매트릭스는 고정 좌표계에서 4X4 컨덕션 매트릭스로서 표현된다. 일 실시예에서, 고정 좌표계에서의 4X4 컨덕션 매트릭스는 다음과 같이 표현된다.

... (수학식 27)

여기서, R은 다음과 같이 표현되는 회전 매트릭스(rotation matrix)이다.

... (수학식 28)

일 실시예에서, 회전 매트릭스 R의 엘리먼트들은 아래 도시된 바와 같이 고정 좌표들 (x, y, z)에 대하여 자화에 결부되는 축들 (X, Y, Z)의 단위 벡터들의 표현에 의해 정의된다:

... (수학식 29)

... (수학식 30)

... (수학식 31)

표 2는 실시예들에 논의된 바와 같이 스핀 회로 이론에 이용되는 전송 파라미터들을 예시한다.

다음 실시예들은 스핀 주사를 위한 나노-마그넷들을 활용하는 스핀 집적 회로들을 해결하기 위한 결합된 스핀 트랜스포트-자화 다이나믹스와 스핀 회로 분석을 갖는 나노-마그넷 다이나믹스의 자기 일관성을 설명한다. 마그네틱 모멘트 단위 벡터(

)를 갖는 나노-마그넷의 다이나믹스를 설명하는 현상학적 수학식, 스핀 트랜스퍼 토크들을 갖는, 수정된 Landau-Lifshitz-Gilbert(LLG) 수학식이 다음과 같이 표현된다(파라미터들에 대해 표 3을 참조).

... (수학식 32)

여기서, γ은 전자 자이로마그네틱 비율(electron gyromagnetic ratio)이고; μ₀은 자유 공간 도자성(free space permeability)이고,

는 물질/기하학적 구조/표면 이방성으로 인한 유효 자기장(effective magnetic field)이고; α는 물질의 길버트 댐핑(Gilbert damping)이고;

는 나노-마그넷을 남기는 자화(

)에 수직인 벡터 스핀 전류의 성분이고; N_s는 마그넷당 보어 마그네트론들의 총 수(total number of Bohr magnetons per magnet)이다.

는 또한

=

-

(

.

)=

X(

X

)으로서 다시 쓰여질 수 있다. 스핀 토크 항의 플러스 부호는 스핀 전류가 마그네틱 모멘트의 유량과 동일한 방향을 갖는다는 사실과 관련된다. LLG 수학식에서의 음함수(implicit)는 단일 도메인 나노-마그넷들의 마그네틱 모멘트들의 절대값들이 실질적으로 일정하게 유지된다는 사실이다.

도 7a는 일 실시예에 따른, 스핀 트랜스포트를 갖는 나노-마그넷 다이나믹스의 자기 일관성을 위한 필요성을 도시하는 스핀 회로 모델(700)이다. 일반적으로, 스핀 회로의 나노-마그넷 마그네틱 모멘트들의 방향 및 스핀 회로를 통한 스핀 트랜스포트는 함께 결합된다. 나노-마그넷에 들어가는 스핀 전류는 현재의 각 위치에서 나노-마그넷의 컨덕턴스에 의해 정의된다. 이것은 나노-마그넷의 등가 컨덕턴스가 나노-마그넷의 모멘트의 방향에 의해 결정되기 때문이다. 일 실시예에서, 회로(700)를 통과하는 전류는 마그넷(

)의 방향에 의존하고, 마그넷의 방향은 주입된 스핀 전류에 의존하여 수정된다. 그러므로, 각각의 순간에, 자체 일관적 솔루션은 정확성을 보장하기 위해 계산될 필요가 있을 수 있다.

도 7b는 일 실시예에 따른, LLG 다이나믹스와 스핀 트랜스포트 사이의 자기 일관성에 대해 도시하는 모델(720)이다. 일 실시예에서, 모델(720)은 LLG 나노-마그넷 다이나믹스와 스핀 트랜스포트 사이의 자체 일관적 루프를 도시한다. 일 실시예에서, 솔루션에 도달할 때까지 자체 일관적 루프의 각각의 패스에서, LLG 해결자들(solvers)은 마그넷들의 상태를 스핀 회로에 패스하고, 스핀 회로 해결자는 스핀 벡터 전류를 LLG 해결자에 패스한다. 일 실시예에서, 자기 일관성은 또한 음함수 수치적 해결자(implicit numerical solver)를 이용하여 해결될 수 있다.

다음 실시예들은 멀티 노드 시스템들을 분석하기 위한 스케일 가능한 방법을 제공하기 위해 스핀 회로들로의 수정된 노드 분석(MNA)의 확장을 설명하였다.

스핀 회로들을 풀기 위한 계산 방법이 소수의 노드 회로들(노드들>2)에 대해서도 적용되는데, 그 이유는 스핀 컨덕션 매트릭스들의 배열(ordering)은 등가 컨덕턴스들을 계산하면서 이용되기 때문이다. 일 실시예에서, 스핀-MNA는 다음의 수학식을 푼다.

... (수학식 33)

여기서, A는 회로의 접속성, 전압 및 전류 소스들의 위치에 기초한 매트릭스이고; X는 전압 소스들을 통한 미지의 노드 전압들 및 미지의 전류들을 포함하는 벡터이고; Z는 전류 소스들에서 전류들과 전압 소스들의 전압들로 이루어지는 벡터이다. 일 실시예에서, 매트릭스 A는 또한 다음과 같이 표현될 수 있다.

... (수학식 34)

매트릭스 A는 사이즈 4(m+n) X 4(m+n)(n은 노드들의 수이고, m은 독립 전압 소스들의 수임)를 갖는다. 일 실시예에서, 매트릭스 G는 사이즈 4nX4n을 갖고, 수동 회로 엘리먼트들 사이의 상호접속들에 의해 결정된다. 일 실시예에서, 매트릭스 B는 사이즈 4nX4m을 갖고, 전압 소스들의 접속에 의해 결정된다. 일 실시예에서, 매트릭스 C는 사이즈 4mX4n을 갖고, 전압 소스들의 접속에 의해 결정된다. 일 실시예에서, 매트릭스 B 및 C는 특히 오직 독립 소스들이 고려될 때 밀접하게 관련될 수 있다. 일 실시예에서, 매트릭스 D는 4mx4m이고, 오직 독립 소스들이 고려되는 경우 제로이다.

일 실시예에서, 마그넷들에 들어오는 스핀 전류들은 전체 스핀 전류의 데카르트 성분으로서 추출될 수 있다. 예를 들어, i번째 노드와 j번째 노드 사이에 접속된 마그넷에 대하여, i번째 노드에 들어오는 스핀 전류는 아래와 같이 표현된다:

... (수학식 35)

일 실시예에서, 매트릭스 A는 도 8a 내지 8b에 도시된 것과 같이 어셈블될 수 있다. 도 8a는 보통 회로를 위한 MNA 행렬식(800)이다. 도 8b는 일 실시예에 따른 스핀 회로를 위한 스핀-MNA 행렬식(820)이다.

본 실시예들에 논의된 방법은 비-자성 및 자성 엘리먼트들은 물론, 종속적 및 독립적 스핀/정규 전압 및 전류 소스들의 조합을 다룰 수 있다. 일 실시예에서, 스핀 MNA 방정식의 해는 다른 최적화 기법들 중에서도, 희소성을 얻기 위해 식들을 최적으로 순서화하는 것에 의해 단순화될 수 있다. MNA를 하기 위해 넷리스트를 구문분석하는 알려진 알고리즘들이 이용될 수 있다.

표 4는 스핀 MNA 매트릭스들 및 그들의 크기를 나타낸다.

도 9는 일 실시예에 따른 스핀트로닉 집적 회로(SPINIC: spintronic integrated circuit)를 모델링하고 시뮬레이션하기 위한 방법의 흐름도(900)이다. 방법은 저장 매체 상에 저장되고 프로세서 또는 가상 프로세서에 의해 실행되는 컴퓨터 실행가능한 명령어들로서 수행될 수 있다. 도 9를 참조한 흐름도 내의 블록들이 특정한 순서로 도시되어 있긴 하지만, 그 동작들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 동작들/블록들은 병렬로 수행될 수 있다.

블록(901)에서, 스핀 회로들의 스핀 노드들과 일반 회로들의 노드들의 접속을 나타내는 스핀 넷리스트가 생성된다. 일 실시예에서, 스핀 메모리 및 회로의 노드들이 식별되고, SPICE형 넷리스트(SPICE like netlist)가 생성된다. 스핀 노드들은 스핀트로닉 집적 회로에서 스핀 종속 트랜스포트 속성들(spin dependent transport properties)이 평형 상태에 있는 포인트들이다.

블록(902)에서, 스핀 넷리스트는 스핀 컨덕션 엘리먼트들(spin conduction elements)의 매트릭스들로서 표현된다. 이들 스핀 컨덕턴스 엘리먼트들(spin conductance elements)은 텐서 매트릭스들로서 기술된다. 일 실시예에서, 스핀 컨덕션 엘리먼트들은 시뮬레이션되고 있는 디바이스의 작동 물리학에 의해 정의되는 대로의 4 x 4 텐서로서 표현된다. 전통적인 SPICE와는 달리, 여기에서의 시뮬레이션 모델은 스칼라 양(scalar quantities)만을 사용하는 대신에, 텐서 임피던스를 이용한다. 일 실시예에서, 스핀 넷리스트를 생성하는 것은, 스핀 전도도 엘리먼트들로부터 완만하게 감소하는 스핀을 모델링하기 위해 가상 그라운드 엘리먼트를 삽입하는 것을 포함하고, 여기에서 가상 그라운드 엘리먼트는 전도도 엘리먼트들의 Pi 모델 또는 T 모델 중 하나로서 표현된다.

일 실시예에서, 방법은 벡터 스핀 전류를 벡터 스핀 전압에 관련시키기 위해, 스핀 넷리스트로부터 스핀 컨덕션 매트릭스를 형성하는 것을 더 포함하고, 스핀 컨덕션 매트릭스는 다수의 4 x 4 텐서 매트릭스를 갖는다.

블록(903)에서, 스핀 MNA 매트릭스는 스핀 컨덕션 엘리먼트들의 매트릭스들을 이용하여 생성된다. 스핀 MNA는 접속성과, 전압 및 전류 제어된 소스들을 설명한다. 실시예들은 자성 엘리먼트들을 시뮬레이션하기 위해 스핀 MNA를 기술하며, SPICE형 시뮬레이션 기반구조에도 맞는다. 스핀 MNA 매트릭스는 스핀 넷리스트에서 기술되는 스핀 회로들 및 일반 회로들의 해를 구하기 위해 이용된다.

일 실시예에서, 스핀 MNA를 생성하는 방법은 스핀 컨덕션 매트릭스를 만드는(incorporating) 단계; 전압 소스들을 스핀 노드들에 연결하기 위한 스핀 접속성 매트릭스들을 생성하는 단계; 제어된 전압 및 전류 소스들을 캡쳐하기 위한 매트릭스를 생성하는 단계; 및 종속적인 전압 제어된 전압 소스들 및 전류 제어된 전압 소스들을 캡쳐하기 위한 다른 매트릭스를 생성하는 단계를 포함한다.

이하의 프로세스는 본 명세서의 실시예들에 따라 스핀 MNA를 이용하여 SPINIC 내의 스핀 전류들 및 전압들의 해를 구하기 위한 방법의 상세를 제공한다. 시뮬레이션될 SPINIC은 마그넷, 컨덕션 채널, 및 터널 배리어들 및 전자 스위칭 엘리먼트를 포함한다. 또한, 과도 회로들(예를 들어 저항기, 커패시터, 트랜지스터 등)을 포함할 수 있다.

일 실시예에서, 스핀 MNA의 방법은 스핀 어드미턴스 매트릭스(spin admittance matrix)(G), 전압 소스들의 접속을 포함하는 스핀 접속성 매트릭스(spin connectivity matrices)(B&C), 및 다른 노드에 의해 제어되지 않는 스핀 및 전하 소스들(즉, 독립적 노드들)을 캡쳐하기 위한 매트릭스 D를 생성하는 단계를 포함한다. 스핀 MNA는 방정식 [X] = [A]^-1[Z]의 해를 구하고, 여기에서 매트릭스 A는 매트릭스 G, B, C 및 D를 포함하며, 매트릭스 X는 전압 소스들을 통한 미지의 노드 전압 및 미지의 전류를 포함하는 벡터이고, 매트릭스 Z는 전압 소스의 전압들 및 전류 소스들에서의 전류들을 포함하는 벡터이다. 여기에서 논의되는 바와 같이, 매트릭스 A는 전압 및 전류 소스 위치의 SPINIC의 접속성에 기초하여 형성된 매트릭스이다. 일 실시예에서, 매트릭스 A는 4(m+n) X 4(m+n) 매트릭스이고, 'n'은 노드의 개수이며, 'm'은 독립적인 전압 소스의 개수이다.

본 실시예들에서의 스핀 MNA는 의사(또는 가상) 그라운드를 통한 느린 스핀 감소(즉, 스핀 방전)을 모델링하기 위해 도입되는 의사(또는 가상) 그라운드를 이용하여 텐서들을 시뮬레이션할 수 있다.

일 실시예에서, 스핀 어드미턴스 매트릭스(G)는 스핀 전도도 텐서들(4 x 4 매트릭스)을 포함한다. 일 실시예에서, G 매트릭스는 n x n 매트릭스이고, 각각의 엘리먼트는 4 x 4 전도도 매트릭스로 채워지며, n은 노드의 개수이다. 그러한 실시예에서, 컨덕턴스들을 채운 후의 G 매트릭스의 전체 크기는 4n X 4n이 된다. 대각 매트릭스 내의 각 엘리먼트는 대응 노드에 접속된 각 엘리먼트의 컨덕턴스의 합과 동일하다.

G 매트릭스 내의 제1 대각 엘리먼트는 노드 1에 접속된 컨덕턴스들의 합이고, G 매트릭스 내의 제2 대각 엘리먼트는 노드 2에 접속된 컨덕턴스들의 합인 등이다. G 매트릭스 내의 비-대각 엘리먼트들은 대응 노드들의 쌍에 접속된 엘리먼트의 네거티브 컨덕턴스이다. 그러므로, 노드 1과 노드 2 사이의 스핀-저항기는 G 매트릭스 내의 위치들 (1, 2) 및 위치들 (2, 1)에서 G 매트릭스 내로 간다.

일 실시예에서, 스핀 접속성 매트릭스(B)는 스핀 회로의 접속성을 캡쳐하도록 형성된다. B 매트릭스는 0, 단위 매트릭스 I 및 -I 엘리먼트들만을 갖는 n x m 매트릭스이다. 매트릭스 내의 각 위치는 특정한 전압 소스(제1 차원) 또는 노드(제2 차원)에 대응한다. 일 실시예에서, i번째 전압 소스의 포지티브 단자가 노드 k에 접속되는 경우, B 매트릭스 내의 엘리먼트 (i, k)는 1이다. 일 실시예에서, i번째 전압 소스의 네거티브 단자가 노드 k에 접속되는 경우, B 매트릭스 내의 엘리먼트 (i, k)는 -1이다. 그 외에, B 매트릭스의 엘리먼트들은 제로이다.

일 실시예에서, 제어되는 전압 및 전류 소스들을 캡쳐하기 위해 C 매트릭스가 형성된다. C 매트릭스는 0, I 및 -I 엘리먼트들만을 갖는 m x n 매트릭스이다. 매트릭스 내의 각 위치는 특정한 노드(제1 차원) 또는 전압 소스(제2 차원)에 대응한다. 일 실시예에서, i번째 전압 소스의 포지티브 단자가 노드 k에 접속되는 경우, C 매트릭스 내의 엘리먼트 (k, i)는 단위 매트릭스 I이다. 일 실시예에서, i번째 전압 소스의 네거티브 단자가 노드 k에 접속되는 경우, C 매트릭스 내의 엘리먼트 (k, i)는 -I이다. 그 외에, C 매트릭스의 엘리먼트들은 제로이다.

일 실시예에서, D 매트릭스는 완전히 제로로 구성되는 m x m 매트릭스이다. 전압 제어 전압 소스들 및 전류 제어 전압 소스들과 같은 종속적 소스들이 고려되는 경우, 엘리먼트들은 제로가 아니다. 일 실시예에서, 방법은 스핀-MNA 매트릭스의 해에 따라 SPINIC의 전류 및 전압의 값을 구하는 단계를 더 포함한다.

일 실시예에서, 'n'개의 노드 및 'm'개의 전압 소스를 갖는 스핀 MNA를 시뮬레이션하기 위한 스핀 MNA 방법은 이하의 단계들을 실행하는 것을 포함한다.

일 실시예에서, SPINIC 내의 노드들은 번호가 매겨진다. 기준 노드가 선택되고(통상적으로 그라운드 노드가 0으로 번호가 매겨짐), 나머지 n-1개의 노드들의 명칭이 정해진다. 본 실시예에서, SPINIC의 각 소스를 통한 전류들도 라벨이 붙여진다.

일 실시예에서, 전류들의 명칭이 정해진다. 예를 들어, 전압 소스의 포지티브 노드로부터 네거티브 노드로 흐르는 각각의 전압 소스를 통한 전류에 명칭이 할당된다.

일 실시예에서, SPINIC 내의 노드들에 번호가 매겨지고 각각의 전압 소스를 통한 전류의 명칭이 정해진 후, 스핀 KCL이 적용된다. 그러한 실시예에서, 노드로의 전류가 포지티브로 될 각 노드에서 스핀 전류 보전 법칙이 적용된다.

일 실시예에서, 각각의 전압 소스에서의 스핀 전압을 위한 방정식이 식별된다. 일 실시예에서, 방정식들은 방정식 [X] = [A]^-1[Z]을 형성하도록 재배열된다. 일 실시예에서, 노드들의 전압 및 소스들의 전류를 구하기 위해, 매트릭스 A가 역으로 되고 매트릭스 Z가 곱해진다. [X] = [A]^-1[Z]의 해를 구함으로써, SPINIC에 대한 관련 전류들이 계산된다.

블록(904)에서, 스핀 MNA 매트릭스의 해에 따라, 마그넷들 및 트랜스포트들의 자기 모순없는(self-consistent) 시뮬레이션 모델이 구현된다.

도 10의 (a)는 스핀트로닉 랜덤 액세스 메모리(STTRAM) 셀(1000)이다. 본 예에서, MJT(magnetic tunnel junction) 디바이스는 노드 N₁과 N₂ 사이에 있고, 트랜지스터 M1에 연결된다. 트랜지스터 M1은 워드선 신호 WL에 의해 제어가능한 한편, 비트선(BL) 신호는 MJT 디바이스에 연결된다. M1의 단자들 중 하나는 소스 라인(SL)에 연결된다. 도 10의 (b)는 STTRAM 셀(1000)의 MJT 디바이스의 줌잉된 버전(1020)이다. MJT 디바이스는 자유 마그넷, 고정 마그넷, 및 자유 마그넷과 고정 마그넷 사이의 인터페이스 층을 포함한다. MJT 디바이스의 층들의 전압의 방향은 (자유 마그넷을 위한) V_FM, (인터페이스 층을 위한) V_OX, 및 (고정 마그넷을 위한) V_FM이다.

도 10의 (c)는 일 실시예에 따라 트랜지스터 M1에 연결된 MJT를 위한 스핀 SPICE 마크로 모델의 T 모델(1030) 표현이다. 본 실시예에서, MJT의 컴포넌트 층들은 컨덕턴스로서 표현된다. 예를 들어, G_FM0(m)(저항 RF1을 가짐)는 자유 마그넷을 위하여 노드들 N₁과 N₂ 사이에 있고, 노드들 N₂와 M1의 단자들 중 하나 사이의 컨덕턴스 G_FM3(m₃)(저항 RF2를 가짐)는 고정 마그넷을 위한 것이고, 제3 컨덕턴스는 인터페이스 층(저항 RF3를 가짐)을 위한 것이다. 컨덕턴스 각각은 4 x 4 매트릭스로서 표현되고, 그 중 하나가 G_FM0(m)에 대해 예시되어 있다.

도 10의 (d)는 일 실시예에 따른 STTRAM 셀(1000)의 스핀 넷리스트(1040)이다. 일 실시예에서, 넷리스트(1040)는 SPICE 넷리스트 구문분석기들이 오버헤드를 (만일 있더라도) 거의 갖지 않고서 넷리스트를 구문분석할 수 있도록 SPICE형 넷리스트로서 표현된다. 이러한 넷리스트에서, 전압 소스 V3는 도 10의 (c)를 참조하여 위에서 표현된 컨덕턴스를 갖는 3개의 저항과 함께 정의된다. 스핀 로직 디바이스의 다른 넷리스트 및 모델링의 예가 도 11a 내지 11d를 참조하여 설명된다. 도 11a 내지 11d는 비-국부적인 스핀 주입 검출 디바이스를 도시한다.

도 11a는 측방향 스핀 로직 디바이스의 상면도(1100)이다. 본 예에서의 측방향 스핀 로직 디바이스는 2개의 나노 마그넷 및 비자성 채널들을 포함한다. 상면도(1100)는 고정 및 자유 마그넷들을 도시하는데, 이들은 노드 3으로서 식별되는 한편, 음영 표시된 영역의 나머지는 금속 2(M2)이다. 스핀 회로는 여기에 논의된 실시예들의 제한없는 실효성을 설명하기 위해 나노 마그넷들로 구현된다. 측방향 스핀 주입 검출 디바이스는 완전 스핀 로직 디바이스이다. 디바이스는 비자성 채널을 통해 통신하는 2개의 나노 마그넷으로 구성된다.

도 11b는 측방향 스핀 로직 디바이스의 측면도(1120)이다. 이 도면에서, 측방향 스핀 로직 디바이스는 상단의 공급 전압 평면과 하단의 금속 그라운드 평면 사이에 도시되어 있다. 노드 1과 2 사이에 채널이 형성된다. M3를 그라운드 평면에 연결하는 금속 2(M2)는 노드 4에 의해 나타내어지며, 그라운드 평면으로의 스핀의 완만한 감소를 모델링하기 위해 이용된다.

도 11a 및 11b의 디바이스는 포지티브 인가 전압을 위한 반전 게이트 및 네거티브를 위한 비반전 게이트로서 동작한다. 노드 1을 노드 2에 접속하는 채널은 스핀 분극화 전류를 전달하는 2개의 마그넷 사이의 상호접속부로서 기능한다.

직관적으로, 도 11a 및 11b의 디바이스의 동작은 아래와 같이 설명될 수 있다: 마그넷들이 마그넷들 아래에 스핀 분극화된 파퓰레이션 밀도를 생성하고, 채널을 통한 스핀 확산 전류를 셋업한다. 이러한 스핀 확산 전류의 방향은 캐리어들의 스핀 분극화의 상대적 강도에 의해 설정된다.

입력 마그넷 부근에 설정된 그라운드 단자에 대하여, 마그넷 1이 고정 마그넷 단자로서 기능하는 한편, 제2 마그넷은 인가되는 전압에 따라, 그 아래로 확산된 스핀에 응답한다는 것을 알 수 있다. 포지티브 인가 전압에 대하여, 도 11a 및 11b에 도시된 디바이스는 반전 게이트처럼 동작하고, 출력은 입력의 논리 반전이 된다. 네거티브 인가 전압에 대하여, 출력은 입력 마그넷의 상태의 복제가 된다.

채널의 섹션화된 구조는 스핀 로직 게이트들을 고립시키며, 게이트들 간의 상호접속(연쇄)은 연속적인 자유층 마그넷을 통해 달성된다. (입력 신호 트랜스포트에 출력되는) 스핀 로직의 비-상반성(non-reciprocity)은 입력 마그넷과 출력 마그넷 간의 비대칭으로부터 온다. 이러한 비대칭은 a) 출력의 영역이 입력 마그넷의 영역보다 크게 되는 마그넷의 비대칭적인 겹침, b) 비대칭적인 그라운드 상태, c) 비대칭적인 스핀 주입 효율성, 및 d) 비대칭적인 스핀 감쇄 상수를 통해 달성될 수 있다.

일 실시예에서, 도 11a 및 11b의 디바이스는 2개의 나노 마그넷 및 비자성 도전 엘리먼트를 포함하는 스핀 회로로서 모델링된다. 일 실시예에서, 비자성 엘리먼트들은 마그넷들을 서로에, 그리고 그라운드에 접속하는 금속 채널의 행동을 모델링한다. 도 11a 및 11b를 참조하면, 노드 0이 그라운드로서 모델링되고, 나머지 노드들은 전통적인 MNA의 관례에 따라 번호가 매겨진다.

본 실시예에서, 노드 1 및 2는 도 11a 및 11b의 디바이스 내에서, 채널의 단부들을 표현하는 마그넷들 바로 아래의 포인트들을 표현한다. 노드 3은 마그넷들 및 공급 평면에 의해 공유되는 공통 노드이다.

도 11c는 일 실시예에 따른 측방향 스핀 로직 디바이스의 회로 모델(1130)이다. 본 실시예에서, 그라운드 부하를 모델링하기 위해 T 모델(1131)이 이용된다. 그라운드를 위한 이러한 복잡한 모델(1131)은 그라운드의 분산 컨덕턴스 모델을 제공한다. 다른 실시예들에서, 그라운드 부하를 모델링하기 위해 Π-모델이 이용될 수 있다. 이러한 실시예에서, 채널은 Π-모델(1132)로서 모델링된다. 다른 실시예들에서, 노드 1과 노드 2 사이의 채널을 모델링하기 위해 등가의 T 모델이 이용될 수 있다.

일 실시예에서, 자성 엘리먼트들은 G_FM1 & G_FM2에 표현되고, 비자성 채널은 Π-등가 회로(1132)에 의해 표현된다. 본 실시예에서, 그라운드 접속 분기 B₁₀은 T-등가 회로(1131)에 의해 표현된다. 모델을 물리적 차원들과 더 잘 관련시키기 위해, 표 5의 차원들이 이용될 수 있다.

표 5는 예시적인 회로 시뮬레이션을 위해 이용되는 파라미터들을 예시한다.

도 11d는 일 실시예에 따라 스핀 MNA 방법을 실행하기 위해 구문분석되어 스핀 MNA 매트릭스로 변환되는 측방향 스핀 로직 디바이스의 스핀 넷리스트(1140)이다. 일 실시예에서, 넷리스트는 SPICE형 넷리스트 구문분석기에 의해 구문분석될 수 있다.

다양한 실시예들에서 논의되는 방법에 기초하여, 도 11c의 회로에 대해 스핀 MNA 방정식이 생성된다. 일 실시예에서, G 매트릭스는 노드들 1 내지 4에 접속하는 스핀 전도도 엘리먼트들로 채워진다. 접속성 A(5, 3)을 나타내는 엘리먼트들은 노드 3에서의 인가 전압이 V_sp이도록 단위 매트릭스로 채워진다. 로우 A3는 노드 3에서의 KCL을 표현하고, 그에 따라 엘리먼트 A(3, 5)에서 단위 매트릭스를 갖는다.

... (수학식 36)

일 실시예에서, 수송 방정식들(도 8a 및 8b)에 일관되게 나노-마그넷 동적 방정식 전부의 해를 구함으로써 자기 모순없는 해가 구해진다. 그러면, 이러한 예시적인 시스템을 위한 방정식들의 완전한 집합은 아래와 같이 된다:

... (수학식 37)

... (수학식 38)

여기에서 전압들은 수학식 36으로부터 도출된다.

이하의 섹션은 비자성 분산 채널(non-magnetic distributed channel)의 G 매트릭스 엘리먼트들에 대한 추가의 상세를 제공한다.

스핀 종속 컨덕션(spin-dependence conduction)은 드리프트 확산 방정식들(drift-diffusion equations)을 통해 (집중 엘리먼트 회로(lumped-element circuit)에 대조적으로) 연속 매질 내에서 기술될 수 있다. 보통 마그넷(NM) 스핀 컨덕턴스 매트릭스의 도출이 여기에 기술된다. 스핀의 한 방향(x) 및 한 방향(s)을 따른 전류들에 대한 스핀 컨덕턴스들이 보여진 다음, 스핀의 임의의 방향에 대해 일반화된다. 비자성 재료 내의 전류 밀도 J, 스핀 전류 밀도 J_s, 전압 V 및 스핀 전압 V_s에 대한 드리프트 확산 방정식들은 다음과 같이 기술된다:

... (A1)

... (A2)

전류 연속성은 아래를 암시한다(키르히호프 전류 법칙):

... (A3)

... (A4)

여기에서 전도도는 σ이고, 스핀 확산 길이는

이다. 이 방정식들에 대한 일반 해는 J=Constant이다.

... (A4b)

... (A5)

경계 조건들이 계수 a, b를 설정한다. 길이 L의 균일한 도체에 대한 특수 해는 다음과 같다:

... (A6)

... (A7)

... (A8)

... (A9)

... (A10)

E는

로서 지정된다;

이들 수학식들로부터, 그리고 도체의 단면적에 대해 아래와 같이 된다:

... (A11)

상기 표기법에 따라, (a, b에 의해 지정된) 경계 조건들의 모든 값에 대하여, Π-네트워크에 대해 이하의 관계식들이 만족되어야 한다:

... (A12)

... (A13)

... (A14)

... (A15)

... (A16)

a=0, b=1인 특수한 경우를 예로 들면, 이하의 수학식들이 도출된다:

... (A17)

... (A18)

이들의 해는 다음과 같다:

... (A19)

... (A20)

그러므로, Π-네트워크의 직렬 분기에 대한 컨덕턴스는 [18]이다:

(A21)

Π-네트워크의 병렬 분기에 대한 컨덕턴스는 다음과 같다:

(A22)

이하의 설명은 Π 대 T 등가 회로 변환을 개시한다.

스핀 완화(spin relaxation)를 갖는 스핀 종속 컨덕턴스는 Π 형상 또는 T 형상 네트워크에 의해 등가적으로 표현될 수 있다. 이들 두 가지 접근법들 간의 일반적인 관계가 설명된다. 두 경우 모두에서, 단자들에서의 벡터 전압들 V1 및 V2는 동일하다. Π 네트워크에서, 스핀 완화 전류는 다음과 같다:

... (B1)

... (B2)

그리고 중심 컨덕턴스를 통과하는 전류는 다음과 같다:

... (B3)

그들은 아래와 같이 네트워크에 들어오고 네트워크를 떠나는 총 전류에 관련된다:

... (B4)

... (B5)

(C4, C5)에서의 이러한 관계의 이용은 입력 전류와 출력 전류의 합 및 차를 표현하는 데에 편리하다.

... (B6)

... (B7)

T 네트워크에 대해서 마찬가지로, 중간 노드로부터 그라운드로의 전류는 아래와 같이 이 노드에서의 벡터 전압에 관련된다:

... (B8)

그리고 입력 및 출력 전류는 아래와 같이 표현된다:

... (B9)

... (B10)

전류 보존에 의해 아래와 같이 된다:

... (B11)

따라서, 중간 노드에서의 전압은 (비-제로 스핀 완화에 대하여) 입력 및 출력 전류에 아래와 같이 관련된다:

... (B12)

앞에서와 같이, 단위 매트릭스 I는 아래와 같이 표현된다:

... (B13)

... (B14)

입력 및 출력 전류에 대한 2개의 표현이 등가이어야 하므로, 비-제로 컨덕턴스들 간에 이하의 관계가 유지되어야 한다:

... (B15)

... (B16)

단순한 대수적 조작에 의해 T 컨덕턴스를 Π(파이) 컨덕턴스로 표현할 수 있게 되고, 이것은 아래와 같이 표현될 수 있다:

... (B17)

본 기술분야의 숙련된 자들은, 컨덕턴스들이 스칼라가 아니라 매트릭스이기 때문에, 이러한 도출이 전통적인 전자 네트워크 이론의 결과로 자명하게 축소되지는 않는다는 점을 알 것이다.

이하의 섹션은 스핀 반사 및 투과 계수로서 표현되는 FM의 G 매트릭스 엘리먼트들을 설명한다. 보통 금속과 접촉하는 강자성 금속의 4 x 4 컨덕션 매트릭스의 엘리먼트들은 스핀 반사 및 투과 계수에 관하여 표현된다. FM의 컨덕션 매트릭스 엘리먼트들은 FM-NM 컨덕션의 실험적 속성들로부터 추출된 현상학적 상수로서 기술된다. 여기에서, 순이론적 접근법(ab initio approach)으로부터 도출된 FM의 컨덕션 매트릭스 엘리먼트들의 설명이 제공된다. 컨덕션 매트릭스는 이하와 같이 표현된다:

(C1)

이것은 또한 아래와 같이 스핀 산란 컨덕턴스 엘리먼트들에 관하여 쓰여질 수 있다:

(C2)

여기에서

,

은 FM-NM 계면에서의 스핀 산란으로부터 도출되는 매트릭스 엘리먼트들이다. FM-NM 인터페이스에서의 컨덕션 매트릭스 엘리먼트들은 NM으로부터 FM으로 입사하는 스핀 업 및 스핀 다운 전자들의 반사 및 투과 속성에 관하여 기술될 수 있다.

... (C3)

... (C4)

... (C5)

여기에서

은 이상적인 컨택트들을 갖는 발리스틱 채널의 스핀 당 컨덕턴스이고,

,

은 NM으로부터 FM으로의 업 및 다운 스핀 전자의 투과 계수이고,

,

은 FM-NM 인터페이스에서의 업 및 다운 스핀 전자의 반사 계수이고, n은 NM에서의 모드 수이고, m은 FM에서의 모드 수이다. 금속 NM 내의 모드 수는 결국 금속의 페르미 파수 벡터 k_f로부터 쓰여질 수 있다.

,

이 다수의 재료계에 대해 제로에 가깝다고 가정하면, 이것은 G_SL에 대한 스핀 토크 컨덕턴스를 아래와 같이 단순화한다:

... (C6)

이하의 섹션은 자유 자성 층 컨덕션 매트릭스에 대한 도출을 보여준다.

임의의 마그네틱 모멘트 방향(

)을 갖는 자유층 FM에 대한 G 매트릭스가 이 섹션에서 도출된다.

는 z축에 대한 마그네틱 모멘트의 각도이고, θ는 x축에 대한 (

)의 사영의 각도라고 가정하면,

은 좌표계 xyz에서 아래와 같이 표현될 수 있다:

... (D1)

이 새로운 X축과 동일선상에 있도록 새로운 좌표계 XYZ가 선택된다.

... (D2)

... (D3)

... (D4)

새로운 좌표계에서는:

... (D5)

이고, G₀는 섹션 Ⅴ에서 설명된 매트릭스이다. 이하의 (D6) 및 (D7)은 xyz 좌표계에서 전류, 전압 관계(D8)를 구하도록 치환 및 재배열될 수 있다.

... (D6)

... (D7)

... (D8)

그러므로, 임의의 방향을 따르는 마그네틱 모멘트를 갖는 FM을 위한 컨덕턴스 매트릭스는 아래에 의해 주어진다:

... (D9)

이하의 섹션은 스피너 기반(spinor basis)으로부터 벡터 기반(vector basis)으로의 변환, 즉 스피너 스핀 전류/전압 기반으로부터 4-성분 벡터 전류/전압 기반으로의 변환을 설명한다.

마그네토-일레트로닉 회로 이론에 대한 도출은 종종 전자들에 대한 스피너 기반에서 수행된다. 편의상, 변환은 스피너 기반으로부터 데카르트 벡터 기반과 4-성분 전류 기반까지 나열된다. 스피너 기반에서의 전류는 다음과 같이 쓰여질 수 있다:

... (E1)

는 파울리 스핀 매트릭스이다.

... (E2)

이것은 다음과 같이 된다:

(E3)

그러므로, 4-성분 전류 벡터는 아래와 같이 스피너 전류로부터 도출될 수 있다:

(E4)

마찬가지로, 4-성분 벡터 스핀 전압은 아래와 같이 스피너 전압으로부터 도출될 수 있다:

(E5)

이하의 섹션은 나노 마그넷의 열 잡음 모델링을 기술한다.

나노 마그넷들의 다이나믹스는 열 잡음에 의한 영향을 강하게 받는다. 나노 마그넷에서의 열 잡음은 내부 이방성 필드에 대한 변동으로서 드러난다. 열 잡음은 강자성 엘리먼트의 격자 및 전도 전자들의 미시적 자유도의 결과로서 고려될 수 있다. 실온 T에서, 열 잡음은 (시간 영역 디랙-델타 자기상관으로) 가우시안 백색 잡음에 의해 기술된다. 잡음 필드는 마그넷에 대해 등방적으로 작용한다. 잡음의 존재 하에서, LLG 식은 아래와 같이 쓰여질 수 있다:

... (F1)

여기에서 수학식 34는 온도 종속성을 더하는 것에 의해 수정된다. 그러면, 내부 필드는 아래와 같이 기술된다:

... (F2)

... (F3)

... (F4)

또한, 마그넷들의 초기 조건은 큰 마그넷 컬렉션 내의 마그네틱 모멘트의 초기 각도들의 분포에 일치하도록 무작위화되어야 한다. 온도 T에서, 마그넷의 초기 각도는 아래와 같이 표현된다:

... (F5)

이하의 섹션은 직렬 및 병렬로 등가의 컨덕턴스들을 기술한다. 병렬로 접속된 2개의 스핀 컨덕턴스 엘리먼트의 등가 컨덕턴스는 아래와 같이 표현된다:

... (G1)

... (G2)

전압 분할에 관한 규칙에 의한 바, 컨덕턴스 i=1, 2 양단의 전압은 아래와 같이 표현된다:

... (G3)

도 12는 여기에서 논의되는 실시예들을 이용하여 SPINIC을 시뮬레이션하도록 동작가능한 컴퓨팅 디바이스(1200)의 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1200)는 컴퓨팅 태블릿, 이동 전화 또는 스마트폰, 무선 가능형 e-리더, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 소정 컴포넌트들은 개략적으로 도시되어 있으며, 그러한 디바이스의 모든 컴포넌트가 디바이스(1200) 내에 도시되어 있지는 않음을 이해할 것이다.

일 실시예에서, 컴퓨팅 디바이스(1200)는 프로세서(1201), 디스플레이 유닛(1202), 메모리(또는 저장 매체)(1203), SPINIC을 시뮬레이션하기 위한 컴퓨터 실행가능한 명령어(1204), 및 네트워크 인터페이스(1205)를 포함한다. 컴포넌트들은 통신 링크(1206)에 의해 함께 연결된다. 일 실시예에서, 시스템 실시예가 무선 디바이스, 예를 들어 셀폰 또는 PDA(personal digital assistant)에 통합될 수 있도록, 네트워크 인터페이스(1205)는 무선 인터페이스이다. 다른 실시예들에서는 다른 유형의 인터페이스들이 이용될 수 있다.

일 실시예에서, 프로세서(1201)는 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그래밍가능한 로직 디바이스, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1201)에 의해 수행되는 프로세싱 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다.

일 실시예에서, 컴퓨팅 디바이스(1200)는 오디오 서브시스템을 포함하는데, 이것은 컴퓨팅 디바이스에 오디오 기능을 제공하는 것에 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예를 들어, 드라이버, 코덱) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 및/또는 헤드폰 출력과, 마이크로폰 입력을 포함할 수 있다. 그러한 기능들을 위한 디바이스들은 디바이스(1200) 내에 통합될 수 있거나, 컴퓨팅 디바이스(1200)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1201)에 의해 수신되고 프로세싱되는 오디오 커맨드들을 제공함으로써 컴퓨팅 디바이스(1200)와 상호작용한다.

디스플레이 유닛(1202)은 사용자가 컴퓨팅 디바이스(1200)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스) 및 소프트웨어(예를 들어, 드라이버) 컴포넌트들을 표현한다. 디스플레이 유닛(1200)은 사용자에게 디스플레이를 제공하기 위해 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스를 포함한다. 일 실시예에서, 디스플레이 유닛(1200)은 출력 및 입력 둘 다를 사용자에게 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.

실시예들의 엘리먼트들은 또한 컴퓨터 실행가능한 명령어들(1204)(예를 들어, 여기에서 논의되는 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신 판독가능한 매체(예를 들어, 메모리(1203))로서 제공된다. 머신 판독가능한 매체(예를 들어, 메모리(1203))는 플래시 메모리, 광학 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 또는 컴퓨터 실행가능한 명령어들을 저장하는 데에 적합한 다른 유형의 머신 판독가능한 매체를 포함할 수 있지만, 그에 한정되지는 않는다. 예를 들어, 본 명세서의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 경유한 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청측 컴퓨터(예를 들어, 클라이언트)에 전달될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.

일 실시예에서, 네트워크 인터페이스(1205)는 다수의 상이한 유형의 접속성을 포함할 수 있다. 일 실시예에서, 네트워크 인터페이스(1205)는 일반적으로 GSM(global system for mobile communications) 또는 변형물 또는 파생물, CDMA(code division multiple access) 또는 변형물 또는 파생물, TDM(time division multiplexing) 또는 변형물 또는 파생물, 또는 다른 셀룰러 서비스 표준을 통해 제공되는 것과 같이, 무선 사업자에 의해 제공되는 셀룰러 네트워크 접속성을 지칭하는 것이다. 무선 접속성은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스, 니어 필드 등과 같은) 개인 영역 네트워크, (Wi-Fi와 같은) 근거리 네트워크, 및/또는 (WiMax와 같은) 광역 네트워크, 또는 다른 무선 통신을 포함할 수 있다.

명세서에서 "실시예", "일 실시예", "일부 실시예" 또는 "다른 실시예"에 대한 언급은 그 실시예에 관련하여 기술되는 특정한 특징(features), 구조 또는 특성(characteristic)이 적어도 일부 실시예에 포함될 수 있지만, 반드시 모든 실시예에 포함되지는 않는다는 것을 의미한다. 또한, "실시예", "일 실시예", 또는 "일부 실시예"의 다양한 출현이 모두 반드시 동일한 실시예를 지칭하지는 않는다. 명세서가 컴포넌트, 특징, 구조 또는 특성이 포함"될 수 있거나" 포함"될 것이거나" 포함"될 수 있다"고 기술하는 경우, 그 특정한 컴포넌트, 특징, 구조 또는 특성이 필수적으로 포함되어야 하는 것은 아니다. 명세서 또는 청구항이 어떤 엘리먼트를 복수 표현 없이 지칭할 때, 그것은 단 하나의 엘리먼트만이 있음을 의미하지는 않는다. 명세서 또는 청구항이 "추가" 엘리먼트를 지칭할 때, 그것은 하나보다 많은 추가 엘리먼트가 있다는 것을 배제하지 않는다.

또한, 특정한 특징, 구조, 기능 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 2가지 실시예에 연관된 특정한 특징, 구조, 기능 또는 특성이 상호 배타적이지 않다면 어디서든 제2 실시예와 결합될 수 있다.

본 명세서가 특정한 실시예와 함께 설명되었지만, 본 기술분야의 통상의 지식을 가진 자라면 상기 설명을 고려하여 그러한 실시예들의 다수의 대안, 수정 및 변형을 분명히 알 것이다. 본 명세서의 실시예들은 그러한 대안, 수정 및 변형을 모두 첨부된 청구항의 폭넓은 범위 내에 포함하도록 의도된 것이다.

추가로, 집적 회로(IC) 칩 및 다른 컴포넌트들에의 잘 알려진 전력/그라운드 접속은 설명 및 논의를 간단히 하고 명세서를 불명료하게 하지 않기 위해, 제시된 도면들 내에 나타나 있을 수도 있고 나타나 있지 않을 수도 있다. 또한, 배열들은 블록도 형태로 도시될 수 있는데, 그것은 명세서를 모호하게 하는 것을 피하기 위한 것이며, 또한 그러한 블록도 배열의 구현에 대한 세부사항이 본 명세서가 구현될 플랫폼에 크게 의존한다는 점을 고려한 것이다(즉, 그러한 세부사항들은 본 기술분야의 숙련된 자의 이해의 범위 내에 있음). 세부적인 상세(예를 들어, 회로)가 본 명세서의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 본 기술분야의 숙련된 자는 본 명세서가 그러한 세부적인 상세 없이도, 또는 그러한 세부적인 상세를 변경하여 실시될 수 있음을 분명히 알 것이다. 따라서, 설명은 제한이 아니라 예시적인 것으로 간주되어야 한다.

이하의 예들은 추가 실시예들에 관한 것이다. 본 예에서의 세부사항들은 하나 이상의 실시예에서 어디에서든 이용될 수 있다. 여기에 설명되는 장치의 모든 선택적 특징들은 또한 방법 또는 프로세스에 관하여 구현될 수 있다.

예를 들어, 일 실시예에서, 스핀트로닉 집적 회로를 시뮬레이션하는 방법은, 스핀 회로들의 스핀 노드들과 일반 회로들의 노드들의 접속들을 나타내는 스핀 넷리스트를 생성하는 단계; 및 스핀 넷리스트의 스핀 회로들 및 일반 회로들의 해를 구하기 위한 스핀-MNA 매트릭스를 생성하기 위해 일반 회로들을 위한 수정된 노드 분석(MNA) 매트릭스를 수정하는 것을 포함한다.

일 실시예에서, 스핀 넷리스트를 생성하는 것은 스핀 회로들을 텐서들로서의 스핀 컨덕턴스 엘리먼트로서 나타내는 것, 및 스핀 컨덕턴스 엘리먼트들로부터 완만하게 감쇠하는 스핀을 모델링하기 위해 가상 그라운드 엘리먼트를 삽입하는 것을 포함한다.

일 실시예에서, 스핀 컨덕턴스 엘리먼트들은 4 x 4 텐서 매트릭스로서 표현된다. 일 실시예에서, 가상 그라운드 엘리먼트는 컨덕턴스 엘리먼트들의 Π 모델 또는 T 모델 중 하나로서 표현된다. 일 실시예에서, 벡터 스핀 전류를 벡터 스핀 전압과 관련시키기 위해 스핀 넷리스트로부터 스핀 컨덕션 매트릭스를 형성하는데, 스핀 컨덕션 매트릭스는 다수의 4 x 4 텐서 매트릭스를 갖는다.

일 실시예에서, 스핀 MNA 매트릭스를 생성하는 것은 스핀 컨덕션 매트릭스를 인코퍼레이트하는 것; 전압 소스들을 스핀 노드들에 결합하기 위해 스핀 접속성 매트릭스들을 생성하는 것; 제어된 전압 및 전류 소스들을 캡쳐하기 위해 매트릭스를 생성하는 것; 및 종속적인 전압 제어된 전압 소스들 및 전류 제어된 전압 소스들을 캡쳐하기 위해 다른 매트릭스를 생성하는 것을 포함한다.

일 실시예에서는 스핀 집적 회로의 해를 구하기 위해 자기-일관성 결합형 스핀 트랜스포트-자화 다이나믹스 모델이 생성된다. 일 실시예에서, 스핀 노드들은 스핀 종속 트랜스포트 속성들이 평형 상태에 있는 스핀트로닉 집적 회로의 포인트들이다. 일 실시예에서는, 스핀 MNA 매트릭스의 해에 따라 스핀트로닉 집적 회로의 전류 및 전압의 값을 구한다.

다른 예에서, 스핀트로닉 집적 회로를 시뮬레이션하는 방법은 스핀 회로들의 스핀 노드들 및 일반 회로들의 노드들의 접속들을 나타내는 스핀 넷리스트를 생성하는 것; 스핀 넷리스트를 텐서 매트릭스들로서의 스핀 컨덕션 엘리먼트들의 매트릭스로 표현하는 것; 스핀 컨덕션 엘리먼트들의 매트릭스를 이용하여 스핀 수정된 노드 분석(MNA) 매트릭스를 생성하는 것 - 스핀 회로들 및 일반 회로들의 해를 구하기 위한 스핀 MNA 매트릭스는 스핀 넷리스트 내에 기술됨 -; 및 스핀 MNA 매트릭스의 해에 따라 마그넷들 및 트랜스포트들의 자기-일관성 시뮬레이션 모델을 구현하는 것을 포함한다.

일 실시예에서, 스핀 넷리스트를 생성하는 것은 텐서들로서 표현된 스핀 컨덕턴스 엘리먼트들로 스핀 회로들을 나타내는 것, 및 스핀 컨덕턴스 엘리먼트들로부터 완만하게 감쇠하는 스핀을 모델링하기 위해 가상 그라운드 엘리먼트를 삽입하는 것을 포함한다.

다른 예에서, 실행 시에 머신으로 하여금 여기에 논의된 방법들 중 임의의 것에 따른 방법을 수행하게 하는 머신 실행가능한 명령어들을 갖는 머신 판독가능한 저장 매체가 제공된다.

독자로 하여금 기술적 명세서의 본질 및 요지를 알아내게 해 줄 요약서가 제공된다. 요약서는 그것이 청구항들의 범위 또는 의미를 제한하는 데에 이용되지 않을 것이라는 이해 하에 제출된다. 이하의 청구항들은 상세한 설명에 포함되며, 각각의 청구항은 그 자체로서 별개의 실시예이다.

Claims

스핀트로닉(spintronic) 집적 회로를 시뮬레이션하는 방법으로서,
스핀 회로들의 스핀 노드들 및 일반 회로들의 노드들의 접속들을 나타내는 스핀 넷리스트(netlist)를 생성하는 단계; 및
일반 회로들 용의 MNA(modified nodal analysis) 매트릭스를 수정하여 상기 스핀 넷리스트의 스핀 회로들 및 일반 회로들을 풀기 위한 스핀 MNA 매트릭스를 생성하는 단계
를 포함하는 방법.
제1항에 있어서,
상기 스핀 넷리스트를 생성하는 단계는,
상기 스핀 회로들을 텐서들(tensors)로서의 스핀 컨덕턴스 엘리먼트들로서 나타내는 단계; 및
가상 그라운드 엘리먼트를 삽입하여 상기 스핀 컨덕턴스 엘리먼트들로부터 완만하게 감쇠하는 스핀을 모델링하는 단계를 포함하는 방법.
제2항에 있어서,
상기 스핀 컨덕컨스 엘리먼트들은, 텐서들의 4×4 매트릭스로서 표현되는 방법.
제2항에 있어서,
상기 가상 그라운드 엘리먼트는, 컨덕턴스 엘리먼트의 Pi 모델 또는 T 모델 중 하나로서 표현되는 방법.
제1항에 있어서,
상기 스핀 넷리스트를 생성하는 단계에 응답하여,
상기 스핀 넷리스트로부터, 벡터 스핀 전류들을 벡터 스핀 전압들과 관련시키는, 텐서들의 다수의 4×4 매트릭스들을 갖는 스핀 컨덕션 매트릭스를 형성하는 단계를 더 포함하는 방법.
제5항에 있어서,
상기 스핀 MNA 매트릭스를 생성하는 단계는,
상기 스핀 컨덕션 매트릭스를 인코퍼레이트(incorporate)하는 단계;
전압 소스들을 스핀 노드들에 결합하기 위한 스핀 접속성 매트릭스들을 생성하는 단계;
제어된 전압 및 전류 소스들을 캡쳐하기 위한 매트릭스를 생성하는 단계; 및
종속적인 전압 제어된 전압 소스들 및 전류 제어된 전압 소스들을 캡쳐하기 위한 또 다른 매트릭스를 생성하는 단계를 포함하는 방법.
제1항에 있어서,
일반 회로들 용의 MNA 매트릭스를 수정하여 스핀 MNA 매트릭스를 생성하는 단계에 응답하여,
스핀 집적 회로들을 풀기 위한 자기-일관성 결합형 스핀 트랜스포트-자화 다이나믹스 모델을 생성하는 단계를 더 포함하는 방법.
제1항에 있어서,
상기 스핀 노드들은, 스핀 종속 트랜스포트 속성들이 평형 상태에 있는 상기 스핀트로닉 집적 회로의 포인트들인 방법.
제1항에 있어서,
일반 회로들 용의 MNA 매트릭스를 수정하여 스핀 MNA 매트릭스를 생성하는 단계에 응답하여,
상기 스핀 MNA 매트릭스의 솔루션에 따라 상기 스핀트로닉 집적 회로의 전류 및 전압들을 평가하는 단계를 더 포함하는 방법.
실행될 때, 머신으로 하여금, 스핀트로닉 집적 회로를 시뮬레이션하는 방법을 수행하게 하는 머신 실행가능한 명령어들을 갖는 머신 판독가능한 저장 매체로서,
상기 방법은, 제1항 내지 제9항 중 어느 한 항에 따른 방법인 머신 판독가능한 저장 매체.
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스핀트로닉 집적 회로를 시뮬레이션하는 방법으로서,
스핀 회로들의 스핀 노드들 및 일반 회로들의 노드들의 접속들을 나타내는 스핀 넷리스트를 생성하는 단계;
상기 스핀 넷리스트를 텐서 매트릭스들로서의 스핀 컨덕션 엘리먼트들의 매트릭스들로서 표현하는 단계;
상기 스핀 컨덕션 엘리먼트들의 매트릭스들을 이용하여, 상기 스핀 넷리스트에서 기술된 스핀 회로들 및 일반 회로들을 풀기 위한 스핀 MNA 매트릭스를 생성하는 단계; 및
상기 스핀 MNA 매트릭스의 솔루션에 따라 마그넷들 및 트랜스포트들의 자기-일관성 시뮬레이션 모델을 구현하는 단계
를 포함하는 방법.
제17항에 있어서,
상기 스핀 넷리스트를 생성하는 단계는,
상기 스핀 회로들을 텐서들로서 표현되는 스핀 컨덕턴스 엘리먼트들로서 나타내는 단계; 및
가상 그라운드 엘리먼트를 삽입하여 상기 스핀 컨덕턴스 엘리먼트들로부터 완만하게 감쇠하는 스핀을 모델링하는 단계를 포함하는 방법.
실행될 때, 머신으로 하여금, 스핀트로닉 집적 회로를 시뮬레이션하는 방법을 수행하게 하는 머신 실행가능한 명령어들을 갖는 머신 판독가능한 저장 매체로서,
상기 방법은,
스핀 회로들의 스핀 노드들 및 일반 회로들의 노드들의 접속들을 나타내는 스핀 넷리스트를 생성하는 단계;
상기 스핀 넷리스트를 텐서 매트릭스들로서의 스핀 컨덕션 엘리먼트들의 매트릭스들로서 표현하는 단계;
상기 스핀 컨덕션 엘리먼트들의 매트릭스들을 이용하여, 상기 스핀 넷리스트에서 기술된 스핀 회로들 및 일반 회로들을 풀기 위한 스핀 MNA 매트릭스를 생성하는 단계; 및
상기 스핀 MNA 매트릭스의 솔루션에 따라 마그넷들 및 트랜스포트들의 자기-일관성 시뮬레이션 모델을 구현하는 단계
를 포함하는 머신 판독가능한 저장 매체.
제19항에 있어서,
상기 스핀 넷리스트를 생성하는 단계는,
상기 스핀 회로들을 텐서들로서 표현되는 스핀 컨덕턴스 엘리먼트들로서 나타내는 단계; 및
가상 그라운드 엘리먼트를 삽입하여 상기 스핀 컨덕턴스 엘리먼트들로부터 완만하게 감쇠하는 스핀을 모델링하는 단계를 포함하는 머신 판독가능한 저장 매체.