KR102249874B1 - 조절 가능한 강도를 갖는 결합형 스핀 홀 나노 발진기들 - Google Patents

조절 가능한 강도를 갖는 결합형 스핀 홀 나노 발진기들 Download PDF

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Abstract

스핀 결합 재료(예로서, 스핀 홀 효과(SHE) 재료)를 갖는 인터커넥트; 및 2개의 자성층을 구비하여 자성층들 중 하나가 인터커넥트에 결합되는 자성 스택 - 2개의 자성층 각각은 자성 스택이 발진하게 하기 위한 각각의 자화 방향을 가짐 - 을 포함하는 발진 장치가 설명된다.

Description

조절 가능한 강도를 갖는 결합형 스핀 홀 나노 발진기들{COUPLED SPIN HALL NANO OSCILLATORS WITH TUNABLE STRENGTH}
높은 신호 품질(신호 대 잡음비)을 갖는 온칩 내장 발진기는 컴퓨팅 및 통신을 위한 에너지 효율적인 빌딩 블록을 가능하게 할 수 있다. 그러나, 온칩 내장 발진기에 대한 기존의 솔루션은 큰 공간 및/또는 높은 동작 전력의 문제를 갖는다. 이러한 문제는 프로세서, 예로서 무선 SoC(System on Chip)에 대한 설계 공간을 제한하거나 상당히 제약할 수 있다.
스핀 토크 발진기(STO)는 내장 나노스케일 발진기에 대한 실행 가능한 솔루션을 제공한다. STO의 일례가 도 1을 참조하여 설명된다. 도 1은 도시된 바와 같이 비자성층들(예로서, Cu) 사이에 삽입된 고정 및 자유 강자성체들(예로서, Co)로 구성된 STO(100)를 나타낸다. 고정 및 자유 자석들은 비자성층들과 함께 자성 접합을 형성한다. 강자성층들 사이의 비자성층이 터널링 유전체일 경우, 층들의 스택은 자성 터널링 접합(MTJ)로서 지칭된다. STO(100)의 상부 및 하부 비자성층들 양단에 전압 VE가 인가될 때, STO(100)를 통해 전류 'I'가 흐른다. 이 예에서는, 외부 자장 바이어스 'B'가 인가되어 STO(100)가 발진하게 한다. 그러나, STO(100)는 제한된다.
예로서, STO(100)는 터널 접합 기반 MTJ의 큰 (예로서, 100μA보다 큰) 바이어스 전류 및 (예로서, 0.7V보다 큰) 전압 VE 요구로 인해 높은 동작 전력 요구를 갖는다. STO(100)는 또한 MTJ 내의 높은 터널링 전류로 인해 신뢰성 문제를 겪는다. STO(100)는 외부 자성 바이어스 'B'를 이용하여 자립형 발진기로서 동작한다. 이러한 외부 자성 바이어스 'B'는 추가 비용이며, 프로세서 상의 신호 내에 잡음을 유발할 수 있다. STO(100)는 또한 개별 발진 요소들 간의 효율적인 결합 메커니즘을 갖지 않는다.
본 개시내용의 실시예들은 아래에서 제공되는 상세한 설명으로부터 그리고 본 개시내용의 다양한 실시예들의 첨부 도면들로부터 더 충분히 이해될 것이지만, 이들은 본 개시내용을 특정 실시예들로 한정하는 것으로 간주될 게 아니라, 설명 및 이해를 위한 것일 뿐이다.
도 1은 외부 자성 바이어스를 이용하여 발진하는 스핀 토크 발진기(STO)를 나타낸다.
도 2a는 본 개시내용의 일 실시예에 따른, 자성 스택을 갖는 자립형 스핀 홀 발진기(SHO)를 나타낸다.
도 2b는 본 개시내용의 일 실시예에 따른, 자성 터널 접합(MTJ) 디바이스를 갖는 SHO를 나타낸다.
도 2c는 도 2b의 실시예의 평면도이다.
도 3a는 일 실시예에 따른, SHO에 대해 x, y 및 z 평면들에서의 스핀 투영들을 시간의 함수로서 나타내는 플롯을 나타낸다.
도 3b는 정상 상태로부터 벗어난 x-y 평면에 평행한 평면에서의 SHO의 발진을 나타내는 삼차원 플롯을 도시한다.
도 3c는 본 개시내용의 일 실시예에 따른, 발진을 유발하기 위한 자화를 갖는 MTJ의 섹션을 나타낸다.
도 4는 일 실시예에 따른, SHO 양단에 인가된 전압의 함수인 SHO의 발진 주파수의 조정을 나타내는 플롯을 도시한다.
도 5는 본 개시내용의 일 실시예에 따른, 복수의 결합된 SHO를 갖는 SHO를 도시한다.
도 6a는 본 개시내용의 일 실시예에 따른, 결합 회로로서 비자성 인터커넥트를 갖는 복수의 결합된 SHO를 갖는 SHO를 도시한다.
도 6b는 본 개시내용의 다른 실시예에 따른, 결합 회로로서 비자성 인터커넥트를 갖는 복수의 결합된 SHO를 갖는 SHO를 도시한다.
도 7a-b는 본 개시내용의 일 실시예에 따른, 2개의 결합된 SHO의 회로 모델들을 나타낸다.
도 8a는 본 개시내용의 일 실시예에 따른, 적층된 메모리 양단에 인가된 전압에 대한 SHO의 주파수 시뮬레이션을 나타내는 플롯을 도시한다.
도 8b는 본 개시내용의 일 실시예에 따른, 결합 회로에 의해 제공되는 결합 제어에 대한 SHO의 주입 잠금을 나타내는 플롯을 도시한다.
도 9는 본 개시내용의 일 실시예에 따른, SHO를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(시스템 온 칩)이다.
일부 실시예들은 저항성 디바이스의 자유 자성층에서 자성 발진을 생성하기 위해 상부 전극 및 하부 전극으로부터의 스핀 전류의 주입을 통해 동작하는 3단자 자립형 스핀 홀 발진기(SHO)인 저항성 디바이스(예로서, 자성 접합 디바이스)를 설명한다.
일 실시예에서, (본 명세서에서 SHE 전극 또는 인터커넥트로도 지칭되는) 스핀 홀 효과(SHE) 재료로부터의 스핀 홀 전류(ISH -control)는 자유 자성층과 상호작용하여, 자립형 발진/발진을 위한 여기를 생성한다. 일 실시예에서, 제2 터널링 여기 전류(Isense /control)는 수직 분극 자유 자성층과 상호작용하여, 자립형 발진을 생성/보증한다. 일 실시예에서, 자성 접합을 통한 경로는 발진 주파수에서 AC 전류를 생성하는 감지 경로를 제공한다. 일 실시예에서, SHO의 SHE 인터커넥트를 통한 경로는 발진기들의 상태를 결합하기 위해 다른 SHO들을 결합하기 위한 경로를 제공한다.
실시예들의 많은 기술적 효과가 존재한다. 예로서, SHO는 외부 자성 바이어스와 무관하게 동작한다. 일 실시예에 따르면, 이것은 SHO가 외부 장 인가 회로를 갖지 않고도 칩 내에 집적되는 것을 가능하게 한다. 일 실시예에서, SHO들의 결합 회로는 예로서 필터링, 증폭 또는 스위치 오프될 수 있는 조절 가능 결합을 허용하는 전하 기반 결합을 제공한다. 일부 실시예들의 SHO는 임의의 공지된 STO보다 더 높은 순수 효율의 결합을 허용하는 SHE를 사용한다. 본 명세서에서 설명되는 다양한 실시예들로부터 다른 기술적 효과들이 명백할 것이다.
일부 실시예들의 SHO는 낮은 전력 및 작은 면적의 디지털 클럭 소스 또는 RF(무선 주파수) 소스를 위해 사용될 수 있다. LC(인덕터-커패시터) 발진기에 비해, 일부 실시예들에서, 발진 신호를 생성하기 위해 SHO에 의해 어떠한 인덕터도 필요하지 않다. 전통적인 CMOS 기반 발진기들에 비해, 일부 실시예들에서, 발진 신호를 생성하기 위해 SHO에 의해 어떠한 전압 또는 전류 바이어싱 회로(예로서, 밴드갭 회로)도 사용되지 않는다. CMOS 기반 발진기들에 비해, SHO의 일부 실시예들은 더 적은 트랜지스터를 사용하거나 어떠한 트랜지스터도 사용하지 않는다. SHO의 실시예들은 스핀 디바이스들을 사용하는 초소형 RF(무선 주파수) 회로를 가능하게 하는 데 사용될 수 있다. SHO의 실시예들은 핸드헬드 및 저전력 디바이스들(예로서, 태블릿, 스마트폰 등)에 대한 자연 클럭 소스 온칩을 제공하는 데 사용될 수 있다. SHO의 실시예들은 논-부울 논리 응용들은 물론 신호 처리 응용들을 위한 결합된 발진기들의 형성을 가능하게 할 수도 있다.
아래의 설명에서는, 본 개시내용의 실시예들의 더 충분한 설명을 제공하기 위해 다수의 상세가 설명된다. 그러나, 이 분야의 기술자에게 분명하듯이, 본 개시내용의 실시예들은 이러한 특정 상세 없이도 실시될 수 있다. 다른 예들에서, 본 개시내용의 실시예들을 불명확하게 하지 않기 위해 공지 구조들 및 디바이스들은 상세히 도시되지 않고 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서는 신호들이 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 많은 구성 신호 경로를 지시하기 위해 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 지시하기 위해 하나 이상의 단부에서 화살표를 가질 수 있다. 그러한 지시들은 제한을 의도하지 않는다. 오히려, 라인들은 회로 또는 논리 유닛의 더 쉬운 이해를 촉진하기 위해 하나 이상의 예시적인 실시예와 관련하여 사용된다. 설계 요구 또는 선호에 의해 지시되는 바와 같은 임의의 표현된 신호는 실제로는 임의의 방향으로 이동할 수 있고 임의의 적절한 타입의 신호 스킴을 이용하여 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.
본 명세서 전반에서 그리고 청구범위에서, "접속"이라는 용어는 임의의 중간 디바이스도 없이, 접속이 이루어지는 물체들 간의 직접적인 전기 접속을 의미한다. 용어 "결합"은, 접속이 이루어지는 물체들 간의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조를 포함한다. "~의(in)"의 의미는 "내부(in)" 및 "~위의(on)"도 포함한다.
용어 "스케일링"은 일반적으로 한 프로세스 기술로부터 또 다른 프로세스 기술로 설계(개략도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"이란 또한, 레이아웃과 디바이스를 동일한 기술 노드 내에서 축소(downsize)하는 것을 말한다. 용어 "스케일링"은 또한 다른 파라미터, 예로서 전력 공급 레벨에 대한 신호 주파수의 조정(예로서, 저속화 또는 고속화 - 즉, 각각 스케일링 다운 또는 스케일링 업)을 지칭할 수 있다. 용어 "실질적으로", "가까운", "대략", "거의" 및 "약"은 일반적으로 타겟 값의 +/- 20% 내인 것을 지칭한다.
달리 특정되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사 "제1", "제2" 및 "제3" 등을 이용하는 것은, 유사한 대상들의 상이한 경우들이 언급되고 있다는 것을 나타낼 뿐이며, 이렇게 설명된 대상들이 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하려고 의도되는 것은 아니다.
실시예들의 목적들을 위해서, 트랜지스터들은 금속 산화물 반도체(MOS) 트랜지스터들이고, 이들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함한다. 트랜지스터들은 또한 트라이-게이트(Tri-Gate) 및 FinFET 트랜지스터들, GAA(Gate All Around) 실린더형 트랜지스터들, 또는 탄소 나노 튜브들이나 스핀트로닉(spintronic) 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 포함한다. 소스 및 드레인 단자들은 동일한 단자들일 수 있고 본원에서 상호 교환 가능하게 이용된다. 트랜지스터는 또한 비대칭 소스와 드레인 단자들을 갖는 터널링 FET(TFET) 디바이스일 수 있다. 본 기술분야의 기술자는 본 개시내용의 범위를 벗어나지 않고 다른 트랜지스터들, 예를 들어, 바이폴라 접합 트랜지스터들-BJT PNP/NPN, BiCMOS, CMOS, eFET 등이 사용될 수 있다는 것을 알 것이다. 용어 "MN"은 n-타입 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p-타입 트랜지스터(예를 들어, PMOS, PNP BJT 등)을 나타낸다.
도 2a는 본 개시내용의 일 실시예에 따른, 자성 스택을 갖는 자립형 SHO(200)를 나타낸다. 일 실시예에서, SHO(200)는 스핀 결합 재료(예로서, SHE 재료)로 형성된 인터커넥트(202)에 결합된 자성 스택(201)을 포함한다. 일 실시예에서, SHE 인터커넥트(202)의 수평 방향을 따르는 하나 또는 양 단부는 비자성 금속들(203a/b)로 형성된다. 일 실시예에서, 자성 스택(201)은 강자성층과 터널링 유전체 및 다른 강자성층을 적층함으로써 형성되는 MTJ를 포함한다. 일 실시예에서, 자성 스택(201)은 강자성층과 비자성 금속 및 다른 강자성층을 적층함으로써 형성되는 스핀 밸브를 포함한다. 다른 실시예들에서는, SHE 재료 또는 다른 스핀 결합 재료들로 형성된 인터커넥트(202)에 결합될 수 있는 다른 자성 스택들이 사용될 수 있다. 본 명세서에서의 실시예들은 SHE 재료 인터커넥트인 인터커넥트(202)를 참조하여 설명된다. 그러나, 실시예들은 다른 스핀 결합 재료로 형성된 인터커넥트를 사용할 수도 있다.
일 실시예에서, SHE 인터커넥트(202)는 SHE 특성들을 나타내는 금속 인터커넥트이다. 일 실시예에서, SHE 인터커넥트(202)는 자성 스택(201)에 배타적인데, 즉 다른 자성 스택들과 공유되지 않는다. SHE 인터커넥트는 구리(Cu)와 같은 통상적인 도체들을 이용하여 다른 SHE 인터커넥트들에 접속될 수 있다. 일 실시예에서, SHE 인터커넥트(202)는 이리듐, 비스무트, 및 높은 스핀 궤도 결합을 나타낼 수 있는 주기율표의 3d, 4d, 5d 및 4f, 5f 주기 그룹들의 임의의 원소와 같은 원소로 도핑된 β-탄탈(β-Ta), Ta, β-텅스텐(β-W), W, Pt, 구리(Cu)로 구성된다. 일 실시예에서, 비자성 금속들(203a/b)은 Cu, Co, α-Ta, Al, CuSi 또는 NiSi 중 하나 이상으로 형성된다.
일 실시예에서, (예로서, 전압원에 의해) SHO(200) 양단에 전압이 인가될 때, 전류(IExcite)가 자성 스택(201)을 통해 흘러서, 발진 전류(IOSC)가 SHE 인터커넥트(202)를 통해 흐르게 한다. 발진의 일례가 도 3a-c를 참조하여 설명된다.
도 2b는 본 개시내용의 일 실시예에 따른, MTJ를 갖는 SHO(220)를 나타낸다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2b의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
이 실시예에서, 자성 스택(201)은 MTJ를 포함한다. MTJ 디바이스의 재료 적층을 위해 광범위한 재료들의 조합이 사용될 수 있다. 이 실시예에서, 재료들의 스택은 CoxFeyBz, MgO, CoxFeyBz, Ru, CoxFeyBz, IrMn, Ru, Ta 및 Ru를 포함하며, 여기서 'x', 'y' 및 'z'는 정수들이다. 다른 실시예들에서는, 다른 재료들을 이용하여, 비자성 유전체(예로서, MgO) 사이에 삽입된 고정 자성층 및 자유 자성층을 포함하는 MTJ 디바이스를 형성할 수 있다.
일 실시예에서, MTJ 스택은 자유 자성층, MgO 터널링 산화물, 합성 반강자성체(SAF) 기반으로 지칭되는 CoFe/Ru/CoFe 층들의 조합인 고정 자성층, 및 반강자성체(AFM)를 포함한다. SAF 층은 2개의 CoFe 층 내의 자화들이 반대인 특성을 가지며, 자유 자성층 주위의 다이폴 장들의 제거를 가능하게 하여, 부유 다이폴 장이 자유 자성층을 제어하지 못하게 할 것이다. 광범위한 재료들의 조합이 재료 적층을 위해 사용될 수 있다.
일 실시예에서, 고정 자성층의 자화 방향은 자유 자성층의 자화 방향에 수직이다(즉, 자유 및 고정 자성층들의 자화 방향들은 평행한 것이 아니라 직교한다). 예로서, 자유 자성층의 자화 방향은 면내 방향인 반면, 고정 자성층의 자화 방향은 면내 방향에 수직이다. 일 실시예에서, 고정 자성층의 자화 방향은 면내 방향인 반면, 자유 자성층의 자화 방향은 면내 방향에 수직이다.
일 실시예에서, 고정 자성층의 두께는 그의 자화 방향을 결정한다. 예로서, 고정 자성층의 두께가 소정의 임계치(자석의 재료에 의존하며, 예로서 CoFe에 대해 약 1.5nm)를 초과할 때, 고정 자성층은 면내 방향인 자화 방향을 나타낸다. 또한, 고정 자성층의 두께가 (자석의 재료에 의존하는) 소정 임계치 아래일 때, 고정 자성층은 자성층의 평면에 수직인 자화 방향을 나타낸다. 일 실시예에서, 자유 자성층의 두께도 고정 층에서와 동일한 방식으로 그의 자화 방향을 결정한다. 다른 팩터들도 자화 방향을 결정할 수 있다. 예로서, (인접 층들 또는 강자성층의 다층 구성에 의존하는) 표면 이방성 및/또는 결정 이방성(스트레스 및 결정 격자 구조 변경, 예로서 FCC, BCC 또는 L10-타입 결정들에 의존하며, 여기서 L10은 수직 자화를 나타내는 결정 클래스의 타입임)과 같은 팩터들도 자화 방향을 결정할 수 있다. 도 2c는 도 2b의 실시예의 평면도(230)를 나타낸다.
도 3a는 일 실시예에 따른, SHO에 대해 시간의 함수로서 x, y 및 z 평면들에서의 스핀 투영들을 나타내는 플롯(300)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
플롯(300)에서, 수평 축은 나노초(ns) 단위의 시간이고, 수직 축은 전체 자화에 대해 정규화된 x, y 및 z 축들 상의 도 3c의 MTJ(330)의 스핀 투영의 시뮬레이션 파형들을 나타낸다. 도 3c는 자유 자성층의 자화 방향이 (우측을 가리키는 것으로 도시된) 면내 방향인 반면에서 고정 자성층의 자화 방향이 (위를 가리키는 것으로 도시된) 수직 방향인 MTJ 디바이스의 섹션(330)을 나타낸다.
도 2b를 다시 참조하면, SHE 인터커넥트(202)에서 전도되는 전류(IOSC)의 대략 정사각형인 펄스 파형은 (평면에 수직인) z 축을 따르고 mx 축을 따라 분극되는 스핀 전류를 생성한다. 이 전류의 스핀 토크는 플롯(300)(즉, 실선) 및 my 축(즉, 점선)에서의 스핀 투영들의 발진들을 책임지며, 여기서 'm'은 임의 단위의 스핀 투영들을 지시한다. 여기서, z 축(즉, mz)에서의 스핀 투영들은 발진하지 않는다(즉, 실질적으로 수평인 실선). 플롯(300)은 실시예들의 SHO가 외부 장 바이어스 없이도 높은 진폭의 발진을 생성할 수 있다는 것을 나타낸다.
도 3b는 스핀 진행 궤적을 나타내는 삼차원 플롯(320), 즉 3개의 축 상의 SHO의 스핀 투영들의 삼차원 플롯을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3b의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다. 이 예에서, x 및 y 방향에서의 물리적 스핀 투영들은 발진하는 반면(이는 도 3a의 발진에 대응함), z 축에서의 물리적 스핀 투영들은 실질적으로 일정하게 유지된다.
도 4는 일 실시예에 따른, SHO 양단에 인가된 전압의 함수로서의 SHO의 발진 주파수의 조정을 나타내는 플롯(400)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
여기서, 수평 축은 GHz 단위의 주파수이고, 수직 축은 진폭 스펙트럼 밀도(v/sqrt(Hz))이다. 플롯(400)은 위상 잡음이 어떻게 (스펙트럼 밀도의 진폭에 의해 지시되는 바와 같은) 출력 전력의 스펙트럼 폭을 결정하는지를 나타낸다. 일 실시예에서, 자석이 더 열적으로 안정될수록, 발진 신호 내의 위상 잡음은 감소한다. 자석의 열 안정성은 부피의 증가에 따라 또는 나노자석의 자성 이방성의 증가에 따라 증가한다. 도 2a-b를 참조하여 설명된 바와 같이, SHO(200/220) 양단에 전압(VE)이 인가될 때, SHO(200/220)는 SHE 인터커넥트(202) 내에 발진 신호를 생성하기 시작한다. 일 실시예에서, 발진 신호의 발진 주파수는 VE를 조정함으로써 조정될 수 있다. SHO(200/220) 양단에 VE가 인가될 때, 자유 자석이 발진 신호(IOSC)를 처리한 후에 생성하게 하는 IExcite가 생성된다.
이 예에서는, VE에 대한 3개의 전압 레벨 - 0.4V인 401, 0.6V인 402 및 0.8V인 403이 고려된다. 3개의 인가 전압(401, 402, 403) 각각에 대한 발진 주파수들은 상이하며, 이는 발진 신호의 발진 주파수를 정밀하게 조절하기 위한 메커니즘을 지시한다. 이 예에서, STO 발진 주파수 조절 범위는 VE가 401에서 403으로 변할 때 20GHz이다.
도 5는 본 개시내용의 일 실시예에 따른, 복수의 결합된 SHO로부터 형성된 SHO(500)를 나타낸다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다. 실시예들은 2개의 결합된 SHO를 도시하지만, 다수의 발진 신호를 생성하기 위해 일차원 또는 이차원에서 임의 수의 SHO가 결합될 수 있다.
일 실시예에서, SHO(500)는 (자성 스택(201)과 동일한) 자성 스택(501a) 및 (SHE 인터커넥트(202)와 동일한) SHE 인터커넥트(502a)를 포함하는 제1 발진기를 포함한다. 이 실시예에서, SHO(500)는 (자성 스택(201)과 동일한) 그 자신의 자성 스택(501b) 및 (SHE 인터커넥트(202)와 동일한) SHE 인터커넥트(502b)를 포함하는 제2 발진기를 더 포함한다. 일 실시예에서, 제1 및 제2 발진기는 결합 회로(503a)에 의해 함께 결합된다.
일 실시예에서, 결합 회로(503a)는 도시된 바와 같이 제1 및 제2 발진기의 비자성 금속 부분들을 결합한다. 일 실시예에서, 추가 결합 회로(503b)가 제2 발진기와 다른 발진기(도시되지 않음)를 결합하는 데 사용된다. 그러한 실시예에서, 발진기들의 체인이 각각의 결합 회로에 의해 함께 결합되어 결합된 SHO를 형성할 수 있다. SHO(500)의 예시적인 동작이 도 8b를 참조하여 설명된다.
도 5를 다시 참조하면, 일 실시예에서, 각각의 발진기(예로서, 제1 또는 제2 발진기)는 자성 스택의 상부 전극 및 가로 하부 전극(즉, SHE 인터커넥트)로부터의 충전 전류의 주입에 의해 동작하는 3단자 자립형 발진기이다. 일 실시예에서, 결합 회로들(503a, 503b)에 의해 제공되는 결합은 양방향 결합이다. 결합의 양방향성은 다음과 같이 이해될 수 있다. 자석들 간의 결합은 발진기들 사이에 흐르는 충전 전류에 비례하는 스핀 전류의 주입을 통해 발생한다. 결합 회로 내에서 흐르는 충전 전류는 도 7a에 도시된 바와 같이 노드들(V1, V2) 간의 전압차에 의해 셋업된다. V1 및 V2는 또한 발진기들(1, 2)의 실제 자성 조건에 의해 셋팅된다. 따라서, 결합은 발진기들 사이에서 양방향성이다. 도 5를 다시 참조하면, 일 실시예에서, 결합 회로(503a)(및/또는 503b)는 제어 가능한 게이트 단자를 갖는 트랜지스터를 포함하며, 따라서 트랜지스터 소스 및 드레인 단자들은 제1 및 제2 발진기의 SHE 인터커넥트들에 결합된다.
예로서, 트랜지스터의 소스/드레인 단자는 SHE 인터커넥트(502a)에도 결합되는 비자성 금속에 결합되며, 트랜지스터의 드레인/소스 단자는 SHE 인터커넥트(502b)에도 결합되는 다른 비자성 금속에 결합된다. 일 실시예에서, SHO(500)는 (여기서 제1 인터커넥트로도 지칭되는) SHE 인터커넥트(502a) 상의 신호의 발진이 (여기서 제2 인터커넥트로도 지칭되는) SHE 인터커넥트(502b) 상의 신호의 발진과 동기화되도록 게이트 단자의 전압을 제어하기 위한 전압원을 더 포함한다.
일 실시예에서, 결합 회로(503a)(및/또는 503b)는 제1 및 제2 발진기들을 결합하는 비자성 인터커넥트이다. 일 실시예에서, 비자성 인터커넥트는 Cu, α-Ta, Al, CuSi 또는 NiSi 중 하나 이상으로 형성된다. 일 실시예에서, 결합 회로(503a)는 SHE 인터커넥트들(502a/b)에 결합되는 비자성 금속 부분들과 동일한 재료로 형성된다. 일 실시예에서, 결합 회로(503a)는 SHE 인터커넥트들(502a/b)에 결합되는 비자성 금속 부분들과 다른 비자성 재료로 형성된다.
일 실시예에서, 결합 회로(503a)는 가변 저항 디바이스를 포함한다. 일 실시예에서, 결합 회로(503a)는 결합 신호 강도를 증폭하거나 약하게 하거나 필터링하거나 위상 시프팅하도록 동작할 수 있는 신호 처리 유닛이며, 결합 신호는 제1 및 제2 발진기들 사이를 가로지른다.
도 6a는 본 개시내용의 일 실시예에 따른, 결합 회로로서 비자성 인터커넥트를 갖는 복수의 결합된 SHO를 갖는 SHO(600)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6a의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
SHO(600)의 실시예는 다음의 차이들을 제외하고는 SHO(500)의 실시예와 유사하다. 여기서는, 2개보다 많은 결합 회로 및 발진기 대신에, 2개의 발진기(제1 및 제2 발진기들)가 도시된 바와 같이 비자성 금속(Cu)을 통해 SHE 인터커넥트들(602a, 602b)에 결합되는 결합 회로(603)를 갖는 것으로 도시된다. 이 실시예에서, 각각의 자성 스택(501a, 501b)은 도 2b의 자성 스택(220)과 유사하다. 이 실시예에서, 제1 및 제2 발진기들의 자유 자석들(자유 M)의 자화 방향은 (우측을 가리키는 화살표에 의해 지시되는 바와 같은) 면내 방향인 반면, 제1 및 제2 발진기들의 고정 자석들(고정 M)의 자화 방향은 (위를 가리키는 화살표에 의해 지시되는 바와 같은) 수직 방향이다. 여기서, 결합 회로(602)는 제1 및 제2 발진기들을 함께 결합하기 위해 Cu로 형성된다.
일 실시예에서, SHE 인터커넥트(602a)로부터의 스핀 홀 전류(IOSC)는 제1 발진기의 자유 자성층(자유 M)과 상호작용하여, 자립형 발진/여기를 생성한다. 일 실시예에서, 제1 발진기의 제2 터널링 여기 전류(IExcite1)는 수직 분극 고정 자성층과 상호작용하여, 자립형 발진을 생성/보증한다. 일 실시예에서, 제1 발진기의 MTJ를 통하는 경로는 발진 주파수에서 AC 전류를 생성하는 감지 경로를 제공한다. 일 실시예에서, 제1 발진기의 SHE 인터커넥트(602a)를 통하는 결합 회로(602)는 제1 발진기를 제2 발진기에 결합하기 위한 경로를 제공한다. 도 6a의 실시예는 2개의 자성 스택과 관련하여 설명되지만, 임의 수의 자성 스택이 사용되고, 결합 회로들에 의해 함께 결합될 수 있다. 또한, 일 실시예에서, 결합 회로(603)는 도 5를 참조하여 일부가 설명된 임의의 결합 회로일 수 있다.
도 6b는 본 개시내용의 다른 실시예에 따른, 결합 회로로서 비자성 인터커넥트를 갖는 복수의 결합된 SHO를 갖는 SHO(620)를 나타낸다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6b의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
도 6b의 실시예들을 불명확하게 하지 않기 위해, 도 6a와 도 6b 사이의 차이들이 설명된다. SHO(620)는 제1 및 제2 발진기들의 각각의 MTJ의 자화 방향이 변경된다는 점 외에는 SHO(600)와 유사하다. 여기서, 제1 및 제2 발진기들의 고정 자석들(고정 M)의 자화 방향은 (우측을 가리키는 화살표에 의해 지시되는 바와 같은) 면내 방향인 반면, 제1 및 제2 발진기들의 자유 자석들(자유 M)의 자화 방향은 (위를 가리키는 화살표에 의해 지시되는 바와 같은) 수직 방향이다. 일 실시예에서, 모든 SHO들에 대한 자유 자석들의 자화 방향들은 동일하다. 그러한 실시예에서, 모든 SHO들에 대한 고정 자석들의 자화 방향들도 동일하다.
도 7a-b는 본 개시내용의 일 실시예에 따른, 복수의 결합된 SHO(예로서, 도 6a의 제1 및 제2 발진기들)의 회로 모델들(700, 720)을 나타낸다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7a-b의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
회로 모델(700)은 2개의 발진기(즉, 제1 발진기 및 제2 발진기)에 대한 모델들을 포함한다. 여기서, 각각의 발진기는 하나의 단부에서 전원 노드(Vsupply)에 그리고 그들 각각의 다른 단부에서 노드들(V1, V2) 각각에 결합되는 각각의 자성 스택(701a, 701b)을 갖는다. 일 실시예에서, 제1 및 제2 발진기들은 가변 저항기로서 모델링되는 결합 회로(703)에 의해 노드들(V1, V2)에서 함께 결합된다. 가변 저항기의 저항을 변경함으로써, 결합 계수를 조정하여 노드들(V1, V2)에서의 발진 신호들의 발진 주파수들을 동기화할 수 있다. 일 실시예에서, 노드들(V1, V2)은 자성 스택들(701a, 701b) 각각과 직렬로 결합되는 컨덕턴스 요소들에 의해 제3 공통 단자(예로서, 접지)에 더 결합된다.
회로 모델(720)은 자성 스택들(701a, 702b)이 컨덕턴스들로 대체된다는 점 외에는 회로 모델(700)과 유사하다. 예로서, 자성 스택(701a)은 전원 노드(Vsupply)와 노드(V1) 사이의 컨덕턴스들(GFM3(m3), GFM0(mSTO1))의 직렬 조합으로 대체된다. 또한, 자성 스택(701b)은 전원 노드(Vsupply)와 노드(V2) 사이의 컨덕턴스들(GFM3(m3), GFM0(mSTO2))의 직렬 조합으로 대체된다. 모델들(700, 720)의 스핀 등가 회로는 자성 스택들(701a, 701b) 내의 자석들의 현재 조건에 의해 지배되는 텐서 스핀 전도 행렬을 포함한다. 여기서, 결합 회로(723)는 트랜지스터의 저항을 조정하기 위한 게이트 단자를 갖는 트랜지스터로서 모델링된다.
일 실시예에 따르면, SHO(600)의 기능은 나노 자석들을 단일 스핀 투영들로서 간주하고 스핀 회로 이론을 이용하여 스칼라 전압 및 벡터 스핀 전압을 계산하는 다중 물리 시뮬레이션을 이용하여 시뮬레이션된다. 제1 및 제2 발진기들의 고정 및 자유 자석들은 Landau-Lifshitz-Gilbert 방정식들에 의해 설명된다.
Figure 112016111549136-pct00001
여기서, Is1 및 Is2는 나노 자석들에 들어가는 스핀 분극 전류들의 자화들에 수직인 투영들이다. 이러한 투영은 스핀 회로 분석으로부터 도출된다. 형상 및 재료 이방성으로부터 발생하는 유효 자장(Heff), 및 Gilbert 감쇠 상수 'α'는 자석들의 특성들이다. 스핀 전류들은 운반 모델들(700, 720)로부터 획득된다. 일 실시예에서, 일관된 확률적 솔버를 이용하여 자석들의 열 잡음을 처리한다.
도 8a는 본 개시내용의 일 실시예에 따른, 적층된 메모리 양단에 인가된 전압에 대한 SHO의 주파수 시뮬레이션을 나타내는 플롯(800)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8a의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
여기서, x 축은 전압(V)이고, y 축은 주파수(GHz)이다. 플롯(800)은 외부 장 바이어스를 갖지 않는 조절 가능 바이어스 자유 면내 STO의 스핀 전류 시뮬레이션을 나타낸다. 회로 모델들(700/720)은 SHO를 시뮬레이션하는 데 사용된다. 여기서, 회로 시뮬레이션은 회로를 통한 스핀 의존 운반과 일관되게 디바이스의 자성층들의 자화 역학을 푼다. 플롯(800)은 광범위한 동작 범위에 대한 조절성이 면내 디바이스들의 명목 처리 조건들에 대해 면내 SHO들에 대해 달성된다는 것을 나타낸다. 여기서, 조절성 범위는 0.4V로부터 0.8V까지 조절되는 인가 전압(VE)을 이용하여 10GHz로부터 20GHz까지 옥타브에 걸쳐 관측된다.
도 8b는 본 개시내용의 일 실시예에 따른, 결합 회로에 의해 제공되는 결합 제어에 대한 SHO의 주입 잠금을 나타내는 플롯(820)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8b의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
여기서, x 축은 1/옴 단위의 결합(즉, 결합 회로의 도전율)이고, y 축은 주파수(GHz)이다. 이 경우, 결합 회로(723)의 저항은 트랜지스터의 게이트 단자에 대한 전압을 변경함으로써 조정된다. 여기서, 10GHz 및 12GHz에서 동작하는 2개의 SHO는 고정 위상차를 갖는 동일 주파수로 조절되어 동기화된 발진기들이 생성된다. 트랜지스터의 게이트에 대한 결합 전압이 0.1V보다 작을 때, 2개의 SHO는 동기화되지 않은 발진들을 갖는다. 이 예에서, 결합 전압이 (예로서, 0.5V 근처로) 증가할 때, 2개의 SHO는 동기화된 발진들을 나타낸다.
도 9는 본 개시내용의 일 실시예에 따른, SHO를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(시스템 온 칩)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그에 한정되지 않는다는 점에 유의한다.
도 9는 편평한 표면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 일 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는 컴퓨팅 태블릿, 모바일 폰 또는 스마트-폰, 무선-가능형 e-리더기, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 소정 컴포넌트들이 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트가 컴퓨팅 디바이스(1600)에 도시되는 것은 아니라는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 설명된 실시예들에 따른 SHO를 갖는 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들도 실시예들의 SHO를 포함할 수 있다. 본 개시내용의 다양한 실시예들은 무선 인터페이스와 같은 1670 내의 네트워크 인터페이스도 포함할 수 있으며, 따라서 시스템 실시예는 무선 디바이스, 예로서 셀폰 또는 개인 휴대 단말기 내에 통합될 수 있다.
일 실시예에서, 프로세서(1610)(및/또는 프로세서(1690))는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래밍 가능 논리 디바이스들 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은 애플리케이션 및/또는 디바이스 기능들이 실행되는 동작 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자와의 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 이러한 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련되는 동작들을 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내로 통합될 수 있거나, 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는 데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이에 관련된 적어도 일부 처리를 수행하기 위해 프로세서(1610)와는 별개인 논리를 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 제어기(1640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작될 수 있다. 추가적으로, I/O 제어기(1640)는, 그것을 통해 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(1600)에 접속하는 추가적인 디바이스들에 대한 접속 포트를 도시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 기타의 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더기 또는 기타의 디바이스 등의 특정한 응용에서 사용하기 위한 기타의 I/O 디바이스가 포함될 수 있다.
위에 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 부가적으로, 오디오 출력은 디스플레이 출력 대신에, 또는 디스플레이 출력에 부가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하면, 디스플레이 디바이스는 또한 I/O 제어기(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서의 역할을 한다. I/O 제어기(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 컨트롤러(1640)는, 가속도계들, 카메라들, 광 센서들 또는 기타 환경 센서들과 같은 디바이스들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 기타 하드웨어를 관리한다. 입력은 (잡음에 대한 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 피처들과 같이) 그 동작들에 영향을 주기 위해 환경적 입력을 시스템에 제공하는 것뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하는 메모리 디바이스들을 포함할 수 있다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 규정되지 않음) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 연관된 시스템 데이터(장기적이거나 임시적임)를 저장할 수 있다.
실시예들의 요소들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의되는 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 이러한 머신 판독가능 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자성 또는 광학 카드들, PCM(Phase Change Memory), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 타입들의 머신 판독가능 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다. 예로서, 본 개시내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램(예로서, BIOS)으로서 다운로드될 수 있다.
접속성(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 기기들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(1670)은 다수의 상이한 타입들의 접속을 포함할 수 있다. 일반적으로, 컴퓨팅 디바이스(1600)는 셀룰러 접속(1672) 및 무선 접속(1674)을 갖는 것으로 도시된다. 셀룰러 접속(1672)은 일반적으로 무선 캐리어들에 의해 제공되는, 예로서 GSM(global system for mobile communications) 또는 변형들 또는 파생물들, CDMA(code division multiple access) 또는 변형들 또는 파생물들, TDM(time division multiplexing) 또는 변형들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들에 의해 제공되는 셀룰러 네트워크 접속을 지칭한다. 무선 접속(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 접속을 지칭하며, (블루투스, 근거리장 등과 같은) 개인 영역 네트워크들, (와이-파이와 같은) 근거리 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
주변기기 접속들(1680)은 주변기기 접속을 이루기 위한 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스로의 주변 디바이스("로"(1682))일 수 있는 것은 물론, 자신에 접속된 주변 디바이스("로부터"(1684))를 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적에 대해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 추가적으로, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가 예를 들어 시청각 또는 다른 시스템들에 출력되는 콘텐츠를 제어할 수 있게 하는 소정의 주변기기들에 컴퓨팅 디바이스(1600)가 접속하게 할 수 있다.
전용 도킹 커넥터(proprietary docking connector) 또는 다른 전용 접속 하드웨어에 더하여, 컴퓨팅 디바이스(1600)는 공통의 또는 표준-기반의 커넥터들을 통해 주변기기 접속들(1680)을 이룰 수 있다. 공통 타입들은 유니버설 직렬 버스(USB) 커넥터(다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), Firewire 또는 다른 타입을 포함할 수 있다.
본 명세서에서 "일 실시예", "하나의 실시예", "일부 실시예들" 또는 "다른 실시예들"로 언급하는 것은, 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 반드시 모든 실시예들은 아니지만 적어도 일부 실시예들에 포함된다는 것을 의미한다. "일 실시예", "하나의 실시예" 또는 "일부 실시예들"의 다양한 출현은 반드시 모두가 동일한 실시예들을 가리키는 것은 아니다. 명세서에서 컴포넌트, 피처, 구조, 또는 특징이 포함될 수 있다("may", "might", or "could" be included)고 기술되는 경우, 상기 특정 컴포넌트, 피처, 구조, 또는 특징이 반드시 포함될 필요는 없다. 명세서 또는 청구항에서 "하나의(a, an)" 요소를 지칭하는 경우, 단지 하나의 요소만 존재하는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가적인(additional)" 요소가 언급되는 경우, 하나 보다 많은 추가 요소가 존재함을 배제하지 않는다.
또한, 특정한 특징, 구조, 기능 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 2가지 실시예에 연관된 특정한 특징, 구조, 기능 또는 특성이 상호 배타적이지 않다면 어디서든 제2 실시예와 결합될 수 있다.
본 명세서가 특정한 실시예와 함께 설명되었지만, 본 기술분야의 통상의 지식을 가진 자라면 상기 설명을 고려하여 그러한 실시예들의 다수의 대안, 수정 및 변형을 분명히 알 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, 동적 RAM(DRAM)은 논의된 실시예들을 이용할 수 있다. 본 명세서의 실시예들은 그러한 대안, 수정 및 변형을 모두 첨부된 청구항의 폭넓은 범위 내에 포함하도록 의도된 것이다.
추가로, 집적 회로(IC) 칩 및 다른 컴포넌트들에의 잘 알려진 전력/그라운드 접속은 설명 및 논의를 간단히 하고 명세서를 불명료하게 하지 않기 위해, 제시된 도면들 내에 나타나 있을 수도 있고 나타나 있지 않을 수도 있다. 또한, 배열들은 블록도 형태로 도시될 수 있는데, 그것은 명세서를 모호하게 하는 것을 피하기 위한 것이며, 또한 그러한 블록도 배열의 구현에 대한 세부사항이 본 명세서가 구현될 플랫폼에 크게 의존한다는 점을 고려한 것이다(즉, 그러한 세부사항들은 본 기술분야의 숙련된 자의 이해의 범위 내에 있음). 세부적인 상세(예를 들어, 회로)가 본 명세서의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 본 기술분야의 기술자는 본 명세서가 그러한 세부적인 상세 없이도, 또는 그러한 세부적인 상세를 변경하여 실시될 수 있음을 분명히 알 것이다. 그러므로, 설명은 제한적이지 않고 예시적인 것으로 간주되어야 한다.
후속하는 예들은 추가 실시예들에 관련된다. 본 예에서의 세부사항들은 하나 이상의 실시예에서 어디에서든 이용될 수 있다. 본 명세서에서 설명되는 장치의 모든 선택적인 특징들은 또한 방법 또는 프로세스에 대하여 구현될 수 있다.
예로서, 스핀 궤도 결합 재료를 갖는 인터커넥트; 및 2개의 자성층을 구비하여 상기 자성층들 중 하나가 상기 인터커넥트에 결합되는 자성 스택 - 상기 2개의 자성층 각각은 상기 자성 스택이 발진하게 하기 위한 각각의 자화 방향을 가짐 -을 포함하는 장치가 제공된다. 일 실시예에서, 상기 자성 스택은 MTJ 디바이스를 포함한다. 일 실시예에서, 상기 장치는 상기 인터커넥트 상의 신호가 발진하게 하기 위해 상기 자성 스택 양단에 전압을 인가하기 위한 전압원을 추가로 포함한다. 일 실시예에서, 상기 전압원은 상기 신호의 발진 주파수를 조정하기 위해 상기 자성 스택 양단의 상기 전압을 조정하도록 동작할 수 있다.
일 실시예에서, 상기 인터커넥트는 비자성 금속 부분에 결합된다. 일 실시예에서, 상기 비자성 금속 부분은 Cu, Co, α-Ta, Al, CuSi 또는 NiSi 중 하나 이상으로 형성된다. 일 실시예에서, 상기 스핀 궤도 결합 재료는 SHE 재료이다. 일 실시예에서, 상기 SHE 재료는 높은 스핀 궤도 결합을 갖는 W, Ta, Pt, CuIr, 4d 또는 5d 금속들 중 하나 이상으로 형성된다. 일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 자유 자성층의 자화 방향은 면내 방향이고, 상기 고정 자성층의 자화 방향은 상기 자유 자성층의 자화 방향에 수직이다.
일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 고정 자성층의 자화 방향은 면내 방향이고, 상기 자유 자성층의 자화 방향은 상기 고정 자성층의 자화 방향에 수직이다. 일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 고정 자성층 및 자유 자성층의 자화 방향들은 면내 방향이다.
다른 예에서, 메모리; 상기 메모리에 결합되는 프로세서 - 상기 프로세서는 전술한 장치에 따른 장치를 포함함 -; 및 상기 프로세서가 다른 디바이스와 통신가능하게 결합하는 것을 가능하게 하기 위한 무선 인터페이스를 포함하는 시스템이 제공된다.
다른 예에서, SHE 재료를 갖는 제1 인터커넥트; 및 2개의 자성층을 구비하여 상기 자성층들 중 하나가 상기 제1 인터커넥트에 결합되는 제1 자성 스택 - 상기 2개의 자성층 각각은 상기 제1 자성 스택이 상기 제1 인터커넥트 상에서 신호를 발진하게 하기 위한 각각의 자화 방향을 가짐 -을 포함하는 제1 발진기를 포함하는 장치가 제공된다. 일 실시예에서, 상기 장치는 SHE 재료를 갖는 제2 인터커넥트; 및 2개의 자성층을 구비하여 상기 자성층들 중 하나가 상기 제2 인터커넥트에 결합되는 제2 자성 스택 - 상기 2개의 자성층 각각은 상기 제2 자성 스택이 상기 제2 인터커넥트 상에서 신호를 발진하게 하기 위한 각각의 자화 방향을 가짐 -을 포함하는 제2 발진기; 및 상기 제1 발진기를 상기 제2 발진기에 결합하기 위한 결합 회로를 추가로 포함한다.
일 실시예에서, 상기 결합 회로는 제어 가능한 게이트 단자, 및 상기 제1 인터커넥트 및 제2 인터커넥트 각각에 결합되는 소스 단자 및 드레인 단자를 갖는 트랜지스터를 포함한다. 일 실시예에서, 상기 장치는 상기 제1 인터커넥트 상의 신호의 발진과 상기 제2 인터커넥트 상의 신호의 발진을 동기화하도록 상기 게이트 단자의 전압을 제어하기 위한 전압원을 추가로 포함한다. 일 실시예에서, 상기 결합 회로는 상기 제1 인터커넥트를 상기 제2 인터커넥트에 결합하는 비자성 인터커넥트이다.
일 실시예에서, 상기 결합 회로는 가변 저항 디바이스를 포함한다. 일 실시예에서, 상기 제1 인터커넥트 및 제2 인터커넥트의 SHE 재료는 비자성 금속층에 결합된다. 일 실시예에서, 상기 제1 발진기 및 제2 발진기 각각의 제1 인터커넥트 및 제2 인터커넥트의 SHE 재료들은 높은 스핀 궤도 결합을 갖는 W, Ta, Pt, CuIr, 4d 또는 5d 금속들 중 하나 이상으로 형성된다. 일 실시예에서, 상기 결합 회로는 결합 신호 강도를 증폭하거나, 약화시키거나, 필터링하거나, 또는 위상 시프팅하도록 동작할 수 있는 신호 처리 유닛이며, 상기 결합 신호는 상기 제1 발진기와 제2 발진기 사이를 가로지른다.
다른 예에서, 메모리; 상기 메모리에 결합되는 프로세서 - 상기 프로세서는 전술한 장치에 따른 장치를 포함함 -; 및 상기 프로세서가 다른 디바이스와 통신가능하게 결합하는 것을 가능하게 하기 위한 무선 인터페이스를 포함하는 시스템이 제공된다.
다른 예에서, 스핀 궤도 결합 재료를 갖는 제1 인터커넥트, 및 상기 제1 인터커넥트에 결합되는 제1 자성 스택을 포함하는 제1 발진기; 스핀 궤도 결합 재료를 갖는 제2 인터커넥트, 및 상기 제2 인터커넥트에 결합되는 제2 자성 스택을 포함하는 제2 발진기; 및 상기 제1 발진기를 상기 제2 발진기에 결합하기 위한 결합 회로를 포함하는 장치가 제공된다.
일 실시예에서, 상기 제1 자성 스택은 자유 자성층 및 고정 자성층을 구비하여, 상기 자유 자성층은 상기 제1 인터커넥트에 결합되고, 상기 고정 자성층은 상기 자유 자성층의 자화 방향에 수직인 자화 방향을 갖는다. 일 실시예에서, 상기 제2 자성 스택은 자유 자성층 및 고정 자성층을 구비하여, 상기 자유 자성층은 상기 제2 인터커넥트에 결합되고, 상기 고정 자성층은 상기 자유 자성층의 자화 방향에 수직인 자화 방향을 갖는다.
일 실시예에서, 상기 제1 자성 스택 및 제2 자성 스택은 각각의 자유 자성층 및 고정 자성층을 구비하여, 상기 각각의 자유 자성층은 상기 제1 인터커넥트 및 제2 인터커넥트 각각에 결합되고, 상기 각각의 고정 자성층은 상기 각각의 자유 자성층의 자화 방향에 평행한 자화 방향을 갖는다. 일 실시예에서, 상기 제1 자성 스택 및 제2 자성 스택은 각각의 자유 자성층 및 고정 자성층을 구비하여, 상기 각각의 자유 자성층은 상기 제1 인터커넥트 및 제2 인터커넥트 각각에 결합되고, 상기 각각의 고정 자성층은 상기 각각의 자유 자성층의 자화 방향에 수직인 자화 방향을 갖는다. 일 실시예에서, 상기 결합 회로는 결합 신호 강도를 증폭하거나, 약화시키거나, 필터링하거나, 또는 위상 시프팅하도록 동작할 수 있는 신호 처리 유닛이며, 상기 결합 신호는 상기 제1 발진기와 제2 발진기 사이를 가로지른다.
다른 예에서, 메모리; 상기 메모리에 결합되는 프로세서 - 상기 프로세서는 전술한 장치에 따른 장치를 포함함 -; 및 상기 프로세서가 다른 디바이스와 통신가능하게 결합하는 것을 가능하게 하기 위한 무선 인터페이스를 포함하는 시스템이 제공된다.
다른 예에서, 스핀 궤도 결합 재료를 갖는 인터커넥트를 형성하는 단계; 및 2개의 자성층을 구비하여 상기 자성층들 중 하나가 상기 인터커넥트에 결합되는 자성 스택을 형성하는 단계 - 상기 2개의 자성층 각각은 상기 자성 스택이 발진하게 하기 위한 각각의 자화 방향을 가짐 -를 포함하는 방법이 제공된다. 일 실시예에서, 상기 자성 스택은 자성 터널 접합(MTJ) 디바이스를 포함한다.
일 실시예에서, 상기 방법은 상기 인터커넥트 상의 신호가 발진하게 하기 위해 상기 자성 스택 양단에 전압을 인가하는 단계를 추가로 포함한다. 일 실시예에서, 상기 방법은 상기 신호의 발진 주파수를 조정하기 위해 상기 자성 스택 양단의 상기 전압을 조정하는 단계를 추가로 포함한다. 일 실시예에서, 상기 방법은 상기 인터커넥트를 비자성 금속 부분에 결합하는 단계를 추가로 포함한다. 일 실시예에서, 상기 방법은 상기 비자성 금속 부분을 Cu, α-Ta, Al, CuSi 또는 NiSi 중 하나 이상으로 형성하는 단계를 추가로 포함한다.
일 실시예에서, 상기 스핀 궤도 결합 재료는 스핀 홀 효과(SHE) 재료이다. 일 실시예에서, 상기 방법은 높은 스핀 궤도 결합을 갖는 W, Ta, Pt, CuIr, 4d 또는 5d 금속들 중 하나 이상으로 상기 SHE 재료를 형성하는 단계를 추가로 포함한다. 일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 방법은 상기 자유 자성층의 자화 방향을 면내 방향이 되도록 형성하는 단계, 및 상기 고정 자성층의 자화 방향을 상기 자유 자성층의 자화 방향에 수직이 되도록 형성하는 단계를 추가로 포함한다.
일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 방법은 상기 고정 자성층의 자화 방향을 면내 방향이 되도록 형성하는 단계, 및 상기 자유 자성층의 자화 방향을 상기 고정 자성층의 자화 방향에 수직이 되도록 형성하는 단계를 추가로 포함한다. 일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 방법은 상기 고정 자성층 및 자유 자성층의 자화 방향들을 면내 방향이 되도록 형성하는 단계를 추가로 포함한다.
다른 예에서, 스핀 궤도 결합 재료를 갖는 인터커넥트를 형성하기 위한 수단; 및 2개의 자성층을 구비하여 상기 자성층들 중 하나가 상기 인터커넥트에 결합되는 자성 스택을 형성하기 위한 수단 - 상기 2개의 자성층 각각은 상기 자성 스택이 발진하게 하기 위한 각각의 자화 방향을 가짐 -을 포함하는 장치가 제공된다. 일 실시예에서, 상기 자성 스택은 자성 터널 접합(MTJ) 디바이스를 포함한다.
일 실시예에서, 상기 장치는 상기 인터커넥트 상의 신호가 발진하게 하기 위해 상기 자성 스택 양단에 전압을 인가하기 위한 수단을 추가로 포함한다. 일 실시예에서, 상기 장치는 상기 신호의 발진 주파수를 조정하기 위해 상기 자성 스택 양단의 상기 전압을 조정하기 위한 수단을 추가로 포함한다. 일 실시예에서, 상기 장치는 상기 인터커넥트를 비자성 금속 부분에 결합하기 위한 수단을 추가로 포함한다. 일 실시예에서, 상기 장치는 상기 비자성 금속 부분을 Cu, α-Ta, Al, CuSi 또는 NiSi 중 하나 이상으로 형성하기 위한 수단을 추가로 포함한다.
일 실시예에서, 상기 스핀 궤도 결합 재료는 스핀 홀 효과(SHE) 재료이다. 일 실시예에서, 상기 장치는 높은 스핀 궤도 결합을 갖는 W, Ta, Pt, CuIr, 4d 또는 5d 금속들 중 하나 이상으로 상기 SHE 재료를 형성하기 위한 수단을 추가로 포함한다. 일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 장치는 상기 자유 자성층의 자화 방향을 면내 방향이 되도록 형성하기 위한 수단, 및 상기 고정 자성층의 자화 방향을 상기 자유 자성층의 자화 방향에 수직이 되도록 형성하기 위한 수단을 추가로 포함한다.
일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 장치는 상기 고정 자성층의 자화 방향을 면내 방향이 되도록 형성하기 위한 수단, 및 상기 자유 자성층의 자화 방향을 상기 고정 자성층의 자화 방향에 수직이 되도록 형성하기 위한 수단을 추가로 포함한다. 일 실시예에서, 상기 2개의 자성층은 자유 자성층 및 고정 자성층을 포함하고, 상기 장치는 상기 고정 자성층 및 자유 자성층의 자화 방향들을 면내 방향이 되도록 형성하기 위한 수단을 추가로 포함한다.
독자가 본 기술적 개시 내용의 속성 및 요점을 확인할 수 있게 할 요약서가 제공된다. 이 요약서는 청구항들의 범위나 의미를 제한하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 따라서, 다음의 청구항들은 상세한 설명에 통합되고, 각 청구항은 개별 실시예로서 독립해 있다.

Claims (26)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 장치로서,
    제1 발진기;
    제2 발진기; 및
    상기 제1 발진기를 상기 제2 발진기에 결합하기 위한 결합 회로
    를 포함하고,
    상기 제1 발진기는,
    스핀 홀 효과(SHE) 재료를 갖는 제1 인터커넥트; 및
    2개의 자성층을 구비하여 상기 자성층들 중 하나가 상기 제1 인터커넥트에 결합되는 제1 자성 스택 - 상기 2개의 자성층 각각은 상기 제1 자성 스택이 상기 제1 인터커넥트 상에서 신호를 발진하게 하기 위한 각각의 자화 방향을 가짐 - 을 포함하고,
    상기 제2 발진기는,
    SHE 재료를 갖는 제2 인터커넥트; 및
    2개의 자성층을 구비하여 상기 자성층들 중 하나가 상기 제2 인터커넥트에 결합되는 제2 자성 스택 - 상기 2개의 자성층 각각은 상기 제2 자성 스택이 상기 제2 인터커넥트 상에서 신호를 발진하게 하기 위한 각각의 자화 방향을 가짐 - 을 포함하고, 상기 결합 회로는 제어 가능한 게이트 단자와, 상기 제1 인터커넥트 및 제2 인터커넥트 각각에 결합되는 소스 단자 및 드레인 단자를 갖는 트랜지스터를 포함하는 장치.
  13. 삭제
  14. 제12항에 있어서,
    상기 제1 인터커넥트 상의 신호의 발진과 상기 제2 인터커넥트 상의 신호의 발진을 동기화하도록 상기 게이트 단자의 전압을 제어하기 위한 전압원을 추가로 포함하는 장치.
  15. 제12항에 있어서,
    상기 결합 회로는 상기 제1 인터커넥트를 상기 제2 인터커넥트에 결합하는 비자성 인터커넥트인 장치.
  16. 제12항에 있어서,
    상기 결합 회로는 가변 저항 디바이스를 포함하는 장치.
  17. 제12항에 있어서,
    상기 제1 인터커넥트 및 제2 인터커넥트의 SHE 재료는 비자성 금속층에 결합되는 장치.
  18. 제12항에 있어서,
    상기 제1 발진기 및 제2 발진기 각각의 제1 인터커넥트 및 제2 인터커넥트의 SHE 재료들은 높은 스핀 궤도 결합을 갖는 W, Ta, Pt, CuIr, 4d 또는 5d 금속들 중 하나 이상으로 형성되는 장치.
  19. 제12항에 있어서,
    상기 결합 회로는 결합 신호 강도를 증폭하거나, 약화시키거나, 필터링하거나, 또는 위상 시프팅하도록 동작할 수 있는 신호 처리 유닛이며, 상기 결합 신호는 상기 제1 발진기와 제2 발진기 사이를 가로지르는(traverse) 장치.
  20. 삭제
  21. 장치로서,
    스핀 궤도 결합 재료를 갖는 제1 인터커넥트, 및 상기 제1 인터커넥트에 결합되는 제1 자성 스택을 포함하는 제1 발진기;
    스핀 궤도 결합 재료를 갖는 제2 인터커넥트, 및 상기 제2 인터커넥트에 결합되는 제2 자성 스택을 포함하는 제2 발진기; 및
    상기 제1 발진기를 상기 제2 발진기에 결합하기 위한 결합 회로
    를 포함하고, 상기 결합 회로는 제어 가능한 게이트 단자와, 상기 제1 인터커넥트 및 제2 인터커넥트 각각에 결합되는 소스 단자 및 드레인 단자를 갖는 트랜지스터를 포함하는 장치.
  22. 제21항에 있어서,
    상기 제1 자성 스택은 자유 자성층 및 고정 자성층을 구비하여, 상기 자유 자성층은 상기 제1 인터커넥트에 결합되고, 상기 고정 자성층은 상기 자유 자성층의 자화 방향에 수직인 자화 방향을 갖는 장치.
  23. 제21항에 있어서,
    상기 제2 자성 스택은 자유 자성층 및 고정 자성층을 구비하여, 상기 자유 자성층은 상기 제2 인터커넥트에 결합되고, 상기 고정 자성층은 상기 자유 자성층의 자화 방향에 수직인 자화 방향을 갖는 장치.
  24. 제21항에 있어서,
    상기 제1 자성 스택 및 제2 자성 스택은 각각의 자유 자성층 및 고정 자성층을 구비하여, 상기 각각의 자유 자성층은 상기 제1 인터커넥트 및 제2 인터커넥트 각각에 결합되고, 상기 각각의 고정 자성층은 상기 각각의 자유 자성층의 자화 방향에 평행한 자화 방향을 갖는 장치.
  25. 제21항에 있어서,
    상기 제1 자성 스택 및 제2 자성 스택은 각각의 자유 자성층 및 고정 자성층을 구비하여, 상기 각각의 자유 자성층은 상기 제1 인터커넥트 및 제2 인터커넥트 각각에 결합되고, 상기 각각의 고정 자성층은 상기 각각의 자유 자성층의 자화 방향에 수직인 자화 방향을 갖는 장치.
  26. 삭제
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