KR20140109128A - 데이터 리드 방법과 상기 방법을 수행할 수 있는 장치들 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 리드 방법은 전체 이미지를 정의하는 제1어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 제2어드레스들을 설정하는 단계와, 상기 제1어드레스들과 상기 제2어드레스들을 이용하여 상기 전체 이미지에 상응하는 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 단계를 포함할 수 있다.

Description

데이터 리드 방법과 상기 방법을 수행할 수 있는 장치들{METHOD FOR READING DATA AND APPARATUSES PERFORMING THE SAME}
본 발명의 개념에 따른 실시 예는 데이터 리드 방법에 관한 것으로, 특히 전체 이미지에 상응하는 이미지 데이터 중에서 상기 전체 이미지에 포함된 블로킹 영역(blocking region)에 상응하는 블록 영역 데이터를 리드하지 않는 데이터 리드 방법과 상기 방법을 수행할 수 있는 장치들에 관한 것이다.
스마트 폰(smart phone) 또는 태블릿 PC(personal computer) 등의 휴대용 장치의 디스플레이의 해상도(resolution)가 증가함에 따라, 고해상도의 이미지를 디스플레이하기 위해 상기 이미지의 이미지 데이터의 대역폭(bandwidth)도 증가한다.
상기 휴대용 장치는 상기 이미지에 포함된 블로킹 영역를 제외한 나머지 이미지를 디스플레이하기 위해 상기 이미지의 상기 이미지 데이터 전체를 리드해야 한다.
이때, 상기 휴대용 장치는 상기 이미지 데이터 전체를 리드하므로 상기 이미지 데이터의 대역폭 낭비와 파워 소모를 발생한다.
본 발명이 이루고자 하는 기술적인 과제는 전체 이미지에 상응하는 이미지 데이터 중에서 상기 전체 이미지에 포함된 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 방법과 상기 방법을 수행할 수 있는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 리드 방법은 전체 이미지를 정의하는 제1어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 제2어드레스들을 설정하는 단계와, 상기 제1어드레스들과 상기 제2어드레스들을 이용하여 상기 전체 이미지에 상응하는 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 단계를 포함할 수 있다.
상기 리드하지 않는 단계는 라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
상기 리드하지 않는 단계는 라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 점프할 수 있다.
상기 설정하는 단계는 특수기능 레지스터(special fuction register(SFR))을 통하여 수행될 수 있다.
본 발명의 실시 예에 따른 데이터 처리 회로는 전체 이미지를 정의하는 제1어드레스들을 이용하여 상기 전체 이미지의 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로와, 상기 전체 어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 제2어드레스들을 이용하여 상기 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 데이터 리드 회로를 포함할 수 있다.
상기 데이터 리드 회로는 라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
상기 데이터 리드 회로는 라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 점프할 수 있다.
상기 데이터 리드 회로의 출력 데이터를 수신하고, 상기 데이터 리드 회로로부터 출력되는 데이터 출력 신호에 응답하여 상기 출력 데이터를 출력하는 FIFO 메모리 회로를 더 포함할 수 있다.
본 발명의 실시 예에 따른 시스템 온 칩(system on chip(SoC))은 전체 이미지를 정의하는 제1어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 제2어드레스들을 저장하는 특수기능 레지스터(special function register(SFR))과, 상기 제1어드레스들과 상기 제2어드레스들을 이용하여 상기 전체 이미지에 상응하는 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 데이터 처리 회로를 포함할 수 있다.
상기 데이터 처리 회로는 상기 제1어드레스들을 이용하여 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로와, 상기 제2어드레스들을 이용하여 라인 단위로 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않는 데이터 리드 회로를 포함할 수 있다.
상기 데이터 처리 회로는 상기 제1어드레스들을 이용하여 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로와, 상기 제2어드레스들을 이용하여 라인 단위로 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 라인 종료 어드레스의 다음 어드레스로 점프하는 데이터 리드 회로를 포함할 수 있다.
본 발명의 실시 예에 다른 애플리케이션 프로세서는 상기 SoC를 포함할 수 있다.
상기 데이터 처리 회로는 상기 제1어드레스들을 이용하여 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로와, 상기 제2어드레스들을 이용하여 라인 단위로 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않는 데이터 리드 회로를 포함할 수 있다.
상기 데이터 처리 회로는 상기 제1어드레스들을 이용하여 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로와, 상기 제2어드레스들을 이용하여 라인 단위로 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 라인 종료 어드레스의 다음 어드레스로 점프하는 데이터 리드 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 모바일 기기는 전체 이미지를 저장하는 메모리 장치, 상기 전체 이미지를 정의하는 제1어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 제2어드레스들을 이용하여 상기 전체 이미지에 상응하는 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 시스템 온 칩(system on chip(SoC))를 포함할 수 있다.
상기 SoC는 라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
상기 SoC는 라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 점프할 수 있다.
상기 SoC는 상기 제1어드레스들과 상기 제2어드레스들을 저장하는 특수기능 레지스터(special function register(SFR))와, 상기 제1어드레스들과 상기 제2어드레스들을 이용하여 상기 이미지 데이터 중에서 상기 블록 데이터를 리드하지 않는 데이터 처리 회로를 포함할 수 있다.
상기 모바일 기기는 애플리케이션을 저장하는 불휘발성 메모리 장치와, 상기 애플리케이션을 실행하는 CPU(central processing unit)를 더 포함하고, 상기 애플리케이션은 상기 블록 영역의 개수 및 상기 블록 어드레스들을 제어할 수 있다.
본 발명의 실시 예에 따른 방법과 상기 방법을 수행할 수 있는 장치는 전체 이미지를 정의하는 어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 어드레스들을 이용하여 상기 전체 이미지에 상응하는 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않을 수 있는 효과가 있다.
이에 따라, 상기 방법과 상기 장치는 상기 전체 이미지에서 상기 블로킹 영역를 제외한 나머지 이미지를 디스플레이하기 위해 상기 나머지 이미지에 대응하는 데이터만을 리드할 수 있기 때문에 데이터의 대역폭 낭비를 방지할 수 있는 효과가 있다.
따라서, 상기 방법과 상기 장치는 상기 나머지 이미지에 대응하는 상기 데이터만을 리드할 수 있으므로 상기 데이터 리드시 소모되는 전력을 감소할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 데이터 처리 시스템의 블록도이다.
도 2는 본 발명의 실시 예에 따른 데이터 리드 방법을 설명하기 위한 블로킹 영역를 포함하는 전체 이미지를 개략적으로 나타낸다.
도 3은 도 1에 도시된 데이터 처리 회로의 블록도이다.
도 4는 도 3에 도시된 데이터 리드 회로의 데이터 리드 방법을 설명하기 위한 개념도이다.
도 5는 본 발명의 일 실시 예에 따른 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시 예에 따른 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시 예에 따른 이미지 데이터 처리 장치의 동작 방법을 설명하기 위한 플로우 차트이다.
도 8은 본 발명의 다른 실시 예에 따른 이미지 데이터 처리 장치의 동작 방법을 설명하기 위한 플로우 차트이다.
도 9는 본 발명의 실시 예에 따른 데이터 리드 방법을 통하여 리드된 데이터가 디스플레이되는 디스플레이 이미지를 나타낸다.
도 10은 본 발명의 다른 실시 예에 따른 이미지 데이터 처리 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 이미지 데이터 처리 시스템의 블록도이다.
도 1을 참조하면, 이미지 데이터 처리 시스템(10)은 이미지 데이터 처리 장치(100), 외부 메모리(135), 디스플레이 드라이버(190), 및 디스플레이(195)를 포함할 수 있다.
이미지 데이터 처리 시스템(10)은 PC(personal computer) 또는 휴대용 전자 장치(또는 모바일 기기), 또는 이미지 데이터를 디스플레이할 수 있는 디스플레이(195)를 포함하는 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
이미지 데이터 처리 장치(100)는 외부 메모리(135) 및/또는 디스플레이 드라이버(190)를 제어할 수 있다. 즉, 이미지 데이터 처리 장치(100)는 이미지 데이터 처리 시스템(10)의 동작을 전반적으로 제어할 수 있다.
이미지 데이터 처리 장치(100)는 외부 메모리(135)로부터 출력된 데이터(DATA0)를 처리하고, 처리된 데이터(D_DATA)를 디스플레이 드라이버(190)를 통하여 디스플레이(195)로 전송할 수 있다.
도 2는 본 발명의 실시 예에 따른 데이터 리드 방법을 설명하기 위한 블로킹 영역를 포함하는 전체 이미지를 개략적으로 나타낸다.
도 1 및 도 2를 참조하면, 전체 이미지(IM)는 블로킹 영역(BI)를 포함할 수 있다. 도 2에서는 전체 이미지(IM)에 포함된 블로킹 영역(BI) 1개가 도시되어 있지만, 본 발명의 범위가 블로킹 영역(BI)의 개수에 한정되지 않는다.
예컨대, 전체 이미지(IM)는 스틸 이미지(still image), 무빙 이미지(moving image), 3차원 이미지(3D image), 또는 3차원 입체 이미지(stereoscopic 3D image)일 수 있다.
전체 이미지(IM)는 제1어드레스들(ISA 및 IEA)에 의해 정의될 수 있다. 예컨대, 제1어드레스들(ISA 및 IEA)은 전체 이미지(IM)에 상응하는 이미지 데이터의 시작 어드레스(ISA)와 종료 어드레스(IEA)일 수 있다.
블로킹 영역(BI)는 제2어드레스들(BSA 및 BEA)에 의해 정의될 수 있다. 예컨대, 제2어드레스들(BSA 및 BEA)은 블로킹 영역(BI)에 상응하는 블로킹 영역 데이터의 시작 어드레스(BSA)와 종료 어드레스(BEA)일 수 있다.
이미지 데이터 처리 장치(100)는 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 설정하고, 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 이용하여 메모리 장치, 예컨대 외부 메모리(135)로부터 전체 이미지(IM)에 상응하는 상기 이미지 데이터 중에서 블로킹 영역(BI)에 상응하는 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
즉, 이미지 데이터 처리 장치(100)는 전체 이미지(IM)에서 블로킹 영역(BI)를 제외한 나머지 이미지(RI)에 상응하는 데이터(DATA2)만을 리드하고, 리드된 데이터(DATA2)를 처리하고, 처리된 데이터(D_DATA)를 디스플레이(195)로 전송할 수 있다.
전체 이미지(IM)에서 블로킹 영역(BI)를 제외한 나머지 이미지(RI)만이 디스플레이(195)에 디스플레이될 수 있다.
이미지 데이터 처리 장치(100)는 마더보드(motherboard)와 같은 인쇄 회로 기판(printed circuit board(PCB)), 집적 회로(integrated circuit(IC)), 또는 SoC(system on chip)로 구현될 수 있다. 예컨대, 이미지 데이터 처리 장치(100)는 애플리케이션 프로세서(appllication processor)일 수 있다.
이미지 데이터 처리 장치(100)는 CPU(central processing unit; 110), 메모리(120), 메모리 컨트롤러(130), 및 디스플레이 컨트롤러(150)를 포함할 수 있다.
CPU(110)는 이미지 데이터 처리 장치(100)의 전반적인 동작을 제어할 수 있다. 예컨대, CPU(110)는 각 구성요소(120, 130, 및 150)의 동작을 제어할 수 있다.
CPU(110), 메모리(120), 및 디스플레이 컨트롤러(150)는 제1버스(103)로 연결되어 있고, 메모리 컨트롤러(130)와 디스플레이 컨트롤러(150)는 제2버스(105)로 연결되어 있는 것으로 도 1에 도시되어 있으나, 실시 예에 따라 각 구성요소(100, 120, 130, 및 150)는 동일 버스로 연결될 수 있다.
CPU(110)는 메모리(120)에 저장된 애플리케이션(123)을 실행시킬 수 있다.
CPU(110)는 디스플레이 컨트롤러(150)의 특수기능 레지스터(special function register(SFR); 151)을 통하여 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BSE)을 제어 또는 설정할 수 있다.
실시 예에 따라, CPU(110)는 멀티-코어(multi-core)로 구현될 수 있다. 상기 멀티-코어는 두 개 또는 그 이상의 독립적인 코어들(cores)을 갖는 컴퓨팅 컴포넌트(computing component)이다.
메모리(120)는 애플리케이션(123)을 저장할 수 있다. 메모리(120)는 휘발성 메모리 장치 또는 불휘발성 메모리 장치로 구현될 수 있다.
상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)으로 구현될 수 있다.
상기 불휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque(STT)-MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
애플리케이션(123)은 CPU(110)의 제어에 따라 실행되고, 전체 이미지(MI)에 포함될 블로킹 영역(BI)의 개수 및 제2어드레스들(BSA 및 BEA)을 제어할 수 있다.
메모리 컨트롤러(130)는 디스플레이 컨트롤러(150)의 제어에 따라 외부 메모리(135)에 저장된 데이터를 주변 장치들, 예컨대 디스플레이 컨트롤러(150) 등으로 전송할 수 있다.
메모리 컨트롤러(130)는 디스플레이 컨트롤러(150)의 제어에 따라 외부 메모리(135)에 저장된 전체 이미지(IM)에 상응하는 상기 이미지 데이터 중에서 전체 이미지(IM)에 포함된 블로킹 영역(BI)에 상응하는 상기 블로킹 영역 데이터를 디스플레이 컨트롤러(150)로 전송하지 않을 수 있다.
즉, 메모리 컨트롤러(130)는 디스플레이 컨트롤러(150)의 제어에 따라 전체 이미지(IM)에서 블로킹 영역(BI)를 제외한 나머지 이미지(RI)에 상응하는 데이터(DATA2)만을 디스플레이 컨트롤러(150)로 전송할 수 있다.
CPU(110)는 외부 메모리(135)로부터 상기 주변 장치들, 예컨대 디스플레이 컨트롤러(150) 등으로의 데이터 전송에 관여하지 않을 수 있고, 이미지 데이터 처리 시스템(10)의 전체적인 데이터 전송 성능은 향상될 수 있다.
외부 메모리(135)는 전체 이미지(IM)에 상응하는 상기 이미지 데이터를 저장할 수 있다.
예컨대, 외부 메모리(135)는 HDD(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
외부 메모리(135)는 메모리(120)와 같은 휘발성 메모리 장치 또는 불휘발성 메모리 장치로 구현될 수 있다.
상기 불휘발성 메모리 장치는 플래시-기반(flash-based) 메모리 장치, 예컨대 SD(secure digital) 카드, MMC(multimedia card), eMMC(embedded-MMC), USB (universal serial bus) 플래시 드라이브, 또는 UFS(universal flash storage)로 구현될 수 있다.
디스플레이 컨트롤러(150)는 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 이용하여 외부 메모리(135)로부터 전체 이미지(IM)에 상응하는 상기 이미지 데이터 중에서 블로킹 영역(BI)에 상응하는 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
즉, 디스플레이 컨트롤러(150)는 전체 이미지(IM)에서 블로킹 영역(BI)를 제외한 나머지 이미지(RI)에 상응하는 데이터(DATA2)만을 리드하고, 리드된 데이터(DATA2)를 처리하고, 처리된 데이터(D_DATA)를 디스플레이 드라이버(190)로 전송할 수 있다.
디스플레이 컨트롤러(150)는 SFR(151), 데이터 처리 회로(153), 및 이미지 처리 회로(155)를 포함할 수 있다.
SFR(151)은 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 저장할 수 있다.
제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)는 외부로부터 설정 또는 프로그램 가능할 수 있다.
실시 예에 따라, 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)은 CPU(110)에 의해 설정 또는 프로그램될 수 있다.
다른 실시 예에 따라, 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)은 애플리케이션 프로그램(123)에 의해 설정 또는 프로그램될 수 있다.
또한, SFR(151)은 CPU(110)의 제어에 따라 제어 신호들(CTRL1 및 CTRL2)을 출력할 수 있다.
데이터 처리 회로(153)는 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 이용하여 외부 메모리(135)로부터 전체 이미지(IM)에 상응하는 상기 이미지 데이터 중에서 블로킹 영역(BI)에 상응하는 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
도 3은 도 1에 도시된 데이터 처리 회로의 블록도를 나타낸다.
도 1 내지 도 3을 참조하면, 데이터 처리 회로(153)는 어드레스 생성 회로(153-1), 데이터 리드 회로(153-3), 및 FIFO 메모리 회로(153-5)를 포함할 수 있다.
데이터 처리 회로(153)의 각 구성요소(153-1 및 153-3)의 동작은 SFR(151)부터 출력되는 제어 신호(CTRL1)에 따라 제어될 수 있다.
어드레스 생성 회로(153-1)는 제어 신호(CTRL1)에 따라 제1어드레스들(ISA 및 IEA)을 이용하여 전체 이미지(IM)의 상기 이미지 데이터에 상응하는 전체 어드레스들(IM_ADD)을 생성할 수 있다.
어드레스 생성 회로(153-1)는 생성된 전체 어드레스들(IM_ADD)을 데이터 리드 회로(153-3)로 출력할 수 있다.
데이터 리드 회로(153-3)는 제어 신호(CTRL1)에 따라 전체 어드레스들(IM_ADD)과 제2어드레스들(BSA 및 BEA)을 이용하여 전체 이미지(IM)의 상기 이미지 데이터 중에서 블로킹 영역(BI)의 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
실시 예에 따라, 라인 단위로 순차적으로 증가하는 현재 어드레스가 블로킹 영역(BI)의 라인 시작 어드레스일 때, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 블로킹 영역(BI)의 라인 종료 어드레스의 다음 어드레스로 될 때까지 블로킹 영역(BI)의 상기 블로킹 영역 데이터를 리드하지 않을 수 있다.
즉, 데이터 리드 회로(153-3)는 블로킹 영역(BI)의 상기 라인 시작 어드레스부터 상기 라인 종료 어드레스까지 데이터 리드 동작을 정지할 수 있다.
다른 실시 예에 따라, 데이터 리드 회로(153-3)는 라인 단위로 순차적으로 증가하는 상기 현재 어드레스가 블로킹 영역(BI)의 상기 라인 시작 어드레스일 때, 상기 현재 어드레스를 블로킹 영역(BI)의 상기 라인 종료 어드레스의 상기 다음 어드레스로 점프(jump)할 수 있다.
즉, 데이터 리드 회로(153-3)는 블로킹 영역(BI)의 상기 라인 시작 어드레스부터 상기 라인 종료 어드레스까지 스킵(skip)할 수 있다.
본 발명의 실시 예에 따른 데이터 처리 회로(153)는 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 이용하여 외부 메모리(135)로부터 전체 이미지(IM)에서 블로킹 영역(BI)를 제외한 나머지 이미지(RI)에 상응하는 데이터(DATA2)만을 리드할 수 있다.
따라서, 데이터 처리 회로(153)는 불필요한 데이터, 예컨대 상기 블로킹 영역 데이터를 리드하지 않기 때문에 데이터의 대역폭 낭비를 감소할 수 있다.
또한, 데이터 처리 회로(153)는 필요한 데이터만을 리드하기 때문에 데이터 리드 동작시 소모되는 파워를 감소할 수 있다.
본 발명의 실시 예에 따른 데이터 리드 회로(153-3)의 데이터 리드 방법은 도 4 내지 도 6을 참조하여 상세히 설명될 것이다.
데이터 리드 회로(153-3)는 메모리 컨트롤러(130)를 통하여 외부 메모리(170)로부터 리드한 데이터(DATA)를 FIFO 메모리 회로(153-5)로 출력할 수 있다.
FIFO 메모리 회로(153-5)는 데이터 리드 회로(153-3)의 출력 데이터(DATA1-2)를 수신하고, 데이터 리드 회로(153-3)로부터 출력되는 데이터 출력 신호(EN)에 응답하여 데이터(DATA2)를 이미지 처리 회로(155)로 출력할 수 있다.
이미지 처리 회로(155)는 제어 신호(CTRL2)에 따라 이미지 처리 동작들을 수행할 수 있다. 예컨대, 이미지 처리 회로(155)는 컬러 스페이스 변환(color space conversion), 블렌딩(blending), 3D 머징(merging), 또는 이미지 향상(enhancement) 등의 동작들을 수행할 수 있다.
이미지 처리 회로(155)는 제어 신호(CTRL2)에 따라 데이터 처리 회로(153)의 출력 데이터(DATA2)를 수신하고, 처리된 데이터(D_DATA)를 생성하여 디스플레이 드라이버(190)로 출력할 수 있다.
예컨대, 이미지 처리 회로(155)는 상기 이미지 처리 동작들 중에서 어느 하나를 통하여 출력 데이터(DATA2)를 처리하고, 처리된 데이터(D_DATA)를 디스플레이 드라이버(190)로 출력할 수 있다.
디스플레이 드라이버(190)는 디스플레이 컨트롤러(150)로부터 출력된 데이터(D_DATA)를 처리하고, 처리된 데이터를 디스플레이(195)로 전송할 수 있다.
디스플레이(195)는 디스플레이 드라이버(190)로부터 출력된 상기 처리된 데이터를 수신하고, 상기 처리된 데이터를 디스플레이할 수 있다.
예컨대, 디스플레이(195)는 터치스크린, LCD(liquid crystal display), FTF-LCD(thin film transistor-liquid crystal display), LED(liquid emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED (active matrix OLED) 디스플레이 또는 플렉시블(flexible) 디스플레이로 구현될 수 있다.
도 4는 도 3에 도시된 데이터 리드 회로의 데이터 리드 방법을 설명하기 위한 개념도이다.
도 3에 도시된 데이터 리드 회로(153-3)의 데이터 리드 방법을 상세하게 설명하기 위해 도 4에 도시된 전체 이미지(IM)는 복수의 블로킹 영역(BI1 및 BI2)를 포함하는 것으로 도시되었다.
도 1, 도 3, 및 도 4를 참조하면, SFR(152)로부터 데이터 리드 회로(153-3)로 출력되는 제2어드레스들(BSA 및 BEA)은 복수의 블로킹 영역들(BI1 및 BI2)을 정의하는 어드레스들(BSA1, BEA1, BSA2, 및 BEA2)을 포함할 수 있다.
제1블로킹 영역(BI1)는 제3어드레스들(BSA1 및 BEA1)에 의해 정의될 수 있다. 예컨대, 제3어드레스들(BSA1 및 BEA1)은 제1블로킹 영역(BI1)에 상응하는 블로킹 영역 데이터의 시작 어드레스(BSA1)와 종료 어드레스(BEA1)일 수 있다.
제2블로킹 영역(BI2)는 제4어드레스들(BSA2 및 BEA2)에 의해 정의될 수 있다. 예컨대, 제4어드레스들(BSA2 및 BEA2)은 제2블로킹 영역(BI2)에 상응하는 블로킹 영역 데이터의 시작 어드레스(BSA2)와 종료 어드레스(BEA2)일 수 있다.
데이터 리드 회로(153-3)은 어드레스들(BSA1, BEA1, BSA2, 및 BEA2)을 이용하여 각 블로킹 영역(BI1 및 BI2)의 각 라인 시작 어드레스(LSA1 내지 LSA4)와 각 라인 종료 어드레스(LEA1 내지 LEA4)를 계산할 수 있다.
예컨대, 데이터 리드 회로(153-3)는 제3어드레스들(BSA1 및 BEA1)을 이용하여 제1블로킹 영역(BI1)의 각 라인 시작 어드레스(LSA1 및 LSA3)와 각 라인 종료 어드레스(LEA1 및 LEA3)를 계산할 수 있다.
데이터 리드 회로(153-3)는 제4어드레스들(BSA2 및 BEA2)을 이용하여 제2블로킹 영역(BI2)의 각 라인 시작 어드레스(LSA2 및 LSA4)와 각 라인 종료 어드레스(LEA2 및 LEA4)를 계산할 수 있다.
도 4에서는 각 라인 시작 어드레스(LSA1 내지 LSA4)와 각 라인 종료 어드레스(LEA1 내지 LEA4)가 각 블로킹 영역(BI1 및 BI2)의 블로킹 영역 데이터의 각 시작 어드레스(BSA1 및 BSA2)와 각 종료 어드레스(BEA1 및 BEA2)와 구별되어 도시되어 있으나, 각 블로킹 영역(BI1 및 BI2)의 각 시작 어드레스(BSA1 및 BSA2)와 각 종료 어드레스(BEA1 및 BEA2)는 라인 시작 어드레스와 라인 종료 어드레스일 수 있다.
데이터 리드 회로(153-3)는 전체 어드레스들(IM_ADD) 순서에 따라 현재 어드레스에 대응하는 데이터를 리드하는 데이터 리드 동작을 수행할 수 있다. 예컨대, 상기 현재 어드레스는 라인 단위로 순차적으로 증가할 수 있다.
실시 예에 따라, 데이터 리드 회로(153-3)은 상기 현재 어드레스가 각 라인 시작 어드레스(LSA1 내지 LSA4)일 때 상기 현재 어드레스가 각 라인 종료 어드레스(LEA1 내지 LEA4)의 다음 어드레스로 될 때까지 각 블로킹 영역(BI1 및 BI2)의 각 블로킹 영역 데이터를 리드하지 않을 수 있다.
전체 이미지(IM)의 i번째 라인(ith Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA1)일 때 상기 현재 어드레스가 라인 종료 어드레스(LEA1)의 다음 어드레스로 될 때까지 상기 데이터 리드 동작을 정지할 수 있다.
데이터 리드 회로(153-3)는 i번째 라인(ith Line)의 라인 종료 어드레스(LEA1)의 다음 어드레스부터 상기 데이터 리드 동작을 다시 시작할 수 있다.
전체 이미지(IM)의 i번째 라인(ith Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA2)일 때 상기 현재 어드레스가 라인 종료 어드레스(LEA2)의 다음 어드레스로 될 때까지 상기 데이터 리드 동작을 정지할 수 있다.
데이터 리드 회로(153-3)는 i번째 라인(ith Line)의 라인 종료 어드레스(LEA2)의 다음 어드레스부터 상기 데이터 리드 동작을 다시 시작할 수 있다.
전체 이미지(IM)의 (i+1)번째 라인(i+1th Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA3)일 때 상기 현재 어드레스가 라인 종료 어드레스(LES3)의 다음 어드레스로 될 때까지 상기 데이터 리드 동작을 정지할 수 있다.
데이터 리드 회로(153-3)는 (i+1)번째 라인(i+1th Line)의 라인 종료 어드레스(LES3)의 다음 어드레스부터 상기 데이터 리드 동작을 다시 시작할 수 있다.
전체 이미지(IM)의 (i+1)번째 라인(i+1th Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA4)일 때 상기 현재 어드레스가 라인 종료 어드레스(LEA4)의 다음 어드레스로 될 때까지 상기 데이터 리드 동작을 정지할 수 있다.
데이터 리드 회로(153-3)는 (i+1)번째 라인(i+1th Line)의 라인 종료 어드레스(LEA4)의 다음 어드레스부터 상기 데이터 리드 동작을 다시 시작할 수 있다.
따라서, 데이터 리드 회로(153-3)는 각 블로킹 영역(BI1 및 BI2)의 각 라인 시작 어드레스(LSA1 내지 LSA4)부터 각 라인 종료 어드레스(LEA1 내지 LEA4)까지 상기 데이터 리드 동작을 정지함으로써, 전체 이미지(IM)에서 각 블로킹 영역(BI1 및 BI2)를 제외한 나머지 이미지(RI)에 상응하는 데이터(DATA)만을 메모리 컨트롤러(130)를 통하여 외부 메모리(135)로부터 리드할 수 있다.
다른 실시 예에 따라, 데이터 리드 회로(153-3)은 상기 현재 어드레스가 각 라인 시작 어드레스(LSA1 내지 LSA4)일 때 상기 현재 어드레스를 각 라인 종료 어드레스(LEA1 내지 LEA4)의 다음 어드레스로 점프하여 각 블로킹 영역(BI1 및 BI2)의 각 블로킹 영역 데이터를 리드하지 않을 수 있다.
전체 이미지(IM)의 i번째 라인(ith Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA1)일 때 상기 현재 어드레스를 라인 종료 어드레스(LEA1)의 다음 어드레스로 점프할 수 있다.
데이터 리드 회로(153-3)는 i번째 라인(ith Line)의 라인 종료 어드레스(LEA1)의 다음 어드레스에 대응되는 데이터를 리드하여 연속적으로 상기 데이터 리드 동작을 수행할 수 있다.
전체 이미지(IM)의 i번째 라인(ith Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA2)일 때 상기 현재 어드레스를 라인 종료 어드레스(LEA2)의 다음 어드레스로 점프할 수 있다.
데이터 리드 회로(153-3)는 i번째 라인(ith Line)의 라인 종료 어드레스(LEA2)의 다음 어드레스에 대응되는 데이터를 리드하여 연속적으로 상기 데이터 리드 동작을 수행할 수 있다.
전체 이미지(IM)의 (i+1)번째 라인(i+1th Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA3)일 때 상기 현재 어드레스가 라인 종료 어드레스(LES3)의 다음 어드레스로 점프할 수 있다.
데이터 리드 회로(153-3)는 (i+1)번째 라인(i+1th Line)의 라인 종료 어드레스(LES3)의 다음 어드레스에 대응되는 데이터를 리드하여 연속적으로 상기 데이터 리드 동작을 수행할 수 있다.
전체 이미지(IM)의 (i+1)번째 라인(i+1th Line)에 대응하는 데이터를 리드하는 동안, 데이터 리드 회로(153-3)는 상기 현재 어드레스가 라인 시작 어드레스(LSA4)일 때 상기 현재 어드레스가 라인 종료 어드레스(LEA4)의 다음 어드레스로 점프할 수 있다.
데이터 리드 회로(153-3)는 (i+1)번째 라인(i+1th Line)의 라인 종료 어드레스(LEA4)의 다음 어드레스에 대응되는 데이터를 리드하여 연속적으로 상기 데이터 리드 동작을 수행할 수 있다.
따라서, 데이터 처리 회로(153)는 각 블로킹 영역(BI1 및 BI2)의 각 라인 시작 어드레스(LSA1 내지 LSA4)부터 각 라인 종료 어드레스(LEA1 내지 LEA4)까지 스킵(skip) 또는 점프함으로써, 전체 이미지(IM)에서 각 블로킹 영역(BI1 및 BI2)를 제외한 나머지 이미지(RI)에 상응하는 데이터(DATA)만을 메모리 컨트롤러(130)를 통하여 외부 메모리(135)로부터 리드할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 5에 도시된 타이밍도는 설명의 편의를 위해 데이터 리드 회로(153-3)가 도 4의 전체 이미지(IM)의 i번째 라인(ith Line)에 대응하는 데이터만을 리드하는 것으로 가정하여 설명한다.
도 1, 도 3, 도 4 및 도 5를 참조하면, 데이터 리드 회로(153-3)은 현재 어드레스(CA)가 각 라인 시작 어드레스(LSA1 내지 LSA4)일 때 현재 어드레스(CA)가 각 라인 종료 어드레스(LEA1 내지 LEA4)의 다음 어드레스로 될 때까지 각 블로킹 영역(BI1 및 BI2)의 각 블로킹 영역 데이터를 리드하지 않을 수 있다.
데이터 리드 회로(153-3)는 전체 어드레스들(IM_ADD) 순서에 따라 현대 어드레스(CA)에 대응하는 데이터를 리드하는 데이터 리드 동작을 수행할 수 있다.
제1시점(T1)에서 현재 어드레스(CA)가 제1블로킹 영역(BI1)의 i번째 라인(ith Line)의 라인 시작 어드레스(LSA1=BI_ADD3)이므로, 데이터 리드 회로(153-3)는 제1구간(P1)동안 상기 데이터 리드 동작을 정지한다.
즉, 데이터 리드 회로(153-3)는 어드레스들(BI_ADD3 내지 BI_ADD5)에 대응하는 데이터(DATA3 내지 DATA5)를 리드하지 않을 수 있다.
제2시점(T2)에서 현재 어드레스(CA)가 제1블로킹 영역(BI1)의 i번째 라인(ith Line)의 라인 종료 어드레스(LEA1=BI_ADD5)의 다음 어드레스(ADD6)이므로, 데이터 리드 회로(153-3)는 제2시점(T2)에서 상기 데이터 리드 동작을 다시 수행한다.
즉, 데이터 리드 회로(153-3)는 제2시점(T2)에서 현재 어드레스(CA=ADD6)에 대응하는 데이터(DATA6)를 리드할 수 있다.
제3시점(T3)에서 현재 어드레스(CA)가 제2블로킹 영역(BI2)의 i번째 라인(ith Line)의 라인 시작 어드레스(LSA2=BI_ADD7)이므로, 데이터 리드 회로(153-3)는 제2구간(P2)동안 상기 데이터 리드 동작을 정지한다.
즉, 데이터 리드 회로(153-3)는 어드레스들(BI_ADD7 내지 BI_ADD9)에 대응하는 데이터(DATA7 내지 DATA9)를 리드하지 않을 수 있다.
제4시점(T2)에서 현재 어드레스(CA)가 제2블로킹 영역의 i번째 라인(ith Line)의 라인 종료 어드레스(LEA1=BI_ADD9)의 다음 어드레스(ADD10)이므로, 데이터 리드 회로(153-3)는 제4시점(T2)에서 상기 데이터 리드 동작을 다시 수행한다.
즉, 데이터 리드 회로(153-3)는 제4시점(T2)에서 현재 어드레스(CA=ADD10)에 대응하는 데이터(DATA10)를 리드할 수 있다.
제1구간(P1)과 제2구간(P2) 동안, 데이터 리드 회로(153-3)는 상기 데이터 리드 동작을 정지할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 데이터 리드 방법을 설명하기 위한 타이밍도이다.
도 6에 도시된 타이밍도는 설명의 편의를 위해 데이터 리드 회로(153-3)가 도 4의 전체 이미지(IM)의 i번째 라인(ith Line)에 대응하는 데이터만을 리드하는 것으로 가정하여 설명한다.
도 1, 도 3, 도 4 및 도 6을 참조하면, 데이터 리드 회로(153-3)은 현재 어드레스(CA)가 각 라인 시작 어드레스(LSA1 내지 LSA4)일 때 현재 어드레스(CA)가 각 라인 종료 어드레스(LEA1 내지 LEA4)의 다음 어드레스로 될 점프하여 각 블로킹 영역(BI1 및 BI2)의 각 블로킹 영역 데이터를 리드하지 않을 수 있다.
데이터 리드 회로(153-3)는 전체 어드레스들(IM_ADD) 순서에 따라 현대 어드레스(CA)에 대응하는 데이터를 리드하는 데이터 리드 동작을 수행할 수 있다.
제5시점(T5)에서 현재 어드레스(CA)가 제1블로킹 영역(BI1)의 i번째 라인(ith Line)의 라인 시작 어드레스(LSA1=BI_ADD3)이므로, 데이터 리드 회로(153-3)는 현재 어드레스(CA)를 i번째 라인(ith Line)의 라인 종료 어드레스(LEA1=BI_ADD5)의 다음 어드레스(ADD6)로 점프할 수 있다.
즉, 데이터 리드 회로(153-3)는 제3구간(P3)의 어드레스들(BI_ADD3 내지 BI_ADD5)을 스킵하고, 라인 종료 어드레스(LEA1=BI_ADD5)의 다음 어드레스(ADD6)에 대응하는 데이터(DATA6)를 연속적으로 리드할 수 있다.
제6시점(T6)에서 현재 어드레스(CA)가 제2블로킹 영역(BI2)의 i번째 라인(ith Line)의 라인 시작 어드레스(LSA2=BI_ADD7)이므로, 데이터 리드 회로(153-3)는 현재 어드레스(CA)를 i번째 라인(ith Line)의 라인 종료 어드레스(LEA2=BI_ADD9)의 다음 어드레스(ADD10)로 점프할 수 있다.
즉, 데이터 리드 회로(153-3)는 제4구간(P4)의 어드레스들(BI_ADD7 내지 BI_ADD9)을 스킵하고, 라인 종료 어드레스(LEA1=BI_ADD9)의 다음 어드레스(ADD10)에 대응하는 데이터(DATA10)를 연속적으로 리드할 수 있다.
도 5와 도 6의 실시예에서는 버스트 리드(burst read)를 수행하는 DRAM을 고려하여 데이터 리드 동작을 설명하였으나, 데이터 리드 동작시 데이터 마스크(data mask)가 가능한 메모리를 사용하는 경우 외부 메모리(135)에서 리드되는 데이터가 토글링(toggling)없이 리드되지 않도록 디스플레이 컨트롤러(150)의 SFR(151)에 저장된 정보를 이용하여 외부 메모리(135)의 데이터 리드 동작 동안 상기 데이터 마스크를 이용하여 추가적인 저전력 효과를 구현할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 이미지 데이터 처리 장치의 동작 방법을 설명하기 위한 플로우 차트이다.
도 1, 도 2, 도 3 및 도 7을 참조하면, CPU(110)는 SFR(151)을 통하여 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 설정할 수 있다(S100).
어드레스 생성 회로(153-1)는 제어 신호(CTRL1)에 따라 제1어드레스들(ISA 및 IEA)을 이용하여 전체 이미지(IM)의 이미지 데이터에 상응하는 전체 어드레스들(IM_ADD)을 생성할 수 있다(S110).
데이터 리드 회로(153-3)는 제2어드레스들(BSA 및 BEA)을 이용하여 블로킹 영역(BI)의 라인 시작 어드레스와 라인 종료 어드레스를 계산할 수 있다(S120).
데이터 리드 회로(153-3)는 라인 단위로 순차적으로 증가하는 현재 어드레스가 전체 이미지(IM)의 종료 어드레스(IEA)의 다음 어드레스일 때(S125), 데이터 리드 동작을 종료할 수 있다.
데이터 리드 회로(153-3)는 상기 현재 어드레스가 전체 이미지(IM)의 종료 어드레스(IEA)의 상기 다음 어드레스가 아닐 때(S125), 즉 전체 이미지(IM)의 시작 어드레스(ISA)부터 종료 어드레스(IEA)까지, 상기 현재 어드레스가 블로킹 영역(BI)의 상기 라인 시작 어드레스인지 비교할 수 있다(S130).
데이터 리드 회로(153-3)는 상기 현재 어드레스가 블로킹 영역(BI)의 상기 라인 시작 어드레스가 아닐 때(S130), 상기 현재 어드레스에 대응하는 데이터를 리드하는 데이터 리드 동작을 수행할 수 있다(S150).
데이터 리드 회로(153-3)는 상기 현재 어드레스가 블로킹 영역(BI)의 상기 라인 시작 어드레스일 때(S130), 상기 현재 어드레스가 블로킹 영역(BI)의 라인 상기 종료 어드레스의 다음 어드레스로 될 때까지 상기 데이터 리드 동작을 정지할 수 있다(S170).
도 8은 본 발명의 다른 실시 예에 따른 이미지 데이터 처리 장치의 동작 방법을 설명하기 위한 플로우 차트이다.
도 1, 도 2, 도 3 및 도 8을 참조하면, CPU(110)는 SFR(151)을 통하여 제1어드레스들(ISA 및 IEA)과 제2어드레스들(BSA 및 BEA)을 설정할 수 있다(S200).
어드레스 생성 회로(153-1)는 제어 신호(CTRL1)에 따라 제1어드레스들(ISA 및 IEA)을 이용하여 전체 이미지(IM)의 이미지 데이터에 상응하는 전체 어드레스들(IM_ADD)을 생성할 수 있다(S210).
데이터 리드 회로(153-3)는 제2어드레스들(BSA 및 BEA)을 이용하여 블로킹 영역(BI)의 라인 시작 어드레스와 라인 종료 어드레스를 계산할 수 있다(S220).
데이터 리드 회로(153-3)는 라인 단위로 순차적으로 증가하는 현재 어드레스가 전체 이미지(IM)의 종료 어드레스(IEA)의 다음 어드레스일 때(S225), 데이터 리드 동작을 종료할 수 있다.
데이터 리드 회로(153-3)는 상기 현재 어드레스가 전체 이미지(IM)의 종료 어드레스(IEA)의 상기 다음 어드레스가 아닐 때(S225), 즉 전체 이미지(IM)의 시작 어드레스(ISA)부터 종료 어드레스(IEA)까지 상기 현재 어드레스가 블로킹 영역(BI)의 상기 라인 시작 어드레스인지 비교할 수 있다(S230).
데이터 리드 회로(153-3)는 라인 단위로 순차적으로 증가하는 현재 어드레스가 블로킹 영역(BI)의 상기 라인 시작 어드레스가 아닐 때(S230), 상기 현재 어드레스에 대응하는 데이터를 리드할 수 있다(S250).
데이터 리드 회로(153-3)는 상기 현재 어드레스가 블로킹 영역(BI)의 상기 라인 시작 어드레스일 때(S230), 상기 현재 어드레스를 블로킹 영역(BI)의 상기 라인 종료 어드레스의 다음 어드레스로 점프하고, 상기 다음 어드레스에 대응하는 데이터를 연속적으로 리드할 수 있다(S270).
도 9는 본 발명의 실시 예에 따른 데이터 리드 방법을 통하여 리드된 데이터가 디스플레이되는 디스플레이 이미지를 나타낸다.
도 1, 도 3, 및 도 9를 참조하면, 이미지 데이터 처리 장치(100)는 전체 이미지(IM)에서 블로킹 영역들(BI1, BI2, 및 BI3)을 제외한 나머지 이미지(RI)에 대응하는 데이터(DATA)만을 리드하고, 리드된 데이터(DATA)를 처리하고, 처리된 데이터(D_DATA)를 디스플레이 드라이버(190)를 통하여 디스플레이(195)로 전송할 수 있다.
처리된 데이터(D_DATA)가 디스플레이(195)에 디스플레이된 디스플레이 이미지는 도 9에 도시된 바와 같다.
전체 이미지(IM)에서 블로킹 영역들(BI1, BI2, 및 BI3)를 제외한 나머지 이미지(RI)만이 디스플레이(195)에 디스플레이될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 이미지 데이터 처리 시스템의 블락도를 나타낸다.
도 10의 이미지 데이터 처리 시스템(200)은 MIPI®(mobile industry processor interface)를 사용 또는 지원할 수 있는 장치, 예컨대 이동 전화기 (mobile phone), 스마트 폰(smartp hone), 또는 태블릿 PC(tablet computer)로 구현될 수 있다.
이미지 데이터 처리 시스템(200)은 애플리케이션 프로세서(210), 이미지 센서(220), 및 디스플레이(230)를 포함한다. 애플리케이션 프로세서(210)는 도 1에 도시된 디스플레이 컨트롤러(150)를 포함할 수 있다.
애플리케이션 프로세서(210)에 구현된 CSI(camera serial interface) 호스트 212)는 카메라 시리얼 인터페이스(CSI)를 통하여 이미지 센서(220)의 CSI 장치 (221)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(212)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(221)에는 시리얼라이저(SER)가 구현될 수 있다.
애플리케이션 프로세서(210)에 구현된 DSI(display serial interface(DSI)) 호스트(211)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(230)의 DSI 장치(231)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(211)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(231)에는 디시리얼라이저(DES)가 구현될 수 있다.
이미지 데이터 처리 시스템(200)은 애플리케이션 프로세서(210)와 통신할 수 있는 RF 칩(240)을 더 포함할 수 있다. 애플리케이션 프로세서(210)의 PHY(213)와 RF 칩(240)의 PHY(241)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
애플리케이션 프로세서(210)는 GPS(250) 수신기, DRAM(dynamic random access memory)과 같은 휘발성 메모리(252), NAND 플래시 메모리와 같은 불휘발성 메모리를 포함하는 데이터 저장 장치(254), 마이크(256), 또는 스피커(258)를 더 포함할 수 있다.
또한, 애플리케이션 프로세서(210)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, UWB(ultra-wideband; 260), WLAN(Wireless LAN; 262), WiMAX (worldwide interoperability for microwave access; 264), 또는 LTETM(long term evolution ) 등을 이용하여 외부 장치와 통신할 수 있다.
실시 예에 따라, DSI 호스트(211)는 도 1의 디스플레이 컨트롤러(150)의 기능을 수행할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 이미지 데이터 처리 시스템
100: 이미지 데이터 처리 장치
103 및 105: 버스
110: CPU
120: 메모리
123: 애플리케이션
130: 메모리 컨트롤러
135: 외부 메모리
150: 디스플레이 컨트롤러
151: SFR
153: 데이터 처리 회로
153-1: 어드레스 생성 회로
153-3: 데이터 리드 회로
153-5: FIFO 메모리 회로
155:이미지 처리 회로
190: 디스플레이 드라이버
195: 디스플레이

Claims (10)

  1. 전체 이미지를 정의하는 제1어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 제2어드레스들을 설정하는 단계; 및
    상기 제1어드레스들과 상기 제2어드레스들을 이용하여 상기 전체 이미지에 상응하는 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 단계를 포함하는 데이터 리드 방법.
  2. 제1항에 있어서, 상기 리드하지 않는 단계는,
    라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않는 데이터 리드 방법.
  3. 제1항에 있어서, 상기 리드하지 않는 단계는,
    라인 단위로 순차적으로 증가하는 현재 어드레스가 상기 블로킹 영역의 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 블로킹 영역의 라인 종료 어드레스의 다음 어드레스로 점프하는 데이터 리드 방법.
  4. 제1항에 있어서, 상기 설정하는 단계는,
    특수기능 레지스터를 통하여 수행되는 데이터 리드 방법.
  5. 전체 이미지를 정의하는 제1어드레스들과 상기 전체 이미지에 포함된 블로킹 영역를 정의하는 제2어드레스들을 저장하는 특수기능 레지스터; 및
    상기 제1어드레스들과 상기 제2어드레스들을 이용하여 상기 전체 이미지에 상응하는 이미지 데이터 중에서 상기 블로킹 영역에 상응하는 블로킹 영역 데이터를 리드하지 않는 데이터 처리 회로를 포함하는 시스템 온 칩.
  6. 제5항에 있어서, 상기 데이터 처리 회로는,
    상기 제1어드레스들을 이용하여 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로; 및
    상기 제2어드레스들을 이용하여 라인 단위로 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않는 데이터 리드 회로를 포함하는 시스템 온 칩.
  7. 제5항에 있어서, 상기 데이터 처리 회로는,
    상기 제1어드레스들을 이용하여 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로; 및
    상기 제2어드레스들을 이용하여 라인 단위로 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 라인 종료 어드레스의 다음 어드레스로 점프하는 데이터 리드 회로를 포함하는 시스템 온 칩.
  8. 제5항에 기재된 시스템 온 칩을 포함하는 애플리케이션 프로세서.
  9. 제8항에 있어서, 상기 데이터 처리 회로는,
    상기 제1어드레스들을 이용하여 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로; 및
    상기 제2어드레스들을 이용하여 라인 단위로 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스가 상기 라인 종료 어드레스의 다음 어드레스로 될 때까지 상기 블로킹 영역 데이터를 리드하지 않는 데이터 리드 회로를 포함하는 애플리케이션 프로세서.
  10. 제8항에 있어서, 상기 데이터 처리 회로는,
    상기 제1어드레스들을 이용하여 라인 단위로 상기 이미지 데이터에 상응하는 전체 어드레스들을 생성하는 어드레스 생성 회로; 및
    상기 제2어드레스들을 이용하여 상기 블로킹 영역의 라인 시작 어드레스와 라인 종료 어드레스를 계산하고, 순차적으로 증가하는 현재 어드레스가 상기 전체 어드레스들 중에서 상기 라인 시작 어드레스일 때, 상기 현재 어드레스를 상기 라인 종료 어드레스의 다음 어드레스로 점프하는 데이터 리드 회로를 포함하는 애플리케이션 프로세서.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105528758B (zh) * 2016-01-12 2018-12-14 武汉精测电子集团股份有限公司 基于可编程逻辑器件的图像重映射方法及装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60232596A (ja) * 1984-05-02 1985-11-19 株式会社日立製作所 マルチウインドウ表示方式
JPH05158866A (ja) 1991-12-06 1993-06-25 Mitsui Petrochem Ind Ltd 静止画処理装置
US5877762A (en) * 1995-02-27 1999-03-02 Apple Computer, Inc. System and method for capturing images of screens which display multiple windows
US6108722A (en) 1996-09-13 2000-08-22 Silicon Grpahics, Inc. Direct memory access apparatus for transferring a block of data having discontinous addresses using an address calculating circuit
US6369830B1 (en) * 1999-05-10 2002-04-09 Apple Computer, Inc. Rendering translucent layers in a display system
US7495669B2 (en) 2002-12-26 2009-02-24 Canon Kabushiki Kaisha Image processing apparatus and image processing method
JP3822060B2 (ja) 2000-03-30 2006-09-13 シャープ株式会社 表示装置用駆動回路、表示装置の駆動方法、および画像表示装置
GB0113736D0 (en) 2001-06-06 2001-07-25 Koninkl Philips Electronics Nv Active matrix display device
JP4190862B2 (ja) 2001-12-18 2008-12-03 シャープ株式会社 表示装置およびその駆動方法
JP2003288071A (ja) * 2002-03-28 2003-10-10 Fujitsu Ltd 画像処理装置および半導体装置
JP4143902B2 (ja) 2002-06-26 2008-09-03 ソニー株式会社 画像処理装置および方法、記録媒体、並びにプログラム
JP2004127093A (ja) 2002-10-04 2004-04-22 Sony Corp 画像処理装置および画像処理方法
US20060026530A1 (en) 2004-07-30 2006-02-02 Texas Instruments Incorporated DMA overlay addressing methodology for optimizing power and improving memory bandwidth for display engines
JP2007249564A (ja) 2006-03-15 2007-09-27 Ricoh Co Ltd 画像処理装置及び画像処理方法
US8331663B2 (en) * 2007-06-28 2012-12-11 Qualcomm Incorporated Efficient image compression scheme to minimize storage and bus bandwidth requirements
KR20110007899A (ko) 2009-07-17 2011-01-25 삼성전자주식회사 디스플레이 장치 및 디스플레이 방법
US9141394B2 (en) * 2011-07-29 2015-09-22 Marvell World Trade Ltd. Switching between processor cache and random-access memory
KR20130023447A (ko) 2011-08-29 2013-03-08 (주)덴탈비 워터식 구강 세정기

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