KR20150116720A - 메모리 시스템 및 이를 포함하는 전자 장치 - Google Patents

메모리 시스템 및 이를 포함하는 전자 장치 Download PDF

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Abstract

메모리 시스템 및 이를 포함하는 전자 장치가 개시된다. 본 발명의 일 실시예에 따른 메모리 시스템은, 하나의 칩으로 구현되고 수신되는 제1 요청에 따른 데이터(data)를 처리하는 메모리 시스템으로, 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역에서 상기 제2 영역으로 상기 데이터가 제공되는 메인 메모리(main memory); 및 상기 데이터에 포함되는 다수의 서브 데이터 중 어느 서브 데이터까지 상기 제1 영역에서 상기 제2 영역으로 제공되었는지를 나타내는 스코어보드(scoreboard)를 포함하고, 상기 스코어보드를 참조하여, 상기 서브 데이터가 모두 상기 제1 영역에서 상기 제2 영역으로 제공되기 전에, 상기 제2 영역으로 제공이 완료된 서브 데이터를 이용하여 상기 제1 요청에 대한 처리를 수행하는 메모리 컨트롤러(memory controller)를 포함한다.

Description

메모리 시스템 및 이를 포함하는 전자 장치 {Memory System and Electronic device including memory system}
본 발명의 기술적 사상은, 메모리 시스템 및 이를 포함하는 전자 장치에 관한 것으로, 자세하게는 동작 성능을 향상시킬 수 있는 메모리 시스템 및 이를 포함하는 전자 장치에 관한 것이다.
전자 장치에서 어플리케이션(application)이 실행되는 때에, 메인 메모리(main memory)에 어플리케이션 실행에 요구되는 데이터가 로딩(loading)되어야 한다. 이때, 메인 메모리에 데이터를 제공하는 제1 동작에 의해, 메인 메모리에 제공된 데이터를 사용하는 제2 동작의 지연이 발생할 수 있다.
본 발명의 기술적 사상은 동작 성능을 향상시킬 수 있는 메모리 시스템 및 이를 포함하는 전자 장치를 제공한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 하나의 칩으로 구현되고 수신되는 제1 요청에 따른 데이터(data)를 처리하는 메모리 시스템으로, 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역에서 상기 제2 영역으로 상기 데이터가 제공되는 메인 메모리(main memory); 상기 데이터에 포함되는 다수의 서브 데이터 중 어느 서브 데이터까지 상기 제1 영역에서 상기 제2 영역으로 제공되었는지를 나타내는 스코어보드(scoreboard); 및 상기 스코어보드를 참조하여, 상기 서브 데이터가 모두 상기 제1 영역에서 상기 제2 영역으로 제공되기 전에, 상기 제2 영역으로 제공이 완료된 서브 데이터를 이용하여 상기 제1 요청에 대한 처리를 수행하는 메모리 컨트롤러(memory controller)를 포함한다.
상기 제1 영역은 오퍼레이팅 시스템(Operating System)에 할당된 메모리 영역이고, 상기 제2 영역은 상기 어플리케이션에 대해 할당된 메모리 영역일 수 있다.
상기 다수의 서브 데이터는 각각, 상기 제1 영역에서 상기 제2 영역으로 카피(copy)될 수 있다.
상기 스코어보드는, 상기 제2 영역에 상기 데이터의 제공이 수행되는지를 나타내는 인-유즈 비트(In-Use Bit), 상기 제2 영역이 시작되는 어드레스(address)를 나타내는 태그(TAG) 및 상기 제2 영역의 다수의 서브 영역 각각에 대응되는 상기 서브 데이터가 제공되었는지를 나타내는 풀/엠티 비트(Full/Empty Bit)의 값을 저장할 수 있다.
상기 스코어보드는, 상기 인-유즈 비트를 저장하는 제1 레지스터(register), 상기 태그를 저장하는 제2 레지스터 및 각각, 대응되는 서브 영역에 대한 상기 풀/엠티 비트를 저장하는 다수의 제3 레지스터를 포함하는 레지스터 세트를 구비할 수 있다.
상기 제1 요청은 매크로 동작(Macro Operation) 단위로 처리되고, 상기 제2 영역은 매크로 동작 단위에 대응되는 크기로 설정되며, 상기 제3 레지스터는 매크로 동작 단위에 대응되는 개수로 구비될 수 있다.
상기 메모리 컨트롤러는 상기 제1 요청을 처리하는데 요구되는 상기 데이터의 크기에 따라, 상기 하나의 제3 레지스터가 나타내는 서브 영역의 크기를 달리 설정할 수 있다.
상기 제2 영역은 다수로 구비되고, 상기 스코어보드는 상기 다수의 제2 영역 중 대응되는 제2 영역에 대해 상기 데이터가 제공된 정도를 나타내는, 다수의 상기 레지스터 세트를 포함하며, 상기 다수의 상기 레지스터 세트 중 제1 레지스터 세트 및 제2 레지스터 세트 각각은, 서로 다른 개수 또는 서로 다른 크기의 상기 제3 레지스터를 포함하고, 상기 메모리 컨트롤러는, 상기 제1 레지스터 세트 및 상기 제2 레지스터 세트 중 상기 제1 요청을 처리하는데 요구되는 상기 데이터의 크기에 대응되는 레지스터 세트를 할당할 수 있다.
상기 다수의 서브 데이터 중 연속하여 상기 제2 영역으로 전송되는 서브 데이터를 제i 서브 데이터 및 제i+1 서브 데이터라 하고, 상기 스코어보드의 상기 풀/엠티 비트가 상기 제i 서브 데이터까지 상기 제2 영역으로 전송되었음을 나타내는 경우, 상기 메모리 컨트롤러는, 상기 제i 서브 데이터까지의 서브 데이터에 대한 상기 제1 요청을 처리한 후, 상기 제i+1 서브 데이터에 대한 상기 제1 요청을 인터락(interlock) 처리할 수 있다.
상기 제2 영역으로 제공된 서브 데이터를 이용하여 상기 제1 요청을 수행한 결과가 상기 메인 메모리의 제3 영역으로 제공되고, 상기 메모리 컨트롤러는, 상기 제1 요청이 완료되기 전에, 상기 제3 영역으로 제공된 상기 서브 데이터의 처리 결과를 이용하여, 수신되는 제2 요청에 대한 처리를 수행할 수 있다.
상기 메모리 컨트롤러는, 상기 제1 요청을 처리하기 위한 제어 동작을 나타내는 제1 제어 신호를 생성하는 제어부; 상기 제1 제어 신호에 응답하여 상기 스코어보드를 체크한 결과를 제2 제어 신호로 생성하는 스코어보드 체크(check)부; 상기 서브 데이터의 단위로 상기 제1 영역에서 상기 제2 영역으로 상기 데이터의 전송을 수행하거나, 상기 제2 제어 신호에 응답하여 상기 제2 영역으로 전송된 서브 데이터를 이용하여 상기 제1 요청을 수행하고, 수행한 결과를 제3 제어 신호로 생성하는 수행부; 및 상기 제3 제어 신호에 응답하여 상기 스코어보드를 업데이트(update)하고, 업데이트한 결과를 제4 제어 신호로 생성하는 스코어보드 업데이트부를 포함할 수 있다.
상기 메모리 컨트롤러는, 모드 신호에 응답하여, 상기 서브 데이터가 모두 상기 제1 영역에서 상기 제2 영역으로 전송된 후 상기 제1 요청을 수행하도록, 상기 제어부, 상기 스코어보드 체크부, 상기 수행부 및 상기 스코어보드 업데이트부를 제어하는 모드 설정부를 더 구비할 수 있다.
상기 제1 요청은 상기 메모리 시스템이 구비되는 칩의 외부에 위치하고 상기 제1 요청과 관련된 어플리케이션을 수행하는 제1 칩으로부터 수신될 수 있다.
상기 제2 칩은, 상기 제1 칩의 요청에 대응되는 데이터를 상기 메인 메모리에 전송하거나, 상기 제1 칩의 요청에 대응되어 처리되는 데이터를 저장하는 스토리지(storage)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 어플리케이션(application)을 수행하는 제1 칩(chip); 및 상기 제1 칩의 제1 요청에 응답하여, 상기 어플리케이션을 수행하기 위해 요구되는 데이터(data)를 처리하는 제2 칩을 포함하고, 상기 제2 칩은, 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역에서 상기 제2 영역으로 상기 데이터가 제공되는 메인 메모리(main memory); 상기 데이터에 포함되는 다수의 서브 데이터 중 어느 서브 데이터까지 상기 제1 영역에서 상기 제2 영역으로 제공되었는지를 나타내는 스코어보드(scoreboard); 및 상기 스코어보드를 참조하여, 상기 서브 데이터가 모두 상기 제2 데이터로 제공되기 전에, 상기 제2 영역으로 제공이 완료된 서브 데이터를 이용하여 상기 제1 칩의 제1 요청에 대한 처리를 수행하는 메모리 컨트롤러(memory controller)를 포함한다.
상기 메모리 시스템 및 이를 포함하는 전자 장치에 의하면, 메인 메모리에 데이터를 제공하는 제1 동작에 의한, 메인 메모리에 제공된 데이터를 사용하는 제2 동작의 지연을 최소화함으로써, 제1 동작의 완료 전에 제2 동작을 수행할 수 있어, 동작 속도를 향상시킬 수 있는 효과가 있다.
본 발명의 일 실시예에 따른 메모리 시스템 및 이를 포함하는 전자 장치에 의하면, 메모리 컨트롤러가 칩 내부의 메인 메모리에서의 카피(copy) 등의 동작을 수행함으로써, 메모리 액세스에 요구되는 대역폭 및 전력 소모를 줄일 수 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치를 나타내는 도면이다.
도 2는 도 1의 제1 칩의 예를 나타내는 도면이다.
도 3은 도 1의 제1 칩에서 버스를 통해 전송되는 어드레스와 데이터의 예를 나타내는 도면이다.
도 4는 도 1의 메인 메모리에서의 데이터 이동을 설명하기 위한 도면이다.
도 5는 도 1의 스코어보드의 동작을 설명하기 위한 도면이다.
도 6 내지 도 8은 각각, 도 1의 스코어보드의 일 구현 예를 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 10 및 도11은 각각, 도 1의 메모리 컨트롤러의 일 예를 나타내는 도면이다.
도 12 내지 도 13은 각각, 본 발명의 일 실시예에 따른 전자 장치 또는 메모리 시스템에서의 동작 시간의 예를 나타내는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 전자 장치를 나타내는 도면이다.
도 16는 통신망을 통해 다수의 장치들이 컨텐츠를 송수신하는 컨텐츠 송수신 시스템을 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 호스트 및 비휘발성 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 전자 장치를 나타내는 도면이다. 도 1을 참조하면, 전자 장치(100)는 칩(chip)들을 포함할 수 있다. 도 1은 제1 칩(120) 및 제2 칩(140)을 포함하는 전자 장치(100)를 예시한다. 전자 장치(100)는 다양한 장치에 해당할 수 있으며, 예를 들어, 스마트 폰(smart phone)이나 태블릿(tablet) 등의 모바일 장치(mobile device)이거나 컴퓨터(computer)나 서버(server) 등일 수 있다.
제1 칩(120)은 버스(BUS, 126)에 연결되는 CPU(Central Processing Unit, 122) 및 메모리 인터페이스(Memory Interface, 124)를 포함한다. CPU(122)는 유저(User)로부터 요청된 어플리케이션(application)을 실행하기 위한 제어를 수행한다. 메모리 인터페이스(124)는 CPU(122)로부터 요청된, 어플리케이션 수행에 요구되는 데이터(data)를 전송 또는 수신하기 위한 인터페이스(interface)를 제공한다.
제1 칩(120)은 버스(126)에 연결되는 CPU(122) 및 메모리 인터페이스(124) 이외에, 도 2에 도시되는 바와 같이, 다양한 IP(Intellectual Property)를 포함할 수 있다. 예를 들어, 제1 칩(120)은 버스(인터커넥트(interconnector))에 연결되는 3D 엔진(3D engine), 비디오 코덱(video CODEC), 디스플레이 시스템(display system), 카메라 시스템(camera system), 후처리 프로세서(post processor), 퍼리퍼럴(peripheral) 또는 연결 장치(connectivity) 등을 포함하는 어플리케이션 프로세서(AP: Application Processor)일 수 있다. 도 2의 IP들 중 임의의 IP는 CPU(122)와 마찬가지로, 어플리케이션의 수행을 위해, 메모리 인터페이스(124)를 통해, 데이터를 전송 또는 수신을 요청할 수 있다. 다만, 이하에서는 설명의 편의를 위해, 도 1과 같이, CPU(122)에 의해 데이터를 전송 또는 수신이 요청되는 예에 한하여 설명한다.
다시 도 1을 참조하면, 메모리 인터페이스(124)는 버스(126)를 통해 CPU(122)와 통신한다. 예를 들어, 버스(126)의 프로토콜(protocol)이 AMBA(Advanced Microcontroller Bus Architecture)인 경우, CPU(122)의 READ 트랜잭션(transaction)에서 메모리 인터페이스(124)는 CPU(122)에 어드레스(address)에 대응되는 데이터를 HRDATA로 전송하고, CPU(122)의 WRITE 트랜잭션에서 메모리 인터페이스(124)는 어드레스에 대응되는 데이터를 포함하는 레지스터에 HWDATA로 저장한다. 이때, 어드레스는 어드레스 페이즈(address phase)에서 버스(126)를 통해 전송되고, 데이터는 데이터 페이즈(address data)에서 버스(126)를 통해 전송된다.
도 3은 도 1의 제1 칩에서 버스를 통해 전송되는 어드레스와 데이터의 예를 나타내는 도면이다. 도 1 및 도 3을 참조하면, CPU(122) 및 메모리 인터페이스(124)는 버스(126)를 통해 어드레스 페이즈에서 어드레스 A1, A2 및 A3를 전송하고, 데이터 페이즈에서 각각 어드레스 A1, A2 및 A3에 대응되는 데이터 D11~D14, D21~D23 및 D31을 전송하는 예가 도시된다. 이때, 어드레스 A1, A2 및 A3 각각에 대한 처리가 작업의 단위인 트랜잭션으로 지칭될 수 있다. 따라서, 각 트랜잭션은 도 3과 같이 적어도 하나 이상의 데이터가 포함될 수 있다. 각 데이터는 데이터 단위, 버스(126)를 통해 송수신될 수 있다. 예를 들어, 하나의 클럭(clock)에 하나의 데이터 D11가 버스(126)를 통해 송수신될 수 있다. 도 3에서는 같은 트랜잭션에 포함되는 데이터가 연속하여 전송되는 것으로 도시되어 있으나, 예를 들어, 트랜잭션 A의 데이터 D13은 D12가 버스(126)를 통해 전송된 후 임의의 개수의 클럭이 경과된 후에 전송될 수도 있다.
이때, 도 3의 (a)와 같이, 선행되는 트랜잭션이 완료된 후에 다음 트랜잭션이 생성될 수 있다. 예를 들어, 선행하는 트랜잭션 A1에 포함되는 데이터 D11~D14가 모두 전송된 후, 트랜잭션 A2 및 A3는 수행될 수 없다. 반면, 도 3의 (b)의 예에 의하면, 아웃-어브-오더(out-of-order)로 트랜잭션이 수행될 수 있다. 예를 들어, 트랜잭션 A1이 완료되기 전에, 트랜잭션 A2 및 A3가 수행될 수 있다.
다시 도 1을 참조하면, 상기와 같은 동작으로 제1 칩(120)에서 처리된 데이터는 메모리 인터페이스(124)에 의해, 통신 채널(160)을 통해, 제2 칩(140)에 전송될 수 있다. 또는 메모리 인터페이스(124)를 통해 제2 칩(140)으로부터 수신된 데이터가 상기와 같은 동작으로 제1 칩(120)에서 처리될 수 있다. 통신 채널(160)은 무선 또는 유선으로 구비될 수 있다. 이때, 제1 칩(120) 및 제2 칩(140)은 트랜잭션 단위로 데이터가 송수신될 수 있다. 트랜잭션 단위는 전송하는 주체에 따라 달라질 수 있다. 예를 들어, 도 2의 CPU에 의해 제2 칩(140)에 데이터의 처리가 요청되는 경우 및 후처리 프로세서에 의해 제2 칩(140)에 데이터의 처리가 요청되는 경우에 전송되는 트랜잭션의 크기가 다를 수 있다.
제2 칩(140)은 스코어 보드(Scoreboard, 144)를 포함하는 메모리 컨트롤러(Memory Controller, 142), 메인 메모리(Main Memory, 146) 및 스토리지(Storage, 148)를 포함하는 메모리 시스템(Memory System)이다. 메모리 컨트롤러(142)는 제1 칩(120)으로부터 요청을 처리한다. 예를 들어, 메모리 컨트롤러(142)는 메인 메모리(146) 및 스토리지(148)로의 데이터 기입 또는 독출을 제어한다. 예를 들어, 메모리 컨트롤러(142)는 제1 칩(120)으로부터 요청된 스토리지(148)에 저장된 데이터를 메인 메모리(146)로 로딩(기입)하거나, 메인 메모리(146)에 로딩된 데이터를 스토리지(148)에 저장하는 동작을 제어할 수 있다. 또는, 메모리 컨트롤러(142)는 제1 칩(120)으로부터 수신된 데이터를 메인 메모리(146)에 기입하거나, 메인 메모리(146)에 기입된 데이터를 제1 칩(120)으로 전송하는 동작을 제어할 수 있다.
스토리지(148)는 ROM(Read Only Memory), 자기 디스크, 광학 디스크 및 플래시(Flash) 메모리 등 비휘발성 메모리일 수 있고, 메인 메모리(146)는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)일 수 있다. 그 밖에, 스토리지(148) 또는 메인 메모리(146)는 MRAM(Magnetic Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 PCM(Phase Change Memory) 등으로 구현될 수도 있다.
메모리 컨트롤러(142)는 상기와 같은 제어 동작을 수행하기 위해, 펌웨어(firmware)를 활용할 수 있다. 펌웨어는 소프트웨어로 구비될 수 있다. 또한, 스토리지(148)가 플래시 메모리인 경우 펌웨어는 FTL(Flash Translation Layer)을 사용할 수 있다. 이때, 펌웨어는 플래시 메모리를 제어하기 위한 가비지 콜렉션(garbage collection), 웨어 레벨링(ware-leveling) 등의 관리 동작을 수행할 수 있다. 이외에도, 펌웨어는 제1 칩(120)으로부터 전송되는 논리적 어드레스와 스토리지(148)의 물리적 어드레스 사이의 변환 동작 등을 수행할 수 있다. 메모리 컨트롤러(142)는 상기의 제어와 관련된 정보를 저장하기 위한 레지스터 세트를 포함할 수 있다. 펌웨어는 예를 들어, 플래시 메모리 등 스트로지(148)에 저장되었다가 메모리 시스템(140)이 턴-온되는 때에, 메인 메모리(146)에 로딩될 수 있다.
도 4는 도 1의 메인 메모리에서의 데이터 이동을 설명하기 위한 도면이다. 도 1 및 도 4를 참조하면, 메모리 컨트롤러(142)는 전술된 제어 동작 이외에, 메인 메모리(146)의 제1 영역(146_2)의 데이터를 제2 영역(146_4)으로 카피(copy)하는 동작을 제어할 수 있다. 메인 메모리(146)의 제1 영역(146_2)은 오퍼레이팅 시스템(operating system)에 대해 할당된 영역이고, 제2 영역(146_4)은 어플리케이션의 수행에 대해 할당된 영역이다. 전자 장치(100)에서 다수의 어플리케이션이 수행되고 있는 경우, 각 어플리케이션에 대해 제2 영역(146_4)이 할당된다. 예를 들어, 어플리케이션의 수행을 위해 제1 영역(146_2)의 데이터가 요구되는 때에, 제1 영역(146_2)의 데이터는 제2 영역(146_4)으로 카피될 수 있다. 어플리케이션은 제2 영역(146_4)으로 카피된 데이터를 사용하는 동작을 수행할 수 있다.
이렇듯, 제1 영역(146_2)의 데이터는 제2 영역(146_4)으로 카피하는 동작과 같이, 데이터를 공급(또는 data produce)하는 동작을 이하에서는, 달리 기재되지 아니하는 한, 제1 동작이라 한다. 또한, 제2 영역(146_4)으로 카피된 데이터를 사용(또는 data consume)하는 동작을, 달리 기재되지 아니하는 한, 제2 동작이라 한다.
다만, 이에 한정되는 것은 아니다. 제1 영역에서 제2 영역으로 데이터가 공급됨에 있어, 다수의 제1 영역에서 하나의 제2 영역으로 데이터가 공급될 수도 있다. 또한, 카피 동작 이외에, 이미지 연산 또는 산술 연산 등의 동작을 수행함에 있어서도, 상기와 같이 제1 동작 및 제2 동작이 수반될 수 있다. 그리고, 메모리 컨트롤러(142)가 제1 칩(120)의 요청(REQ)에 응답하여 제어 동작을 수행하는 것으로 설명되었으나, 이에 한정되는 것은 아니다. 메모리 컨트롤러(142)는 제2 칩(140)의 내부 요청에 의해서도 전술된 제어 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(142)는 플래시 메모리인 스토리지(148)의 가비지 컬렉션이나 웨어 레벨링 등을 수행하는 때에도 전술된 제어 동작을 수행할 수 있다. 또한, 제2 칩(140)은 메인 메모리(146) 및 스토리지(148) 이외에 임의의 어플리케이션을 수행하기 위한 프로세서(미도시)를 더 구비할 수 있고, 이 경우 프로세서(미도시)의 요청(REQ)에 응답하여 전술된 제어 동작을 수행할 수도 있다.
도 5는 도 1의 스코어보드의 동작을 설명하기 위한 도면이다. 도 1, 도 4 및 도 5를 참조하면, 스코어보드(144)는 제1 동작이 수행되는 때에, 제1 동작의 진행 정도에 대한 정보를 저장한다. 예를 들어, 스코어보드(144)는 대응되는 제2 영역(146_4) 상에 제1 동작이 수행됨을 나타내는 인-유즈 비트(In-Use Bit), 대응되는 제2 영역(146_4)의 시작 주소를 나타내는 태그(TAG) 및 대응되는 제2 영역(146_4)의 서브 영역별로 제1 동작이 완료되었는지, 즉 대응되는 서브 영역에 데이터가 제공되었는지를 풀/엠티 비트(Full/Empty Bit)를 저장할 수 있다. 이때, 데이터를 각 서브 영역으로 구분한 것을 서브 데이터라 할 수 있다. 스코어보드(144)는 상기와 같은 정보를 저장하기 위해, 레지스터(register)들을 포함할 수 있다. 예를 들어, 스코어보드(144)는 인-유즈 비트를 저장하는 제1 레지스터(RG1), 태그를 저장하는 제2 레지스터(RG2) 및 풀/엠티 비트를 저장하는 제3 레지스터(RG1, RG2, …, RGx)를 저장할 수 있다. 즉, 하나의 제2 영역(146_4)에 대해, 스코어보드(144)에는 제1 레지스터(RG1) 내지 제3 레지스터(RG1, RG2, …, RGx)를 포함하는 한 세트의 레지스터 세트(RSET1)가 할당될 수 있다.
제1 레지스터(RG1) 내지 제3 레지스터(RG1, RG2, …, RGx)는 저장하는 내용에 따라 크기가 달라질 수 있다. 예를 들어, 인-유즈 비트는 대응되는 제2 영역(146_4) 상에 제1 동작이 수행되는 경우 논리 값 "1"로 저장되고 반대의 경우는 논리 값 "0"으로 저장될 수 있다. 이 경우, 인-유즈 비트를 저장하는 제1 레지스터(RG1)는 1 비트의 크기로 구비될 수 있다. 예를 들어, 대응되는 제2 영역(146_4)이 어드레스 "0100"부터 시작되는 영역이라면, 태그는 해당 어드레스 값으로 저장될 수 있다. 이 경우, 태그를 저장하는 제2 레지스터(RG2)는 4 비트의 크기로 구비될 수 있다. 예를 들어, 제2 영역(146_4)이 12개의 서브 영역으로 나뉠 수 있고, 이 경우, 제3 레지스터(RG1, RG2, …, RGx)는 12개로 구비될 수 있다. 제2 영역(146_4)의 서브 영역 중 임의의 서브 영역에 대해 데이터 제공이 완료되는 경우, 해당 서브 영역에 대응되는 제3 레지스터(RG1, RG2, …, RGx)에는 논리 값 "1"이 저장되고 반대의 경우는 논리 값 "0"이 저장될 수 있다. 이 경우, 12개의 제3 레지스터(RG1, RG2, …, RGx) 각각은 1 비트의 크기로 구현될 수 있다.
도 6은 도 1의 스코어보드의 일 구현 예를 나타내는 도면이다. 도 1, 도 4 및 도 6을 참조하면, 제2 영역(146_4)은 매크로 동작(Macro Operation)을 수행하는데 대응되는 크기로 설정될 수 있다. 제1 칩(120)으로부터의 요청은 매크로 동작 단위로 수신되거나, 제2 칩(140)의 메모리 컨트롤러(142)에 의해 매크로 동작 단위로 처리될 수 있다. 하나의 매크로 동작은 관련된 적어도 둘 이상의 마이크로 동작(Micro Operation)을 포함한다. 매크로 동작은 제2 영역(146_4)으로 공급되는 데이터를 소비하는 제2 동작에 해당될 수 있다. 예를 들어, 연속된 어드레스에 대응되는 다수의 기입 동작(마이크로 동작)은 하나의 매크로 동작으로 처리될 수 있다. 예를 들어, 매크로 동작이 48 Kbyte의 데이터를 처리하는 동작이라면, 제2 영역(146_4)은 48 Kbyte로 설정될 수 있다.
이 경우, 스코어보드(144)는 48 Kbyte의 제2 영역(146_4)에서의 제1 동작의 진행 정도를 나타낼 수 있도록 구비될 수 있다. 예를 들어, 12개의 제3 레지스터(RG1, RG2, …, RGx) 각각은 제2 영역(146_4)의 64 Byte 크기의 750개의 서브 영역에 대한 데이터 제공이 완료되었는지를 나타내는 풀/엠티 비트를 저장할 수 있다. 예를 들어, 제2 영역(146_4)의 두 번째 서브 영역까지 데이터의 제공이 완료되었다면, 제3 레지스터(RG1, RG2, …, RGx) 중 제3 레지스터 RG31 및 RG32에는 논리 값 "1"이 저장되고, 나머지 제3 레지스터에는 논리 값 "0"이 저장될 수 있다.
그런데, 임의의 매크로 동작을 수행함에 있어서, 요구되는 제2 영역(146_4)의 크기가 달라질 수 있다. 예를 들어, 도 6의 스코어보드(144)는 각각 48 Kbyte 영역에 대응되는 제2 영역 AREA21 및 AREA22에서의, 제1 동작의 진행 여부를 나타낼 수 있다. 그런데, 제1 매크로 동작이 96 Kbyte의 데이터의 공급이 요구되는 동작인 경우, 제1 매크로 동작을 수행하기 위해, 스코어보드(144)는 각각, 제2 영역 AREA21 및 AREA22에 대응되는 두 세트(RSET1, REST2)의 레지스터 세트를 할당할 수 있다.
도 6에서는 스코어보드(144)의 각 레지스터 세트가 동일한 구조를 갖는 예에 대해 설명하였다. 즉, 제2 영역 AREA21에 대한 제3 레지스터(RG1, RG2, …, RGx)는 x개로 구비되고, 마찬가지로 제2 영역 AREA22에 대한 제3 레지스터(RG1, RG2, …, RGx)도 x개로 구비된다. 이때, 전술한 예와 같이, 제2 영역 AREA21에 대한 제3 레지스터(RG1, RG2, …, RGx) 및 제2 영역 AREA22에 대한 제3 레지스터(RG1, RG2, …, RGx)는 각각, 동일하게 64 Byte 단위로 데이터 제공 여부를 나타내었다.
그러나, 이에 한정되는 것은 아니다. 도 1의 스코어보드의 다른 구현 예를 나타내는 도 7을 참조하면, 제2 영역 AREA21에 대한 제1 레지스터 세트(RSET1)의 제3 레지스터(RG1, RG2, …, RGx) 및 제2 영역 AREA22에 대한 제2 레지스터 세트(RSET2)의 제3 레지스터(RG1, RG2, …, RGx)는 각각, 동일한 개수(x, x는 2 이상의 양의 정수)로 구비되나 서로 다른 단위로 데이터의 제공 여부에 대한 정보(풀/엠티 비트)를 저장할 수 있다. 예를 들어, 제2 영역 AREA21에 대한 스코어보드(144)의 제1 레지스터 세트(RSET1)의 제3 레지스터(RG1, RG2, …, RGx) 각각은 64 Byte 단위로 데이터 제공 여부를 나타내는 반면, 제2 영역 AREA22에 대한 스코어보드(144)의 제2 레지스터 세트(RSET2)의 제3 레지스터(RG1, RG2, …, RGx) 각각은 64 Byte와 다른 단위로 데이터 제공 여부를 나타낼 수 있다.
이 경우, 메모리 컨트롤러(142)는 각각, 제2 동작에 요구되는 데이터의 크기에 대응되는 제2 영역(146_4) 및 설정된 제2 영역(146_4)에 대한 스코어보드(144)의 레지스터 세트를 설정할 수 있다. 예를 들어, 메모리 컨트롤러(142)는, 48 Kbyte의 데이터의 공급이 요구되는 제2 동작인 제1 매크로 동작에 대해, 제2 영역 AREA21으로 데이터 공급을 수행하도록 설정하고, 제3 레지스터(RG1, RG2, …, RGx)가 750개로 구비되고 각각 64 Byte 단위로 데이터 공급 여부를 나타내는 스코어보드(144)의 제1 레지스터 세트(RSET1)가 제2 영역 AREA21에 대응되도록 설정할 수 있다. 그리고 메모리 컨트롤러(142)는, 96 Kbyte의 데이터의 공급이 요구되는 제2 동작인 제1 매크로 동작에 대해, 제2 영역 AREA22으로 데이터 공급을 수행하도록 설정하고, 제3 레지스터(RG1, RG2, …, RGx)가 750개로 구비되고 각각 64 Byte와 다른 단위로 데이터 공급 여부를 나타내는 스코어보드(144)의 제2 레지스터 세트(RSET2)가 제2 영역 AREA22에 대응되도록 설정할 수 있다.
또는 도 1의 스코어보드의 다른 구현 예를 나타내는 도 8을 참조하면, 제2 영역 AREA21에 대한 제1 레지스터 세트(RSET1)의 제3 레지스터(RG1, RG2, …, RGx) 및 제2 영역 AREA22에 대한 제2 레지스터 세트(RSET2)의 제3 레지스터(RG1, RG2, …, RGy)는 각각, 다른 개수로 구비되는 예를 도시한다. 예를 들어, 제1 레지스터 세트(RSET1)에는 x개의 제3 레지스터(RG1, RG2, …, RGx)가 구비되고, 제2 레지스터 세트(RSET2)에는 y(y≠x, y는 2 이상의 양의 정수)개의 제3 레지스터(RG1, RG2, …, RGy)가 구비될 수 있다. 이 경우, 전술된 예에 대해, 메모리 컨트롤러(142)는, 48 Kbyte의 데이터의 공급이 요구되는 제2 동작인 제1 매크로 동작에 대해, 제2 영역 AREA21으로 데이터 공급을 수행하도록 설정하고, 제3 레지스터(RG1, RG2, …, RGx)가 750개로 구비되고 각각 64 Byte 단위로 데이터 공급 여부를 나타내는 스코어보드(144)의 제1 레지스터 세트(RSET1)가 제2 영역 AREA21에 대응되도록 설정할 수 있다. 그리고 메모리 컨트롤러(142)는, 96 Kbyte의 데이터의 공급이 요구되는 제2 동작인 제1 매크로 동작에 대해, 제2 영역 AREA22으로 데이터 공급을 수행하도록 설정하고, 제3 레지스터(RG1, RG2, …, RGy)가 1500개로 구비되고 각각 64 Byte 단위로 데이터 공급 여부를 나타내는 스코어보드(144)의 제2 레지스터 세트(RSET2)가 제2 영역 AREA22에 대응되도록 설정할 수 있다.
나아가, 각 레지스터 세트가 제2 동작에 요구되는 데이터의 크기보다 큰 데이터(제2 영역의 크기)에 대응되게 설정되는 경우에는, 해당 레지스터 세트의 일부 제3 레지스터는 널(null) 값을 가지도록 설정될 수도 있다. 이렇듯, 본 발명의 실시예에 스코어보드(144)의 레지스터 세트는 제2 동작의 수행에 최적화되게 설정될 수 있다. 이때, 전술된 바와 같이, 스코어보드(144)의 레지스터 세트의 물리적 구조를 달리하거나, 동일한 구조를 갖되 메모리 컨트롤러(142)에 의한 제어를 달리함으로써, 상기의 제어가 수행될 수 있다. 전자를 하드웨어(hardware) 제어라 하고, 후자를 소프트웨어(software) 제어라 할 수 있다. 후자의 경우, 메모리 컨트롤러는 요구되는 상기 데이터의 크기에 따라, 레지스터 세트의 제3 레지스터가 나타내는 서브 영역의 크기를 달리 설정할 수 있다.
이상에서 설명된 스코어보드(144)는 하드웨어인 레지스터 세트에 저장된 정보로 제1 동작의 진행 여부를 나타내는 예에 한하여 설명하였으나, 이에 한정되는 것은 아니다. 스코어보드(144)는 각각의 제2 영역을 인덱스(index)로 하고, 각 제2 영역에 대한 인-유즈 비트, 태그 및 풀/엠티 비트를 엔트리(entry)로 하는 테이블(table)로 구현될 수도 있다. 또한, 도 1에서는 스코어보드(144)가 메모리 컨트롤러(142)의 외부에 위치하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니고, 메모리 컨트롤러(142)의 레지스터 세트 중 일부로 구비될 수도 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다. 전술한 바와 같이, 도 1의 제2 칩(140)은 메모리 시스템이다. 이하에서는 메모리 시스템을 제2 칩(140)으로 기재한다. 도 1 및 도 9를 참조하면, 제2 칩(140)의 메모리 컨트롤러(142)는 제1 칩(120)으로부터 메모리 액세스 요청을 수신한다(S910). 이때, 메모리 액세스 요청은 메인 메모리(146)의 데이터이거나 스토리지(148)에 저장된 데이터에 대한 독출 명령일 수 있다. 또는, 메모리 액세스 요청은 스토리지(148)에 대한 기입 명령일 수 있다. 또는, 메인 메모리(146)에서의 제1 동작의 수행에 대한 요청일 수 있다.
전술한 바와 같이, 제1 칩(120)으로부터 전송되는 요청은 매크로 동작 단위일 수 있고, 제1 칩(120)과 통신하는 메모리 컨트롤러(142)는 메모리 액세스 요청이 수신되면, 스코어보드(144)를 체크(check)한다(S920). 예를 들어, 메모리 액세스 요청에 의해 도 4의 메인 메모리(146)의 제1 영역(146_2)에서 제2 영역(146_4)으로 카피 동작이 수행되는 경우, 메모리 컨트롤러(142)는 도 6 등의 스코어보드(144)의 레지스터 세트(RSET1)의 제3 레지스터(RG1, RG2, …, RGx)를 참조하여 메모리 액세스 요청인 제2 동작의 전부 또는 일부에 대한 수행 가부를 체크한다(S930). 제2 동작의 전부 또는 일부에 대한 수행 가부는 제2 동작의 전부 또는 일부를 수행하는데 요구되는 데이터가 제2 영역(146_4)으로 제공(또는 카피)되었는지에 근거하여 판단된다.
제2 동작의 전부 또는 일부의 수행 가부는 제3 레지스터(RG1, RG2, …, RGx)의 단위로 체크될 수 있다. 예를 들어, 제2 동작이 수행되기 위해서는 메인 메모리(146)의 제1 영역(146_2)의 48 Kbyte의 데이터가 제2 영역(146_4)으로 카피되어야 하고, 제2 영역(146_4)에 대응되는 레지스터 세트(RSET1)의 다수의 제3 레지스터(RG1, RG2, …, RGx)가 각각, 64 Byte 단위로 데이터가 카피 되었는지를 나타낸다면, 스코어보드(144)를 체크하는 단계 S920는 64 Byte 단위로 제2 동작의 수행 가능 정도를 체크할 수 있다. 이에 대한 좀더 자세한 예는 후술한다.
제2 동작의 전부 또는 일부가 수행 가능하면(S930의 YES), 제2 동작의 수행 가능한 부분이 수행된다(S940). 그리고, 제2 동작이 완료되었는지를 확인하여 완료되지 않았으면(S950의 NO), 다시 스코어보드(144)를 체크하여(S920) 제2 동작의 나머지 부분의 수행 가부를 체크한다(S930). 반면, 제2 동작 중 수행 가능한 부분이 없다면(S930의 NO), 제2 동작에 대한 인터락(interlock)이 지시된다(S960). 그리고, 다시 스코어보드(144)를 체크하여(S920), 제2 동작의 전부 또는 일부가 수행 가능할 때까지(S930의 YES) 홀딩(holding)된다. 제2 동작이 완료되면(S950의 YES), 이에 대한 스코어보드(144)의 레지스터 세트는 리셋(reset)될 수 있다.
도 10은 도 1의 메모리 컨트롤러의 일 예를 나타내는 도면이다. 도 10을 참조하면, 메모리 컨트롤러(142)는 제어부(142_1), 스코어보드 체크부(142_2), 수행부(142_3), 및 스코어보드 업데이트부(142_4)를 포함한다. 제어부(142_1)는 제1 칩(120)으로부터 요청(REQ)을 수신하여 이를 처리하기 위해, 수행부(142_3), 스코어보드 체크부(142_2) 및 스코어보드 업데이트부(142_4)를 제어하는 제1 제어 신호(XCON1)를 생성한다. 다만, 설명의 편의를 위해, 제1 제어 신호(XCON1)는 스코어보드 체크부(142_2)로 전송되는 것으로 도 10은 도시한다. 전술한 바와 같이, 제1 칩(120)으로부터 요청(REQ)은 매크로 동작 단위로 수신되거나 처리될 수 있다.
스코어보드 체크부(142_2)는 제1 제어 신호(XCON1)에 응답하여, 메인 메모리(146)의 제1 영역(146_2)에서 제2 영역(146_4)으로의 데이터 카피 정도를 체크할 수 있다. 스코어보드 체크부(142_2)는 제1 제어 신호(XCON1)에 응답하여 메인 메모리(146)의 제1 영역(146_2)에서 제2 영역(146_4)으로의 데이터 카피 정도를 체크하여 제2 제어 신호(XCON2)를 생성할 수 있다. 예를 들어, 도 6의 레지스터 세트(RSET1)의 제2 레지스터(RG2)의 태그 값을 확인하여 해당 제2 영역(146_4)에 대한 레지스터 세트가 준비되었는지를 체크하고 제1 레지스터(RG1)의 인-유즈 비트 값을 확인하여 해당 제2 영역(146_4)으로의 카피 동작이 수행되고 있는지를 체크하고, 제3 레지스터(RG1, RG2, …, RGx)의 풀/엠티 비트 값을 확인하여 해당 제2 영역(146_4)의 서브 영역 중 어디까지 데이터가 제공되었는지를 체크할 수 있다. 예를 들어, 어드레스 "0100"의 제2 영역(146_4)에 대한 카피 동작이 수행 중에, 스코어보드 체크부(142_2)는 수행부(142_3)에 의해 수행될 제2 동작이 요구되는 데이터가 제2 영역으로 카피되었는지를 나타내는 제2 제어 신호(XCON2)를 생성하여 수행부(142_3)에 전송할 수 있다.
수행부(142_3)는 제1 칩(120)으로부터 어플리케이션 수행에 요구되는 제2 동작을 수행하기 위해, 제2 영역으로 전송이 완료된 서브 데이터까지 요청(REQ)을 수행한 후, 그 결과에 대한 정보를 제3 제어 신호(XCON3)로 생성하여 스코어보드 업데이트부(142_4)에 전송할 수 있다. 그 밖에, 수행부(142_3)는 제2 제어 신호(XCON2)에 응답하여, 제1 칩(120)으로부터 요청(REQ)을 수행한다. 예를 들어, 제1 칩(120)으로부터 스토리지(148)에 저장된 데이터에 대한 처리가 요청되면 제어부(142_1)는 제1 칩(120)으로부터 수신된 논리 어드레스를 스토리지(148)의 물리 어드레스에 맵핑(mapping)할 수 있는 정보를 제1 제어 신호(XCON1)로 수행부(142_3)에 전송하고, 수행부(142_3)는 제1 제어 신호(XCON1)에 응답하여, 해당 물리 어드레스에 저장된 데이터를 메인 메모리(146)에 로딩하거나 제1 칩(120)으로 전송할 수 있다. 그 밖에, 수행부(142_3)은 제1 영역에서 제2 영역으로 데이터의 전송을 수행하고 그 결과를 제3 제어 신호(XCON3)로 생성할 수 있다.
스코어보드 업데이트부(142_4)는 제3 제어 신호(XCON3)에 응답하여 스코어보드(144)의 레지스터 세트(RSET1)에 저장된 정보를 업데이트 한다. 즉, 스코어보드 업데이트부(142_4)는 수행부(142_3)가 제2 영역(146_4)에 데이터를 카피하는 정도에 대한 정보가 레지스터 세트(RSET1)에 저장되도록 한다. 예를 들어, 스코어보드 업데이트부(142_4)는 도 6의 제3 레지스터 RG31이 논리 값 "1"을 갖고 제3 레지스터 RG32가 논리 값 "0"을 갖던 것을, 수행부(142_3)가 추가적으로 64 Byte 를 제2 영역(146_4)에 카피한 경우, 제3 레지스터 RG32의 논리 값을 "1"로 업데이트 한다.
스코어보드 업데이트부(142_4)는 업데이트 결과를 제4 제어 신호로 생성하여 스코어보드 체크부(142_2)에 전송할 수 있다. 도 10의 도시와 달리, 제어부(142_1), 수행부(142_3), 스코어보드 체크부(142_2) 및 스코어보드 업데이트부(142_4) 각각, 제1 제어 신호(XCON1), 제2 제어 신호(XCON2), 제3 제어 신호(XCON3) 및 제4 제어 신호(XCON4)를 상호 송수신할 수도 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 컨트롤러를 나타내는 도면이다. 도 11을 참조하면, 도 11의 메모리 컨트롤러(142)는 도 10의 메모리 컨트롤러(142)를 구성하는 제어부(142_1), 수행부(142_3), 스코어보드 체크부(142_2) 및 스코어보드 업데이트부(142_4)를 포함한다. 도 11의 제어부(142_1), 수행부(142_3), 스코어보드 체크부(142_2) 및 스코어보드 업데이트부(142_4)의 동작 또한, 도 10의 경우와 동일하다. 다만, 도 11의 메모리 컨트롤러(142)는 모드 설정부(142_5)를 더 구비한다. 모드 설정부(142_5)는 모드 신호(XMOD)가 제1 값을 갖는 경우, 도 11의 메모리 컨트롤러(142)가 도 10과 동일하게 동작시킬 수 있다. 즉, 도 10과 같이 제1 모드에서 제2 동작이 제1 동작의 완료를 기다리지 아니하고 일정 단위마다 수행되도록 제어될 수 있다. 반면, 모드 설정부(142_5)는 모드 신호(XMOD)가 제2 값을 갖는 경우, 도 11의 메모리 컨트롤러(142)가 제1 동작이 완료된 후 제2 동작이 수행하는 제2 모드로 동작하도록 제어될 수 있다. 모드 신호(XMOD)는 제1 칩(120)으로부터 전송되거나, 제2 칩(140)의 동작 환경이 모니터링(monitoring)된 결과로, 제2 칩(140)에서 자체적으로 생성될 수 있다. 모드 설정부(142_5)는 모드 신호(XMOD)에 응답하여, 스코어보드 체크부(142_2) 및 스코어보드 업데이트부(142_4)의 활성화를 제어하거나, 제어부(142_1) 및 수행부(142_3)가 제1 모드의 동작의 수행 여부를 제어할 수 있다.
도 10 및 도 11에서 스코어보드(144)를 도시하지 아니하였으나, 이는 요청(REQ)의 처리를 설명함에 있어 편의를 위함에 불과하고, 수행부(142_3), 스코어보드 체크부(142_2) 및 스코어보드 업데이트부(142_4)는 스코어보드(144)와 전기적으로 연결되어, 전술된 동작을 수행할 수 있다.
도 12 내지 도 14는 각각, 본 발명의 일 실시예에 따른 전자 장치 또는 메모리 시스템에서의 동작 시간의 예를 나타내는 도면이다. 먼저 도 12를 참조하면, 시리얼(serial)하게 제1 동작이 완료된 후에 제2 동작이 수행되는 경우(121)보다 제1 동작이 제1 단위(U)로 수행될 때마다 바로 제2 동작이 수행되는 경우(122), 그 동작 시간이 T1만큼 감소할 수 있다. 제1 단위(U)는 전술된 도 6의 제3 레지스터(RG1, RG2, …, RGx)가 나타내는 단위일 수 있다. 이렇게, 동작 시간이 감소하게 되면, 전자 장치 또는 메모리 시스템의 응답 속도가 빨라져 사용자에게 보다 좋은 기능을 제공할 수 있다. 특히 I/O 등 사용자가 체감할 수 있는 상황에서의 응답성이 크게 증가될 수 있다. 그리고, 동작 시간이 감소함에 따라 전자 장치 또는 메모리 시스템의 전력 소모를 방지하고 다른 동작에 자원을 할당할 수 있다. 나아가, 일 실시예에 따른 전자 장치 또는 메모리 시스템에 의하면 메모리 컨트롤러가 칩 내부의 메인 메모리에서의 상기의 동작을 수행함으로써, 메모리 액세스에 요구되는 대역폭을 줄일 수 있다.
다음으로 도 13을 참조하면, 일 실시예에 따른 전자 장치 또는 메모리 시스템은 제2 동작으로부터 데이터를 공급받아 수행되는 제3 동작을 실행할 수 있다. 이 경우, 제2 동작이 데이터를 제공하고 제3 동작이 데이터를 소비한다. 예를 들어, 제1 어플리케이션의 수행 결과를 제2 어플리케이션이 사용하는 경우에 제1 어플리케이션의 실행에 관여하는 동작이 제2 동작이고, 제2 어플리케이션의 실행에 관여하는 동작이 제3 동작일 수 있다. 시리얼 하게 제1 동작이 완료된 후 제2 동작을 수행하고, 제2 동작이 완료된 후에 제3 동작을 수행하는 경우(131)보다, 일 실시예에 따른 전자 장치 또는 메모리 시스템과 같이, 제1 동작이 제1 단위(U)로 수행될 때마다 바로 제2 동작이 수행되고 제2 동작이 제1 단위(U)로 수행될 때마다 바로 제2 동작이 수행 되도록 제어되는 경우(132), 그 동작 시간이 T2만큼 감소할 수 있다.
도 13과 같은 방식으로, 본 발명의 실시예에 따른 전자 장치 또는 메모리 시스템은 도 14와 같이, 데이터의 공급과 사용에 대한 더 많은 동작을 병렬(파이프라인)로 처리할 수 있다. 예를 들어, 전술된 제1 내지 제3 동작과 함께, 스토리지에 의한 가비지 컬렉션 등이 수행되는 경우, 4개 이상의 동작의 수행이 요청될 수 있다. 이 경우, 다수의 동작을 각각 수행하는데 소요되는 시간보다 그 동작 시간이 감소할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 전자 장치를 나타내는 도면이다. 도 15를 참조하면, 전자 장치(100)는 로직 레이어(Logic Layer) 및 메모리 레이어(Memory Layer)를 포함할 수 있다. 로직 레이어는 도 1의 제1 칩(120)일 수 있다. 메모리 레이어는 도 1의 제2 칩(140)일 수 있다. 메모리 레이어는 다수의 레이어를 포함할 수 있고 이 경우, 메모리 레이어의 각 레이어는 도 1의 제2 칩(140)일 수 있다. 또는, 메모리 레이어의 다수의 레이어 중 적어도 하나의 레이어는 도 1의 제2 칩(140)으로 구현될 수 있다. 도 15의 각 레이어는 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신할 수 있다. 예를 들어, 도 15의 로직 레이어 및 메모리 레이어를 연결하는 관통 실리콘 비아(TSV)는 도 1의 제1 칩(120)과 제2 칩(140)을 연결하는 채널일 수 있다.
도 16은 통신망을 통해 다수의 장치들이 컨텐츠를 송수신하는 컨텐츠 송수신 시스템의 구조를 도시한다. 컨텐츠 송수신 시스템(1600)은 다수의 독립 장치들을 포함할 수 있다. 예를 들어, 컴퓨터(1661), PDA(Personal Digital Assistant, 1662), 카메라(1663), 휴대폰(1664)과 같은 독립 장치들이, 인터넷 서비스 공급자(1620), 통신망(1640), 및 무선 기지국(1651~1654)을 거쳐 인터넷(1610)에 연결된다. 본 발명의 실시예에 따른 메모리 시스템은 컨텐츠 송수신 시스템(1600)의 장치들 각각에 구비될 수 있다. 예컨대, 컴퓨터(1661), PDA(1662), 카메라(6163), 휴대폰(1664)과 같은 장치들 각각은 도 1의 제2 칩(140)으로 구현되는 메모리 시스템을 포함할 수 있다.
컨텐츠 송수신 시스템(1600)은 도 16에 도시된 구조에만 한정되는 것이 아니며, 장치들이 선택적으로 연결될 수 있다. 독립 장치들은 무선 기지국(1651~1654)을 거치지 않고 통신망(1640)에 직접 연결될 수도 있다. 비디오 카메라(1663)는 디지털 비디오 카메라와 같이 비디오 영상을 촬영할 수 있는 촬상 장치다. 휴대폰(1664)은 PDC(Personal Digital Communications), CDMA(code division multiple access), W-CDMA(wideband code division multiple access), GSM(Global System for Mobile Communications), 및 PHS(Personal Handyphone System) 방식과 같은 다양한 프로토콜들 중 적어도 하나의 통신방식을 채택할 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템이 장착된 이동 단말기의 일 예를 나타내는 도면이다. 도 17의 이동 단말기(1700)는 도 16에 도시된 휴대폰(1664)에 해당할 수 있으며, 이동 단말기(1700)에는 제2 칩(140)으로 구현되는 메모리 시스템이 장착될 수 있다. 이동 단말기(1700)는 기능이 제한되어 있지 않고 응용 프로그램을 통해 상당 부분의 기능을 변경하거나 확장할 수 있는 스마트폰일 수 있다. 이동 단말기(1700)는, 무선기지국과 RF신호를 교환하기 위한 내장 안테나(1710)을 포함하고, 카메라(1730)에 의해 촬영된 영상들 또는 안테나(1710)에 의해 수신되어 복호화된 영상들을 디스플레이하기 위한 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes)화면 같은 디스플레이화면(720)를 포함한다. 이동 단말기(1700)는 제어버튼, 터치패널을 포함하는 동작 패널(1740)를 포함할 수 있다. 또한 디스플레이화면(1720)이 터치스크린인 경우, 동작 패널(1740)은 디스플레이화면(1720)의 터치감지패널을 더 포함할 수 있다. 이동 단말기(1700)은 음성, 음향을 출력하기 위한 스피커(1780) 또는 다른 형태의 음향출력부와, 음성, 음향이 입력되는 마이크로폰(1750) 또는 다른 형태의 음향입력부를 포함한다. 이동 단말기(1700)는 비디오 및 정지영상을 촬영하기 위한 CCD 카메라와 같은 카메라(1730)를 더 포함한다. 또한, 이동 단말기(1700)는 카메라(1730)에 의해 촬영되거나 이메일(E-mail)로 수신되거나 다른 형태로 획득된 비디오나 정지영상들과 같이, 부호화되거나 복호화된 데이터를 저장하기 위한 저장매체(1770), 그리고 저장매체(1770)를 이동 단말기(1700)에 장착하기 위한 슬롯(1760)을 포함할 수 있다. 저장매체(1770)는 도 1의 제1 칩(120)의 메모리 시스템으로 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 다만, 이는 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 전자 장치
120: 제1 칩
140: 제2 칩
160: 채널

Claims (10)

  1. 하나의 칩으로 구현되고 수신되는 제1 요청에 따른 데이터(data)를 처리하는 메모리 시스템에 있어서,
    제1 영역 및 제2 영역을 포함하고, 상기 제1 영역에서 상기 제2 영역으로 상기 데이터가 제공되는 메인 메모리(main memory);
    상기 데이터에 포함되는 다수의 서브 데이터 중 어느 서브 데이터까지 상기 제1 영역에서 상기 제2 영역으로 제공되었는지를 나타내는 스코어보드(scoreboard); 및
    상기 스코어보드를 참조하여, 상기 서브 데이터가 모두 상기 제1 영역에서 상기 제2 영역으로 제공되기 전에, 상기 제2 영역으로 제공이 완료된 서브 데이터를 이용하여 상기 제1 요청에 대한 처리를 수행하는 메모리 컨트롤러(memory controller)를 포함하는 것을 특징으로 메모리 시스템.
  2. 제1 항에 있어서,
    상기 제1 영역은 오퍼레이팅 시스템(Operating System)에 할당된 메모리 영역이고,
    상기 제2 영역은 상기 어플리케이션에 대해 할당된 메모리 영역인 것을 특징으로 하는 메모리 시스템.
  3. 제1 항에 있어서,
    상기 다수의 서브 데이터는 각각, 상기 제1 영역에서 상기 제2 영역으로 카피(copy)되는 것을 특징으로 하는 메모리 시스템.
  4. 제1 항에 있어서,
    상기 스코어보드는, 상기 제2 영역에 상기 데이터의 제공이 수행되는지를 나타내는 인-유즈 비트(In-Use Bit), 상기 제2 영역이 시작되는 어드레스(address)를 나타내는 태그(TAG) 및 상기 제2 영역의 다수의 서브 영역 각각에 대응되는 상기 서브 데이터가 제공되었는지를 나타내는 풀/엠티 비트(Full/Empty Bit)의 값을 저장하는 것을 특징으로 하는 메모리 시스템.
  5. 제4 항에 있어서,
    상기 스코어보드는, 상기 인-유즈 비트를 저장하는 제1 레지스터(register), 상기 태그를 저장하는 제2 레지스터 및 각각, 대응되는 서브 영역에 대한 상기 풀/엠티 비트를 저장하는 다수의 제3 레지스터를 포함하는 레지스터 세트를 구비하는 것을 특징으로 하는 메모리 시스템.
  6. 제1 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 요청을 처리하기 위한 제어 동작을 나타내는 제1 제어 신호를 생성하는 제어부;
    상기 제1 제어 신호에 응답하여 상기 스코어보드를 체크한 결과를 제2 제어 신호로 생성하는 스코어보드 체크(check)부;
    상기 서브 데이터의 단위로 상기 제1 영역에서 상기 제2 영역으로 상기 데이터의 전송을 수행하거나, 상기 제2 제어 신호에 응답하여 상기 제2 영역으로 전송된 서브 데이터를 이용하여 상기 제1 요청을 수행하고, 수행한 결과를 제3 제어 신호로 생성하는 수행부; 및
    상기 제3 제어 신호에 응답하여 상기 스코어보드를 업데이트(update)하고, 업데이트한 결과를 제4 제어 신호로 생성하는 스코어보드 업데이트부를 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제6 항에 있어서,
    상기 메모리 컨트롤러는, 모드 신호에 응답하여, 상기 서브 데이터가 모두 상기 제1 영역에서 상기 제2 영역으로 전송된 후 상기 제1 요청을 수행하도록, 상기 제어부, 상기 스코어보드 체크부, 상기 수행부 및 상기 스코어보드 업데이트부를 제어하는 모드 설정부를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  8. 제1 항에 있어서,
    상기 제2 칩은, 상기 제1 칩의 요청에 대응되는 데이터를 상기 메인 메모리에 전송하거나, 상기 제1 칩의 요청에 대응되어 처리되는 데이터를 저장하는 스토리지를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제1 항에 있어서,
    상기 제1 요청은 상기 메모리 시스템이 구비되는 칩의 외부에 위치하고 상기 제1 요청과 관련된 어플리케이션을 수행하는 제1 칩으로부터 수신되는 것을 특징으로 하는 메모리 시스템.
  10. 어플리케이션(application)을 수행하는 제1 칩(chip); 및
    상기 제1 칩의 제1 요청에 응답하여, 상기 어플리케이션을 수행하기 위해 요구되는 데이터(data)를 처리하는 제2 칩을 포함하고,
    상기 제2 칩은,
    제1 영역 및 제2 영역을 포함하고, 상기 제1 영역에서 상기 제2 영역으로 상기 데이터가 제공되는 메인 메모리(main memory);
    상기 데이터에 포함되는 다수의 서브 데이터 중 어느 서브 데이터까지 상기 제1 영역에서 상기 제2 영역으로 제공되었는지를 나타내는 스코어보드(scoreboard); 및
    상기 스코어보드를 참조하여, 상기 서브 데이터가 모두 상기 제2 데이터로 제공되기 전에, 상기 제2 영역으로 제공이 완료된 서브 데이터를 이용하여 상기 제1 칩의 제1 요청에 대한 처리를 수행하는 메모리 컨트롤러(memory controller)를 포함하는 것을 특징으로 전자 장치.
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