CN104919439A - 用于支持基于处理器的系统中的异构存储器存取请求的异构存储器系统以及相关方法和计算机可读媒体 - Google Patents

Abstract

本文揭示用于支持基于处理器的系统中的异构存储器存取请求的异构存储器系统以及相关方法和计算机可读媒体。异构存储器系统包括可针对给定存储器存取请求而存取的多个同构存储器。每一同构存储器具有特定功率和性能特性。在此方面，存储器存取请求可基于所述存储器存取请求以及功率和/或性能考虑因素而有利地路由到所述异构存储器系统中的所述同构存储器中的一者。作为非限制性实例，可基于例如读取/写入类型、页面命中的频率和存储器业务等关键操作参数而动态地预定义或确定异构存储器存取请求策略。以此方式，存储器存取请求次数可经优化为减少，而不需要作出与仅具有一个可用于存储的存储器类型相关联的折衷。

Description

用于支持基于处理器的系统中的异构存储器存取请求的异构存储器系统以及相关方法和计算机可读媒体

技术领域

本发明的技术涉及提供于基于处理器的系统和装置中的存储器和存储器系统。

背景技术

包含中央处理单元(CPU)或其它处理器的基于处理器的系统利用不同类型的存储器来进行系统操作。此存储器可用作用于数据存储的系统存储器，且用以存储用于存储待执行的指令的程序代码。

存储器大体分类为易失性或非易失性存储器。易失性存储器的实例为动态随机存取存储器(DRAM)。非易失性存储器的实例包含只读存储器(ROM)、快闪存储器、静态随机存取存储器(SRAM)和磁阻随机存取存储器(MRAM)。易失性存储器可需要消耗功率来刷新存储器单元且保持当前状态(即，数据)为现用且保持在存储器单元中。非易失性存储器可能够将当前状态(即，数据)保持在存储器单元中而不需要刷新。因此，易失性存储器可消耗比非易失性存储器多的功率。然而，易失性存储器可与非易失性存储器相比具有增加的性能特性，包含但不限于增加的读取/写入(r/w)速度和页面打开和/或关闭速度。

因此，易失性存储器可有利地在基于处理器的系统中采用，其中增加的性能对于用于刷新的较高功率消耗为可接受的折衷。另一方面，非易失性存储器可有利地在基于处理器的系统中采用，其中减少的功率节省对于性能为可接受的折衷。

发明内容

具体实施方式中所揭示的实施例包含用于支持基于处理器的系统中的异构存储器存取请求的异构存储器系统以及相关方法和计算机可读媒体。异构存储器系统包括可针对给定存储器存取请求而存取的多个同构存储器。举例来说，异构存储器系统中的一个同构存储器可为需要功率用于刷新但与非易失性存储器相比具有增加的性能的易失性存储器。作为另一实例，异构存储器系统中的另一同构存储器可为不需要功率用于刷新但与非易失性存储器相比具有减少的性能的非易失性存储器。在此方面，存储器存取请求可基于存储器存取请求以及功率和/或性能考虑因素而有利地路由到异构存储器系统中的同构存储器中的一者。作为非限制性实例，可基于例如读取/写入类型、页面命中的频率和存储器业务等关键操作参数而动态地预定义或确定异构存储器存取请求策略。以此方式，存储器存取请求次数可经优化，而不需要作出与仅具有一个可用于存储的存储器类型的折衷。

在此方面，在一个实施例中，提供总线互连仲裁者。所述总线互连仲裁器经配置以在总线互连中将存储器存取请求路由到基于处理器的系统中的异构存储器系统。所述总线互连仲裁器经配置以接收来自请求装置的存储器存取请求。所述总线互连仲裁器进一步经配置以确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到总线互连的异构存储器系统内的同构存储器。所述总线互连仲裁器进一步经配置以将存储器存取请求路由到对应于所确定的存储器存取请求策略的耦合到总线互连的异构存储器系统中的同构存储器。

并且，通过提供原本将为同构存储器系统的异构存储器系统，系统设计可利用异构存储器系统内的每一独特同构存储器的独特功率和性能特性，而不局限于单一同构存储器。此外，因为异构存储器系统内的同构存储器耦合到相同总线互连，所以异构存储器系统的提供对于存储器存取请求的请求装置来说可是透明的。换句话说，请求装置可提供并不需要针对存储器请求的先验知识或特殊设定的存储器存取请求。这可具有不需要采用本文中所揭示的异构存储器系统的基于处理器的系统和/或经由所述基于处理器的系统中的总线互连提供存储器存取请求的请求装置中的架构改变的额外优点。

在另一实施例中，提供用于将存储器存取请求路由到基于处理器的系统中的异构存储器系统的总线互连仲裁器。所述总线互连仲裁器包括用于在总线互连中从请求装置接收存储器存取请求的装置。所述总线互连仲裁器还包括用于确定多个异构存储器存取请求策略当中的一存储器存取请求策略的装置，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到总线互连的异构存储器系统内的同构存储器。总线互连仲裁器还包括用于将存储器存取请求路由到对应于所确定的存储器存取请求策略的耦合到总线互连的异构存储器系统中的同构存储器的装置。

在另一实施例中，提供耦合到基于处理器的系统中的总线互连的异构存储器系统。异构存储器系统包括存储器控制器，其经配置以在总线互连中接收存储器存取请求，所述存储器控制器具有第一存储器信道和第二存储器信道。第一同构存储器耦合到存储器控制器的第一存储器信道，其中所述第一同构存储器包括易失性存储器。第二同构存储器耦合到存储器控制器的第二存储器信道，其中所述第二同构存储器包括总线互连中的非易失性存储器。所述存储器控制器进一步经配置以将存储器存取请求路由到第一同构存储器或第二同构存储器。

在另一实施例中，提供耦合到基于处理器的系统中的总线互连的异构存储器系统。所述异构存储器系统包含存储器控制器。存储器控制器包括用于在总线互连中接收存储器存取请求的装置，所述存储器控制器具有第一存储器信道和第二存储器信道。存储器控制器还包括用于在总线互连中将存储器存取请求路由到耦合到存储器控制器的第一存储器信道的第一同构存储器或耦合到存储器控制器的第二存储器信道的第二同构存储器的装置，其中所述第一同构存储器包括易失性存储器，其中所述第二同构存储器包括非易失性存储器。

在另一实施例中，提供基于处理器的系统。所述基于处理器的系统包括耦合到至少一个请求装置的总线互连。所述总线互连包括经配置以将所接收的存储器存取请求从所述至少一个请求装置路由到异构存储器系统的总线互连仲裁器。基于处理器的系统还包括耦合到总线互连的第一同构存储器系统，其中所述第一同构存储器系统包括易失性存储器。所述基于处理器的系统进一步包括耦合到总线互连的第二同构存储器系统，其中所述第二同构存储器系统包括非易失性存储器。总线互连仲裁器经配置以在总线互连中从所述至少一个请求装置接收存储器存取请求。所述总线互连仲裁器还经配置以确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到总线互连的第一同构存储器系统或第二同构存储器系统。总线互连仲裁器进一步经配置以将存储器存取请求路由到对应于所确定的存储器存取请求策略的耦合到总线互连的所述第一同构存储器系统或所述第二同构存储器系统当中的同构存储器。

在另一实施例中，提供用于将存储器存取请求路由到基于处理器的系统中的异构存储器系统的总线互连仲裁器的方法。所述方法包括在总线互连中从请求装置接收存储器存取请求。所述方法还包括确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到总线互连的异构存储器系统内的同构存储器。所述方法还包括将存储器存取请求路由到对应于存储器存取请求策略的耦合到总线互连的异构存储器系统中的同构存储器。

在另一实施例中，提供具有存储于其上的计算机可执行指令的计算机可读媒体，所述计算机可执行指令致使用于将存储器存取请求路由到基于处理器的系统中的异构存储器系统的总线互连仲裁器在总线互连中从请求装置接收存储器存取请求。所述计算机可执行指令经配置以致使总线互连仲裁器确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到总线互连的异构存储器系统内的同构存储器。计算机可执行指令进一步经配置以致使总线互连仲裁器将存储器存取请求路由到对应于存储器存取请求策略的耦合到总线互连的异构存储器系统中的同构存储器。

附图说明

图1为包含异构存储器系统的示范性基于处理器的系统的框图，所述异构存储器系统能够针对经由总线互连发送的来自主控装置的存储器存取请求提供异构存储器存取；

图2为说明用以确定针对存储器存取请求在异构存储器系统中利用哪一存储器的示范性存储器存取请求策略的示范性异构存储器存取请求(MAR)策略图表；

图3为说明针对包含但不限于图1的基于处理器的系统的基于处理器的系统中的异构存储器系统的存储器存取请求的示范性处理的流程图；

图4为包含采用多个存储器控制器的异构存储器系统的另一示范性基于处理器的系统的框图，所述多个存储器控制器的每一者控制针对存储器存取请求到异构存储器系统中的同构存储器的存取；

图5为包含参与存储器存取请求从多个请求装置到异构存储器系统的传送和处理的总线互连仲裁器的示范性电路的框图；

图6为用于处理针对从包含异构存储器系统的基于处理器的系统中的主控装置接收的存储器存取请求的存储器存取请求策略初始化的示范性过程的流程图；

图7为用于处理针对包含但不限于图1和4的基于处理器的系统的基于处理器的系统中的异构存储器系统的存储器存取请求的更详细示范性过程的流程图；

图8A为用于指示操作存储器存取请求模式的示范性状态指示符；

图8B为由主控装置利用以获得存储器存取请求策略初始化的示范性异构存储器存取请求(MAR)策略消息块；

图8C为用于存储存储器存取请求策略的示范性异构存储器存取请求(MAR)策略图表；

图9A为由主控装置提供到包含异构存储器系统的基于处理器的系统中的总线互连的示范性存储器存取请求(MAR)消息块的图；

图9B为在总线互连中采用用于路由包含异构存储器系统的基于处理器的系统中的存储器存取请求的示范性存储器存取请求(MAR)队列的图；

图10为用于处理针对异构存储器系统中的存储器存取写入请求的静态存储器存取请求策略的示范性过程的流程图；

图11A为用于处理针对异构存储器系统中的存储器存取请求的动态存储器存取写入请求策略的示范性过程的流程图；

图11B为用于在确定图11A的示范性过程中不存在有效的动态存储器存取请求策略简档的情况下处理针对异构存储器系统中的存储器存取请求的默认存储器存取写入请求策略的示范性过程的流程图；

图12为用于处理包含异构存储器系统的基于处理器的系统中的存储器存取读取请求的示范性过程的流程图；

图13为用于执行用于确定动态存储器存取请求策略的动态操作简档形成的示范性过程的流程图；

图14为用于确定动态存储器存取请求简档策略的示范性存储器存取请求(MAR)动态简档表；以及

图15为包括包含但不限于图1和4的异构存储器系统的异构存储器系统的示范性基于处理器的系统的框图。

具体实施方式

现参考各图，描述本发明的若干示范性实施例。词语“示范性”在本文中用以表示“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例未必应被理解为比其它实施例优选或有利。

具体实施方式中所揭示的实施例包含用于支持基于处理器的系统中的异构存储器存取请求的异构存储器系统以及相关方法和计算机可读媒体。异构存储器系统包括可针对给定存储器存取请求而存取的多个同构存储器。每一同构存储器具有特定功率和性能特性。举例来说，异构存储器系统中的一个同构存储器可为需要功率用于刷新但与非易失性存储器相比具有增加的性能的易失性存储器。作为另一实例，异构存储器系统中的另一同构存储器可为不需要功率用于刷新但与非易失性存储器相比具有减少的性能的非易失性存储器。在此方面，存储器存取请求可基于存储器存取请求以及功率和/或性能考虑因素而有利地路由到异构存储器系统中的同构存储器中的一者。作为非限制性实例，可基于例如读取/写入类型、页面命中的频率和存储器业务等关键操作参数而动态地预定义或确定异构存储器存取请求策略。以此方式，存储器存取请求次数可经优化为减少，而不需要作出与仅具有一个可用于存储的存储器类型相关联的折衷。

在此方面，图1说明示范性基于处理器的系统10。在此实施例中，基于处理器的系统10包含耦合到总线互连16的多个主控装置12(0-M)和多个从属装置14(0-N)。总线互连16将来自耦合到总线互连16的主控端口18(0-M)的所述多个主控装置12(0-M)中的一或多者的存储器存取请求接收和路由到经由从属端口20(0-N)耦合到总线互连16的所述多个从属装置14(0-N)中的任一者。作为非限制性实例，视需要，所述多个主控装置12(0-M)、所述多个从属装置14(0-N)和总线互连16可提供于半导体裸片22中，且可提供于芯片上系统(SoC)集成电路设计中。

继续参考图1，总线互连仲裁器24可提供在总线互连16内部或外部。在此实施例中，总线互连仲裁器24提供于总线互连16中以仲裁从主控装置12(0-M)到从属装置14(0-N)的多个通信请求。主控装置12(0-M)和从属装置14(0-N)可为所要的任何类型的电子装置或子系统。如图1中所说明，主控装置12(0-M)可为任何类型的电子装置，包含(不限于)中央处理单元(CPU)12(0)、移动数据调制解调器(MDM)12(1)、图形处理单元(GPU)12(2)、微显示端口(MDP)12(3)、相机12(4)和H.264(高分辨率视频压缩编码器)12(M)。

从属装置12(0)的一个实例为异构存储器系统26，其为经配置以存储用于基于处理器的系统10的操作的数据和指令两者的存储器系统。异构存储器系统26包括可针对主控装置12(0-M)作出的给定存储器存取请求而存取的多个同构存储器28(0-A)。同构存储器为具有共同功率和/或性能特性的特定存储器类型。异构存储器系统包含至少两种不同类型的同构存储器。如下文将更详细地论述，图1中的异构存储器系统26中的每一同构存储器28(0-A)具有特定功率和性能特性。举例来说，异构存储器系统26中的一个同构存储器28(0)可为需要功率用于刷新但与非易失性存储器相比具有增加的性能的易失性存储器。作为另一实例，异构存储器系统26中的另一同构存储器28(A)可为不需要功率用于刷新的非易失性存储器，但与非易失性存储器相比可具有减少的性能。在此方面，来自主控装置12(0-M)的存储器存取请求可有利地基于存储器存取请求以及功率和/或性能考虑因素而在基于处理器的系统10中路由到异构存储器系统26中的同构存储器28(0-A)中的一者。

继续参考图1，总线互连仲裁器24从主控装置12(0-M)接收存储器存取请求。

总线互连仲裁器24将存储器存取请求导引到含有耦合到存储器32的存储器控制器30的异构存储器系统26。存储器32进一步包括所述多个同构存储器28(0-A)。存储器32经由两个总线(DATA和ADDR/CTRL)和时钟信号(CLK)耦合到存储器控制器30。数据总线(DATA)由存储器控制器30使用以将数据传递到存储器32和从存储器32传递数据。地址和控制总线(ADDR/CTRL)用于选择和控制存储器32，且时钟信号(CLK)用于为数据总线(DATA)以及地址和控制总线(ADDR/CTRL)两者计时。总线互连仲裁器24基于多个异构存储器存取请求策略导引存储器存取请求。如下文将论述，这些异构存储器存取请求策略可基于性能要求、存储器业务模式、页面命中比率、能量使用要求或其它操作相关要求。

继续参考图1，异构存储器系统26连接到总线互连16以允许主控装置12(0-M)中的任一者将读取和写入存储器存取请求提供到异构存储器系统26中的存储器32且接收读取和写入响应。在此方面，异构存储器系统26包含将总线互连16与存储器32介接的存储器控制器30。存储器控制器30还响应于由主控装置12(0-M)经由去往异构存储器系统26的总线互连16提供的存储器存取请求而控制数据到存储器32的流动和从存储器32的流动。提供存储器总线34以将存储器32与存储器控制器30介接。所述多个同构存储器28(0-A)中的每一者可为由存储器控制器30针对存储器存取请求个别地选定的单独存储器芯片。同构存储器28(0-A)可进一步配置为多个易失性同构存储器28(0)和多个非易失性同构存储器28(A)。如上文所论述，存储器32含有具有同构存储器类型的所述多个同构存储器28(0-A)，例如(但不限于)易失性或非易失性存储器。

总线互连仲裁器24经配置以基于所确定的异构存储器存取请求(MAR)策略(未图示)将来自主控装置12(0-M)的所接收存储器存取请求事务路由到异构存储器系统26。异构MAR策略的目的是实现从异构存储器系统24中的所述多个同构存储器28(0-A)选择同构存储器28。针对存储器存取请求选择哪一同构存储器28的决策是基于异构MAR策略。异构MAR策略可包含用于选择同构存储器28的必需信息或准则。

并且，通过提供原本将为同构存储器系统的异构存储器系统24，基于处理器的系统10设计可利用异构存储器系统24内每一独特同构存储器28的独特功率和性能特性，而不局限于单一同构存储器。此外，因为在此实施例中异构存储器系统24内的同构存储器28耦合到相同总线互连16，所以异构存储器系统24对于提供存储器存取请求的主控装置12(0-M)来说可是透明的。换句话说，请求装置12(0-M)可提供并不需要针对存储器请求的先验知识或特殊设定的存储器存取请求。与仅提供耦合到基于处理器的系统10的总线互连16的同构存储器相比，这可具有不需要采用异构存储器系统28的基于处理器的系统20和/或请求装置12(0-M)中的架构改变的额外优点。

虽然总线互连仲裁器24确定异构MAR策略，但在此实施例中存储器控制器30经配置以实施所确定的策略。在此实施例中，异构MAR策略可基于静态或动态异构MAR策略。静态异构MAR策略是不基于当前动态或运行时操作参数的预定义MAR策略。如下文较详细论述，图1中的总线互连仲裁器24经配置有异构MAR策略表36以存储默认和静态异构存储器存取请求策略，以用于基于请求装置或主控装置12(0-M)的类型确定异构存储器系统26中的所述多个同构存储器28(0-A)的哪一者来路由存储器存取请求。动态异构MAR策略是基于系统操作特性，例如(但不限于)应用优先级、页面命中比率、功率优先级、读取/写入优先级、存储器业务要求等。如下文将论述，主控装置12(0-M)和总线互连仲裁器24可经配置以确定和提供动态异构MAR策略。如图1中所说明，总线互连仲裁器24还经配置有MAR动态简档表38，其存储针对主控装置12(0-M)的有效的异构存储器存取请求简档，以用于确定动态异构存储器存取请求策略。

存储器存取请求的特性以及基于处理器的系统中的其它操作参数可用于确定应将存储器存取请求有利地路由到哪一同构存储器。在此方面，图2说明用于确定所述多个同构存储器28(0-A)(图1中展示的)的哪一者用于存储器存取请求事务的示范性异构MAR策略40。作为一实例，循序存储器存取可具有较高存储器页面命中比率。在较高存储器业务情形中，采用存取具有较高读取/写入速度、较大页面大小和较慢打开/关闭速度的存储器性能特性的易失性存储器的异构存储器存取请求策略(如图2的块42中展示)可是有利的。在较低存储器业务情形中，基于给予性能的优先级存取易失性或非易失性存储器可是有利的。如果给予性能优先级，那么针对其与易失性存储器相比的性能益处，采用异构存储器存取请求策略(块44)来存取易失性存储器可是有利的。如果不给予性能优先级，那么针对其与易失性存储器相比的功率消耗益处，采用异构存储器存取请求策略(块46)来存取非易失性存储器可是有利的。

继续参考图2，作为另一实例，随机存储器存取可具有较低存储器页面命中比率。在较低存储器业务情形中，采用存取具有较低读取/写入速度和较快打开/关闭速度的特性的非易失性存储器以从较低功率消耗获益的异构存储器存取请求策略(块48)可是有利的，因为可不需要较高性能特性。在较高存储器业务情形中，基于给予功率消耗效率的优先级存取非易失性或易失性存储器可是有利的。如果与功率消耗效率相比给予性能优先级，那么针对其与易失性存储器相比的性能益处，采用异构存储器存取请求策略(块50)来存取易失性存储器可是有利的。如果给予功率消耗效率优先级，那么针对其与易失性存储器相比的功率消耗益处，采用异构存储器存取请求策略(块52)来存取非易失性存储器可是有利的。

图3为说明可由图1的基于处理器的系统10中的总线互连仲裁器24执行以基于异构MAR策略40(图2中展示的)评估和处理存储器存取请求事务的示范性过程的流程图。在此过程中，总线互连仲裁器24接收下一存储器存取请求(块54)。在此实施例中，存储器存取请求确定为静态存储器存取请求或动态存储器存取请求。如果存储器存取请求为静态存储器存取请求，那么确定针对存储器存取请求的静态MAR策略(块56)。其后，存储器存取请求将基于所确定的静态MAR策略路由到异构存储器系统26内的同构存储器28(未图示)(块58)。如果存储器存取请求为动态存储器存取请求，那么确定针对动态存储器存取请求的动态MAR策略(块60)。其后，存储器存取请求将基于所确定的动态MAR策略路由到异构存储器系统26内的特定同构存储器28(未图示)(块58)。

除图1中的异构存储器系统26之外，异构存储器系统的其它配置也是可能的。举例来说，图4说明类似于图1中的基于处理器的系统10但包含图1中的异构存储器系统26的替代异构存储器系统64的另一基于处理器的系统10'。图1与图4之间的共同组件使用相同元件符号且将不再描述。在图4中的异构存储器系统64中，提供多个同构存储器系统66(0-M)，其每一者具有专门存储器控制器68。同构存储器系统66(0-M)中的每一存储器控制器68经配置以控制相应同构存储器系统70(0-M)，这不同于图1中的异构存储器系统26。因此，图4中的存储器控制器68并不决定将应用于存储器存取请求的异构MAR策略。在此实施例中，总线互连仲裁器24确定将针对存储器存取请求应用的异构MAR策略。总线互连仲裁器24通过将存储器存取请求路由到表示同构存储器系统66(0-M)中的恰当一者的特定所要从属端口20(0)而实施所确定的异构MAR策略。一旦存储器存取请求由同构存储器系统66(0-M)中的恰当一者接收，所述存储器存取请求就简单地由同构存储器系统66(0-M)中的存储器控制器68基于存储器存取请求中的存储器地址路由到耦合到专门存储器控制器68的同构存储器70(0-M)。

图5说明图1的总线互连16的更详细实例，且说明用于将总线事务(包含存储器存取请求)从主控装置路由到从属装置的示范性路由资源。总线互连仲裁器24仲裁耦合到总线互连16的主控装置12(0-M)与从属装置14(0-N)之间的总线事务。图1中的总线互连仲裁器24将确定异构MAR策略40且将存储器存取请求路由到从属端口20(0-N)中的一者。耦合到从属端口20(0-N)的图1的存储器控制器30确定应接收所路由的存储器存取请求的同构存储器28(0-A)。在图4的替代异构基于处理器的系统10'中，总线互连仲裁器24将确定异构MAR策略40且基于所确定的异构MAR策略40选择将存储器存取请求路由到的从属端口20(0-N)。此替代异构基于处理器的系统10'中的差异是，总线互连仲裁器24将把存储器存取请求路由到所确定的从属端口20(0-N)，且存储器控制器68将进一步路由到同构存储器系统70(0-M)。如图1和图4中所说明，经由耦合到主控端口18(0-M)的主控端口总线72(0-M)支持主控装置12(0-M)与总线互连16之间的通信。类似地，经由耦合到从属端口20(0-N)的从属端口总线74(0-N)支持从属装置14(0-N)与总线互连16之间的通信。总线互连16包含例如门、锁存器和寄存器(作为实例)等计时电路，其可配置以设置所要主控装置12(0-M)与所要从属装置14(0-N)之间的通信路径。举例来说，如图4中所说明，提供于总线互连16中的示范性组件可配置以提供主控装置12(0-M)中的一者与从属装置14(0-N)中的一者之间的通信路径。

继续参考图5，主控端口18(0-M)各自包含主控端口接口76(0-M)，其连接到主控端口总线72(0-M)以接收来自主控装置12(0-M)的总线事务。主控端口队列78(0-M)经提供以存储总线事务或命令，所述总线事务或命令提供到总线互连仲裁器24以仲裁主控端口队列78(0-M)与从属端口队列80(0-N)之间的总线事务。总线互连仲裁器24可包含与从属端口20(0-N)相关联的单独寻址仲裁器82以仲裁到从属装置14(0-N)的总线事务，以及与主控端口18(0-M)相关联的数据(读取/写入)仲裁器84以仲裁来自从属端口20(0-N)的读取数据和写入完成响应。从属端口队列80(0-N)将总线事务提供到连接到从属端口总线74(0-N)的从属端口接口86(0-N)。应注意，尽管图5说明耦合到主控装置12(0-M)中的一者的主控端口18(0-M)中的一者与耦合到从属装置14(0-N)中的一者的从属端口20(0-N)中的一者之间的通信路径，但寻址仲裁器82和数据(读取/写入)仲裁器84可经配置以仲裁通过主控端口18(0-M)与从属端口20(0-N)之间的总线互连16成为可能的通信路径。

继续参考图5，还可针对每一从属端口20(0-N)提供计数器88(0-N)。计数器88(0-N)分别对从属端口接口86(0-N)完成的事务进行计数。计数器88(0-N)可将计数和系统操作信息提供到总线互连仲裁器24，使得总线互连仲裁器24可将有效的动态简档信息输入到MAR动态简档表38中。总线互连仲裁器24进一步经配置以基于MAR动态简档表38中的有效的存储器存取请求(MAR)动态简档信息而作出策略确定。举例来说，总线互连仲裁器24可使用计数器88(0-N)来评估存储器存取请求事务的完成在调度表之前、符合调度表还是在最后期限之后，且作为响应针对存储器存取请求事务应用总线仲裁策略。图6-15说明关于用于支持基于处理器的系统中的异构存储器存取请求的异构存储器系统以及相关方法和计算机可读媒体的示范性过程的更多特殊性和细节。

当通电或再激励时，基于处理器的系统必须准备好开始正常操作。在图1的基于处理器的系统10的情况下，有必要建立初始和默认异构存储器存取请求策略。不论基于处理器的系统10处于静态还是动态操作模式，都必须建立异构存储器存取请求策略的初始集合。在动态操作模式的特定情形中，可一直不存在足够时间来搜集足够的信息以界定操作简档。在此情况下，默认异构存储器存取请求策略将是必需的。

在此方面，图6为说明对用于确定默认存储器存取请求策略的异构MAR策略表36的示范性更新的流程图。主控装置12(0-M)和应用策略表更新在此处由总线互连仲裁器24执行。在替代方案中，此更新可直接由更新主控装置12(0-M)执行。在由主控装置12(0-M)更新、应用初始化或后续策略更新后，总线互连仲裁器24将即刻接收MAR策略消息(块90)，如下文图8B中较详细论述。MAR策略消息含有用于存储在异构MAR策略表36中的必需的默认同构存储器信息，如下文图8C中所论述。一旦接收MAR策略消息，总线互连仲裁器24就将更新异构MAR策略表36(块92)。

存储器存取请求信息允许总线互连仲裁器24确定针对存储器存取请求的异构MAR策略，且将存储器存取请求导向到从属装置14(0-N)中的适当一者。存储器存取请求信息包含提供到总线互连仲裁器24以基于异构MAR策略40进行评估的细节。在此方面，图7和8A-C描述可用于在主控装置12(0-M)与总线互连仲裁器24之间通信以初始化、更新或应用操作模式或当前异构存储器存取请求策略的示范性过程以及支持的表和消息块。

在此方面，图7为说明示范性过程的流程图，其中总线互连仲裁器24接收、确定和应用存储器存取请求策略，随后基于异构存储器存取请求策略路由所述存储器存取请求。接收存储器存取请求，且随后继续处理接收到的存储器存取请求(块94)。在接收存储器存取请求之后，总线互连仲裁器24确定所述存储器存取请求为读取还是写入请求(块96)。如果总线互连仲裁器24确定所述存储器存取请求为写入事务，那么总线互连仲裁器24将确定此为存储器存取写入请求(MAWR)。异构MAR策略确定将基于图8A中的操作模式指示符表104。使用操作模式指示符设定106来确定总线互连仲裁器24将向存储器存取请求应用静态还是动态MAR策略(块98)。

进一步参考图7，如果总线互连仲裁器24确定基于处理器的系统处于静态操作模式(块98)，那么将应用静态MAR策略(块100)。存储器存取请求将基于所确定的MAR策略路由(块102)。然而，如果确定将应用动态MAR策略(块103)，那么存储器存取请求将替代地基于此所确定的MAR策略路由(块102)。另一方面，如果总线互连仲裁器24确定存储器存取请求为读取事务类型，那么总线互连仲裁器24将继续到图12，如下文所描述。在图7中应用的异构存储器存取请求策略使用图8B的异构MAR策略消息块108而初始化和更新且存储在图8C的异构MAR策略表36中。

在此方面，图8B为示范性异构MAR策略消息块108。异构MAR策略消息块108含有用以更新图8C的异构MAR策略表36的信息块。master_ID 110含有识别发出请求的主控装置12(0-M)的信息。如果需要更详细地识别请求应用，那么application_ID 112可进一步识别一应用。master_ID 110和application_ID 112具有所要存储器类型114。作为一实例，存储器类型114可包含(但不限于)识别将用于存储器存取请求事务的易失性存储器或非易失性存储器的信息。异构MAR策略消息块108进一步经配置有power_off_reset 116字段，其向系统指示当功率循环时是否应复位存储器类型114，或此状态配置是否应经受住基于处理器的系统的一功率循环。图8C为含有如描述于图8B中上方的异构MAR策略消息块108中的字段的异构MAR策略表36。异构MAR策略表36视需要由总线互连仲裁器24或主控装置12(0-M)基于异构MAR策略消息块108而更新。

MAR策略消息块的结构包含用以确定事务的类型(即，事务是否为读取/写入事务)、哪一主控装置12(0-M)正作出所述请求乃至例如最后期限和优先级等信息所必需的要素。存储器存取请求由MAR消息块定义。异构MAR策略进一步应用于所述存储器存取请求。在此方面，图9A说明包括图8B的master_ID 110的MAR消息块118、读取/写入指示符120和stream_ID块124。MAR消息块118含有允许总线互连仲裁器24执行来自主控装置12(0-M)的存储器存取请求事务的消息信息。举例来说，MAR消息块118包含含有识别发出请求的主控装置12(0-M)的信息的master_ID 110。总线互连仲裁器24使用master_ID 110确定哪一主控装置12(0-M)将接收来自从属装置14(0-N)的响应。master_ID 110还将用于基于异构MAR策略表36确定默认异构MAR 40。如果总线事务为存储器存取请求，那么将使用读取/写入指示符(R/W)120确定存储器存取请求为读取事务还是写入事务。stream_ID块124将提供用于总线事务的流事务信息。

图9A含有可由主控装置12(0-M)在发送到总线互连仲裁器24的存储器存取请求中提供的示范性master_ID 110的框图。在此实例中，master_ID 110为用于识别主控装置12(0-M)的10位字，且可进一步界定当与总线互连仲裁器24通信时主控装置12(0-M)内的应用。上部两个位(F1、F0)含有允许识别特定存储器存取请求中涉及的四个相异构造的构造识别符126。中间四个位(M3、M2、M1、M0)包括识别主控装置12(0-M)的主控装置识别符128。因此，在此实例中，十六个独特主控装置12(0-M)是可能的。接下来两个位(S1、S0)含有子主控装置识别符130，其识别耦合到所提供或可适用的主控装置12(0-M)的子主控装置识别符130。因此，在此实例中，四个独特子主控装置是可能的。较低两个位(A1、A0)含有应用识别符132，其可用于允许主控装置12(0-M)和/或子主控装置提供任何所要的应用信息。举例来说，软件过程或线程的识别可提供于应用识别符132中以允许主控装置12(0-M)和/或子主控装置识别负责存储器存取请求的软件过程或线程。任何其它所要信息可包含在应用识别符132中。

进一步参考图9A，展示示范性stream_ID块124的框图，其可用作MAR消息块118中的stream_ID块124。stream_ID块124含有关于提供到图1和4中的总线互连仲裁器24的流事务的示范性信息。stream_ID块124允许总线互连仲裁器24评估异构MAR策略40以基于关于流事务的信息仲裁流事务。当请求流事务时主控装置12(0-M)经由总线互连仲裁器24在stream_ID块124中提供所述信息。

在图9A中，stream_ID块124包含识别流事务的流识别符字段(STREAM_ID)134。传递数目字段(#_TRANSFERS)136提供与流事务相关联的突发传递的数目。差拍数目字段(#_BEATS)138提供待针对每一突发传递执行的数据传送的差拍的数目。字节数目字段(#_BYTES)140提供待针对每一差拍传递执行的数据的字节的数目。字节数目字段(#_BYTES)140可取决于总线互连仲裁器24和从属装置14(0-N)的架构而为可配置的或固定的值。

如果存在与流事务相关联的最后期限，那么最后期限信息可存储在最后期限字段(DEADLINE)142中。举例来说，主控装置12(0-M)可请求在特定定时内完成特定流事务，所述特定定时可依据时钟循环、差拍或其它相对或绝对定时。还提供优先级字段(PRIORITY)144以允许优先级与流事务相关联。优先级字段(PRIORITY)144可经配置以取决于设计而由主控装置12(0-M)、总线互连仲裁器24或从属装置14(0-N)供应和/或更改。此流信息可由总线互连仲裁器24使用以针对流事务评估和应用总线仲裁策略来仲裁所述流事务。

图1中的总线互连仲裁器24接收来自主控装置12(0-M)的MAR事务，其包含图9A中的MAR消息块118。如先前论述，响应于包含流事务请求的存储器存取请求来自从属装置14(0-N)的总线事务响应放置于从属端口队列80(0-N)中。总线互连仲裁器24可基于针对存储在从属端口队列80(0-N)中的流事务的流事务信息评估针对MAR响应的异构MAR策略。在此方面，图9B为由总线互连仲裁器24存取以支持评估和应用异构MAR策略以用于基于图9A中的MAR消息块118仲裁MAR事务的从属端口队列80(0-N)(未图示)的图。从属端口队列80(0-N)可提供于内部寄存器或可由总线互连仲裁器24存取的其它存储器中，且可在总线互连16内部或外部。MAR消息块118存储在队列中。

在此方面且如图9B中所说明，从属端口队列80(0-N)(在本文中也被称作存储器存取请求(MAR)队列)包括经配置以保持0到“X”数目的MAR队列146的表。队列数目字段(QUEUE#)148用于对存储在从属端口队列80(0-N)中的MAR事务响应编索引。在此实例中，从属端口队列80(0-N)中的每一MAR事务响应包含master_ID 110以识别主控装置12(0-M)来接收MAR事务响应。MAR事务还将提供用于存储器中的读取或写入事务参考的存储器地址149。如果MAR事务请求涉及请求数据，那么响应数据可存储在数据字段(DATA)150中。如果总线事务请求是流事务，那么还针对每一存储器存取请求条目提供stream_ID块124以存储流事务信息。

还提供剩余传递数目字段(#_TRANS_REMAIN)152以允许总线互连仲裁器24确定用于评估和应用针对MAR事务响应的异构MAR策略40的流事务的进程。剩余传递数目由总线互连仲裁器24基于传递数目字段(#_TRANS_REMAIN)152而设定，所述传递数目字段(#_TRANS_REMAIN)152是针对图9A中的stream_ID块124中的传递数目字段(#_TRANS_REMAIN)152中的流事务请求而提供。图5中说明的计数器88(0-N)对用于待决MAR事务的来自从属装置14(0-N)的已完成传递的数目进行计数以减小剩余传递数目字段(#_TRANS_REMAIN)152。还提供等级字段(RANK)154和权重字段(WEIGHT)156以允许在由总线互连仲裁器24采用以在竞争的MAR事务响应之间进行仲裁的总线仲裁策略中使用等级和/或权重。作为非限制性实例，权重字段(WEIGHT)156可在对较重要异构MAR策略40加权的方案中使用。作为另一非限制性实例，可采用等级字段(RANK)154以确定到异构MAR策略40的优先级。可采用其它异构MAR仲裁策略。

如图9B中所展示，MAR队列146中的MAR消息块118含有基于图8A中的操作模式指示符设定106确定异构MAR策略40所必需的块信息。图8A的操作模式指示符表104指示总线互连仲裁器24应在静态还是动态模式中处理存储器存取请求。在此方面，图10为示范性过程的流程图，其中操作模式指示符设定106已指示总线互连仲裁器24应在静态模式中处理每一存储器存取请求。图10中的示范性过程为图7中的应用静态MAR策略(块100)的更详细过程。基于静态模式，存储器存取请求为异构存储器存取写入请求。在静态模式中，总线互连仲裁器24可利用默认异构MAR策略表36来确定将写入请求导引到哪一同构存储器28(图1中)和70(图4中)。总线互连仲裁器24将分析MAR消息块118，从而解析出图9A的master_ID 110、读取/写入指示符120和stream_ID块124(块160)。总线互连仲裁器24接下来将基于异构MAR策略表36的异构MAR策略应用于MAR写入事务(块162)。总线互连仲裁器24随后返回以检索下一存储器存取请求。

图11A为说明当操作模式指示符表104设定成动态模式时所选择的异构MAR策略40。当操作模式指示符表104设定成动态模式时，总线互连仲裁器24将首先在下文图15中论述的MAR动态简档表38中检查，以查看是否存在针对作出所述请求的主控装置12(0-M)的有效的存储器存取请求动态简档条目。如果存在针对发出请求的主控装置12(0-M)的有效简档，那么总线互连仲裁器24将基于针对主控装置12(0-M)传回的MAR动态简档条目分析MAR动态简档表38(块170)。基于在框170处执行的分析，示范性过程将基于MAR动态简档确定将应用的可适用的MAR策略(块172)。一旦确定异构MAR策略40，过程就将基于异构MAR策略应用动态存储器存取写入请求(块174)。

图11B中的流程图描述在不存在针对发出请求的主控装置12(0-M)的有效简档的情况下的过程。在此情况下，总线互连仲裁器24将基于默认异构MAR策略40分析master_ID 110(块176)。总线互连仲裁器24随后应用默认异构MAR策略40(块178)。在不存在有效动态简档的情况下完成动态存储器存取请求策略的此异常后，总线互连仲裁器24返回以接收下一存储器存取请求(MAR)(图7的块94)。如果存储器存取请求事务不是写入事务(如上文在图8-11B中论述)，那么存储器存取请求将基于图9A中的读取/写入指示符120而确定为如在图7的框96中所确定的存储器存取读取请求。

在此方面，图12说明如图7的框96中确定的示范性存储器存取读取请求(MARR)。总线互连仲裁器24在MAR消息块118中读取图9A的读取/写入指示符120，且确定MAR消息块118为读取还是写入事务。如果读取/写入指示符120指示读取事务，那么总线互连仲裁器24继续如图12中所说明的示范性过程。总线互连仲裁器24将初始地分析MAR消息块118(块182)，从而确定master_ID 110和stream_ID块124。总线互连仲裁器24随后基于由静态异构MAR策略表36确定的MAR策略而确定恰当存储器读取位置(块184)。一旦确定，总线互连仲裁器24就可随后基于所确定的MAR策略应用存储器读取请求(块186)。

本质上为静态的存储器存取请求(即，其是预先确定的且并不基于运行时条件而调整或改变)是基于图8C中的默认异构MAR策略表36。这些可由主控装置12(0-M)或相关联应用预先确定。然而，如果操作模式指示符设定106将基于处理器的系统设定为要求动态简档形成的动态模式，那么系统必须确定基于MAR策略的运行时条件。在此方面，图13为说明用于更新MAR动态简档表38以用于在动态操作模式中应用动态存储器存取请求策略的有效简档的创建的流程图。总线互连仲裁器24开始简档形成系统操作的过程(块192)。简档形成可需要某一时间量度来恰当地表征页面命中比率、存储器业务等等，如在下文中图14中进一步论述。简档形成继续(块194)直至总线互连仲裁器24确定简档为完整的为止(块196)。一旦完整，总线互连仲裁器24就更新异构MAR动态简档表38(块198)。总线互连仲裁器24还设定profile_valid指示符(块200)，如下文更详细地论述。

现参看图14，MAR动态简档表38含有基于所搜集和/或测得的系统操作信息作出异构MAR策略确定所必需的有效动态简档信息。MAR动态简档表38的使用由操作模式指示符设定106确定。如果操作模式指示符设定106设定成静态操作模式，那么不可使用MAR动态简档表38。然而，如果操作模式指示符设定106设定成动态操作模式，那么总线互连仲裁器24可使用各种系统操作性能量度且按需要用有效简档更新MAR动态简档表38。MSTR_ID/APP#202为可用于识别经更新简档且使其老化的指数。举例来说，简档很可能需要为当前的以便有效。总线互连仲裁器24可使用此字段对简档条目加时戳和排序或分级。profile_valid指示符字段204为master_ID 110的列表。举例来说，当基于发出请求的主控装置12(0-M)查找有效简档时，可通过找到与所述主控装置12(0-M)相关联的有效简档而确定有效简档。

进一步参看图14，master_ID 110和经解析应用识别符(Application_ID)132两者可经存储以供更容易查找。MAR动态简档表38还可支持应用特定参数，例如应用或主控装置12(0-M)优先级字段(PRIORITY)144，或最后期限字段(DEADLINE)142，如先前图9A中论述。MAR动态简档表38还可支持系统性能参数，例如功率优先级206，其可给出基于处理器的系统的当前电池电量或所需系统运行时优先级的指示。读取/写入优先级208提供主控装置12(0-M)可给予读取/写入性能的优先级的指示。作为一实例，如果功率优先级206高于R/W优先级208，那么总线互连仲裁器24可作出选择较能量有效同构存储器单元的异构MAR策略40确定。也就是说，所需系统运行时可需要电池电量保持在比任何其它性能考虑因素高的优先级。然而，如果读取/写入性能为较高优先级，那么总线互连仲裁器24可作出策略确定以向可用的最高性能同构存储器28(0-A)进行读取或写入，可以电池电量为代价。

另外，在图14中，基于处理器的系统可测量页面命中比率210和存储器业务字段212，以及其它系统性能参数。页面命中比率210为存储器存取请求的随机程度的指示。静态异构MAR策略可(例如)确定主控装置12(0-M)或一应用应默认向易失性存储器进行读取或写入。然而，基于主控装置12(0-M)的当前行为，可作出主控装置12(0-M)正以较随机读取和写入操作的确定。在此情况下，总线互连仲裁器24可确定将通过改为向非易失性存储器进行读取和写入来增强性能。存储器业务字段212还可用于确定当前主控装置12(0-M)或应用行为是否正以到存储器的较大连续块的读取和写入运作，但通常主控装置12(0-M)进行较随机读取和写入。在此实例中，默认可为向非易失性存储器进行读取和写入，然而由于行为的改变，总线互连仲裁器24可确定最好使用易失性存储器且相应地更新MAR动态简档表38。

根据本文中所揭示的实施例的异构存储器系统以及相关方法和计算机可读媒体可提供于任何基于处理器的装置中或集成到任何基于处理器的装置中。实例包含(不限于)机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器和便携式数字视频播放器。

在此方面，图15说明可采用异构存储器系统以及相关方法和计算机可读媒体以用于支持图1和4中说明的基于处理器的系统10、10'中的异构存储器存取请求的基于处理器的系统228的实例。在此实例中，基于处理器的系统228包含一或多个中央处理单元(CPU)230，每一中央处理单元包含一或多个处理器232。CPU 230可为主控装置12(0-M)。CPU 230可具有耦合到处理器232用于快速存取临时所存储数据的高速缓冲存储器234。CPU 230耦合到系统总线236且可将基于处理器的系统228中所包含的主控装置与从属装置互相耦合。系统总线236可为总线互连，类似于图1和4中说明的总线互连16。众所周知，CPU 230通过在系统总线236上交换地址、控制和数据信息而与这些其它装置通信。举例来说，CPU 230可将总线事务请求传达到存储器控制器30(作为从属装置的实例)。虽然图15中未说明，但是可提供多个系统总线236，其中每一系统总线236构成不同构造。

其它主控装置和从属装置可连接到系统总线236。如图15中所说明，这些装置可包含至少一个异构存储器系统26、一或多个输入装置238、一或多个输出装置240、一或多个网络接口装置242，以及一或多个显示控制器244，作为实例。输入装置238可包含任何类型的输入装置，包含但不限于输入按键、开关、语音处理器等。输出装置240可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示符等。网络接口装置242可为经配置以允许将数据交换到网络24以及从网络246交换数据的任何装置。网络246可以是任何类型的网络，包含(但不限于)有线或无线网络、私用或公共网络、局域网(LAN)、广域网(WLAN)和因特网。网络接口装置242可经配置以支持所要的任何类型的通信协议。所述至少一个异构存储器系统26可包含一或多个同构存储器28(0-A)。总线互连仲裁器24可提供在系统总线236与耦合到系统总线236的主控和从属装置之间，所述主控和从属装置例如提供于所述至少一个异构存储器系统26中的所述一或多个同构存储器28(0-A)。

CPU 230还可经配置以经由系统总线236存取显示控制器244以控制发送到一或多个显示器248的信息。显示控制器244经由一或多个视频处理器250将信息发送到显示器248以进行显示，所述一或多个视频处理器将待显示的信息处理成适合于显示器248的格式。显示器248可包含任何类型的显示器，包含但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示器等。

CPU 230和显示控制器244可充当主控装置以经由系统总线236向总线互连仲裁器24作出存储器存取请求。CPU 230和显示控制器244内的不同线程可向总线互连仲裁器24作出请求。

所属领域的技术人员将进一步了解，结合本文所揭示的实施例描述的各种说明性逻辑块、模块、电路和算法可实施为电子硬件、存储在存储器或另一计算机可读媒体中且通过处理器或其它处理装置执行的指令，或两者的组合。作为实例，本文中所描述的仲裁器、主控装置和从属装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文所揭示的存储器可为任何类型和大小的存储器，且可经配置以存储所需的任何类型的信息。为清楚地说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选项和/或强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为引起对本发明的范围的偏离。

结合本文所揭示的实施例描述的各种说明性逻辑块、模块和电路可用以下各者来实施或执行：处理器、DSP、专用集成电路(ASIC)、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文所描述的功能的任何组合。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器结合DSP核心或任何其它此类配置。

本文所揭示的实施例可体现在硬件和存储在硬件中的指令中，且可驻留在例如随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可装卸式磁盘、CD-ROM或此项技术中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻留于ASIC中。ASIC可驻留于远程站点中。在替代方案中，处理器和存储媒体可作为离散组件驻留在远程站点、基站或服务器中。

还应注意，描述本文中的示范性实施例中的任一者中描述的操作步骤是为了提供实例和论述。可用除了所说明的序列之外的大量不同序列执行所描述的操作。此外，在单一操作步骤中描述的操作实际上可在若干不同步骤中执行。另外，可组合示范性实施例中所论述的一或多个操作步骤。应理解，所属领域的技术人员将容易明白，流程图中所说明的操作步骤可经受大量不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在以上描述中始终参考的数据、指令、命令、信息、信号、位、符号和码片。

提供对本发明的先前描述以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于了解对本发明的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本发明的精神或范围。因此，本发明并不希望限于本文中所描述的实例和设计，而应被赋予与本文中所揭示的原理和新颖特征相一致的最广范围。

Claims (40)

1.一种用于将存储器存取请求路由到基于处理器的系统中的异构存储器系统的总线互连仲裁器，其中所述总线互连仲裁器经配置以：

在总线互连中从请求装置接收存储器存取请求；

确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到所述总线互连的所述异构存储器系统内的同构存储器；以及

将所述存储器存取请求路由到对应于所述所确定的存储器存取请求策略的耦合到所述总线互连的所述异构存储器系统中的所述同构存储器。

2.根据权利要求1所述的总线互连仲裁器，其中所述异构存储器系统包括多个同构存储器。所述多个同构存储器进一步包括DRAM同构存储器和MRAM同构存储器。

3.根据权利要求1所述的总线互连仲裁器，其中所述多个异构存储器存取请求策略包括至少一个静态异构存储器存取请求策略和至少一个动态异构存储器存取请求策略。

4.根据权利要求1所述的总线互连仲裁器，其经配置以将所述多个异构存储器存取请求策略当中的所述存储器存取请求策略确定为对应于所述异构存储器系统内的易失性存储器或非易失性存储器。

5.根据权利要求1所述的总线互连仲裁器，其经配置以基于存储器存取请求策略表中的静态存储器存取请求策略查找确定静态异构存储器存取请求策略。

6.根据权利要求1所述的总线互连仲裁器，其经配置以基于所述存储器存取请求中的主控识别符确定静态异构存储器存取请求策略。

7.根据权利要求1所述的总线互连仲裁器，其经配置以基于所述存储器存取请求中的应用识别符确定静态异构存储器存取请求策略。

8.根据权利要求1所述的总线互连仲裁器，其经配置以基于动态异构存储器存取请求简档查找表中的动态存储器存取请求策略查找确定动态异构存储器存取请求策略。

9.根据权利要求1所述的总线互连仲裁器，其经配置以基于所述存储器存取请求中的存储器存取请求优先级确定动态异构存储器存取请求策略。

10.根据权利要求1所述的总线互连仲裁器，其经配置以基于所述存储器存取请求中的存储器存取请求最后期限确定动态异构存储器存取请求策略。

11.根据权利要求1所述的总线互连仲裁器，其经配置以基于所述基于处理器的系统中的功率模式确定动态异构存储器存取请求策略。

12.根据权利要求1所述的总线互连仲裁器，其经配置以基于存储器页面命中比率确定动态异构存储器存取请求策略。

13.根据权利要求1所述的总线互连仲裁器，其经配置以基于存储器存取请求业务确定动态异构存储器存取请求策略。

14.根据权利要求1所述的总线互连仲裁器，其经配置以基于选自由以下各者组成的群组的至少一个操作参数确定动态异构存储器存取请求策略简档：应用优先级；存储器存取请求最后期限；功率-模式；存储器页面命中比率；以及存储器存取请求业务。

15.根据权利要求1所述的总线互连仲裁器，其进一步经配置以确定所述基于处理器的系统的有效操作简档是否存在，其中如果所述有效操作简档存在，那么所述总线互连仲裁器经配置以将来自所述多个异构存储器存取请求策略的异构存储器存取请求策略确定为默认存储器存取请求策略。

16.根据权利要求1所述的总线互连仲裁器，其安置在总线互连中。

17.根据权利要求1所述的总线互连仲裁器，其集成到半导体裸片中。

18.根据权利要求1所述的总线互连仲裁器，其进一步包括所述总线互连仲裁器所集成到的装置，所述装置选自由以下各者组成的群组：机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理PDA、监视器、计算机监视器、电视机、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘DVD播放器，和便携式数字视频播放器。

19.一种用于将存储器存取请求路由到基于处理器的系统中的异构存储器系统的总线互连仲裁器，其中所述总线互连仲裁器包括：

用于在总线互连中从请求装置接收存储器存取请求的装置；

用于确定多个异构存储器存取请求策略当中的一存储器存取请求策略的装置，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到所述总线互连的所述异构存储器系统内的同构存储器；以及

用于将所述存储器存取请求路由到对应于所述所确定的存储器存取请求策略的耦合到所述总线互连的所述异构存储器系统中的所述同构存储器的装置。

20.一种耦合到基于处理器的系统中的总线互连的异构存储器系统，其中所述异构存储器系统包括：

存储器控制器，其经配置以在所述总线互连中接收存储器存取请求，所述存储器控制器具有第一存储器信道和第二存储器信道；

第一同构存储器，其耦合到所述存储器控制器的所述第一存储器信道，其中所述第一同构存储器包括易失性存储器；以及

第二同构存储器，其耦合到所述存储器控制器的所述第二存储器信道，其中所述第二同构存储器包括非易失性存储器；

其中所述存储器控制器进一步经配置以将所述存储器存取请求路由到耦合到所述总线互连的所述第一同构存储器或所述第二同构存储器。

21.根据权利要求20所述的异构存储器系统，其中所述第一同构存储器包括DRAM且所述第二同构存储器包括MRAM。

22.根据权利要求20所述的异构存储器系统，其中所述存储器控制器经配置以基于所述接收到的存储器存取请求中的存储器存取请求策略将所述存储器存取请求路由到所述第一同构存储器或所述第二同构存储器。

23.根据权利要求20所述的异构存储器系统，其中所述存储器控制器进一步经配置以基于由总线互连仲裁器在所述接收到的存储器存取请求中提供的所述存储器存取请求策略而路由所述存储器存取请求。

24.一种耦合到基于处理器的系统中的总线互连的异构存储器系统，所述异构存储器系统包含存储器控制器，其包括：

用于在所述总线互连中接收存储器存取请求的装置，所述存储器控制器具有第一存储器信道和第二存储器信道；以及

用于将所述存储器存取请求路由到耦合到耦合至所述总线互连的所述存储器控制器的所述第一存储器信道的第一同构存储器或耦合到所述存储器控制器的所述第二存储器信道的第二同构存储器的装置，其中所述第一同构存储器包括易失性存储器，其中所述第二同构存储器包括非易失性存储器。

25.一种基于处理器的系统，其包括：

总线互连，其耦合到至少一个请求装置，所述总线互连包括总线互连仲裁器，所述总线互连仲裁器经配置以将所接收的存储器存取请求从所述至少一个请求装置路由到异构存储器系统；

第一同构存储器系统，其耦合到所述总线互连，其中所述第一同构存储器系统包括易失性存储器；以及

第二同构存储器系统，其耦合到所述总线互连，其中所述第二同构存储器系统包括非易失性存储器；

其中所述总线互连仲裁器经配置以：

在所述总线互连中从所述至少一个请求装置接收所述存储器存取请求；

确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到所述总线互连的所述第一同构存储器系统或所述第二同构存储器系统；以及

将所述存储器存取请求路由到对应于所述所确定的存储器存取请求策略的耦合到所述总线互连的所述第一同构存储器系统或所述第二同构存储器系统当中的同构存储器。

26.一种用于将存储器存取请求路由到基于处理器的系统中的异构存储器系统的总线互连仲裁器的方法，其包括：

在总线互连中从请求装置接收存储器存取请求；

确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到所述总线互连的所述异构存储器系统内的同构存储器；以及

将所述存储器存取请求路由到对应于所述存储器存取请求策略的耦合到所述总线互连的所述异构存储器系统中的所述同构存储器。

27.根据权利要求26所述的方法，其中确定所述存储器存取请求策略是基于静态异构存储器存取请求策略或动态异构存储器存取请求策略。

28.根据权利要求26所述的方法，其中将所述多个异构存储器存取请求策略当中的所述存储器存取请求策略确定为对应于所述异构存储器系统内的易失性存储器或非易失性存储器。

29.根据权利要求26所述的方法，其中确定静态异构存储器存取请求策略是基于存储器存取请求策略表中的静态存储器存取请求策略查找。

30.根据权利要求26所述的方法，其中确定静态异构存储器存取请求策略是基于所述存储器存取请求中的主控识别符。

31.根据权利要求26所述的方法，其中确定静态异构存储器存取请求策略是基于所述存储器存取请求中的应用识别符。

32.根据权利要求26所述的方法，其中确定动态异构存储器存取请求策略是基于动态异构存储器存取请求简档查找表中的动态存储器存取请求策略查找。

33.根据权利要求26所述的方法，其中确定动态异构存储器存取请求策略是基于所述存储器存取请求中的存储器存取请求优先级。

34.根据权利要求26所述的方法，其中确定动态异构存储器存取请求策略是基于所述存储器存取请求中的存储器存取请求最后期限。

35.根据权利要求26所述的方法，其中确定动态异构存储器存取请求策略是基于所述基于处理器的系统中的功率模式。

36.根据权利要求26所述的方法，其中确定动态异构存储器存取请求策略是基于存储器页面命中比率。

37.根据权利要求26所述的方法，其中确定动态异构存储器存取请求策略是基于存储器存取请求业务。

38.根据权利要求26所述的方法，其中确定动态异构存储器存取请求策略简档是基于选自由以下各者组成的群组的至少一个操作参数：应用优先级；存储器存取请求最后期限；功率-模式；存储器页面命中比率；以及存储器存取请求业务。

39.根据权利要求26所述的方法，其中确定是否存在所述基于处理器的系统的有效操作简档，其中如果存在所述有效操作简档，那么所述总线互连仲裁器经配置以将来自所述多个异构存储器存取请求策略的一异构存储器存取请求策略确定为默认存储器存取请求策略。

40.一种计算机可读媒体，其具有存储于其上的计算机可执行指令以致使用于将存储器存取请求路由到基于处理器的系统中的异构存储器系统的总线互连仲裁器：

在总线互连中从请求装置接收存储器存取请求；

确定多个异构存储器存取请求策略当中的一存储器存取请求策略，所述多个异构存储器存取请求策略当中的每一异构存储器存取请求策略对应于耦合到所述总线互连的所述异构存储器系统内的同构存储器；以及

将所述存储器存取请求路由到对应于所述存储器存取请求策略的耦合到所述总线互连的所述异构存储器系统中的所述同构存储器。