KR20220036169A - 메모리 시스템 및 데이터 처리 시스템 - Google Patents

메모리 시스템 및 데이터 처리 시스템 Download PDF

Info

Publication number
KR20220036169A
KR20220036169A KR1020200118428A KR20200118428A KR20220036169A KR 20220036169 A KR20220036169 A KR 20220036169A KR 1020200118428 A KR1020200118428 A KR 1020200118428A KR 20200118428 A KR20200118428 A KR 20200118428A KR 20220036169 A KR20220036169 A KR 20220036169A
Authority
KR
South Korea
Prior art keywords
command
queue
memory system
host
information
Prior art date
Application number
KR1020200118428A
Other languages
English (en)
Inventor
조흥룡
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200118428A priority Critical patent/KR20220036169A/ko
Priority to US17/238,935 priority patent/US11662947B2/en
Priority to CN202110664807.5A priority patent/CN114185480A/zh
Priority to US17/401,994 priority patent/US11762590B2/en
Publication of KR20220036169A publication Critical patent/KR20220036169A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Abstract

데이터 처리 시스템은, 메모리 시스템; 및 내부 서브미션 큐에 커맨드가 큐잉되면 서브미션 큐 테일 포인터 및 상기 커맨드의 커맨드 정보를 상기 메모리 시스템으로 제공하는 호스트를 포함하고, 상기 메모리 시스템은 상기 커맨드 정보에 기초하여 상기 커맨드에 대한 사전 동작을 수행하고, 상기 서브미션 큐로부터 상기 커맨드를 페치하고, 상기 메모리 시스템에 포함된 커맨드 큐에 상기 페치된 커맨드를 큐잉하고 상기 큐잉된 커맨드를 처리하고, 상기 큐잉된 커맨드의 처리가 완료되면 상기 호스트의 컴플리션 큐로 완료 응답을 제공한다.

Description

메모리 시스템 및 데이터 처리 시스템 {MEMORY SYSTEM AND DATA PROCESSING SYSTEM}
본 발명은 메모리 시스템 및 상기 메모리 시스템을 포함하는 데이터 처리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 호스트로부터 도어벨이 울리고 나서 커맨드를 페치하기 전이라도 상기 커맨드 처리를 위한 사전 동작을 수행할 수 있는 메모리 시스템을 제공하고자 한다.
본 발명은 상기 사전 동작을 수행함으로써 상기 커맨드의 처리 시간이 단축되고, 상기 호스트로 성공적으로 응답을 제공할 수 있는 메모리 시스템을 제공하고자 한다.
본 실시 예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 발명의 실시 예에 따른 데이터 처리 시스템은, 메모리 시스템; 및 내부 서브미션 큐에 커맨드가 큐잉되면 서브미션 큐 테일 포인터 및 상기 커맨드의 커맨드 정보를 상기 메모리 시스템으로 제공하는 호스트를 포함하고, 상기 메모리 시스템은 상기 커맨드 정보에 기초하여 상기 커맨드에 대한 사전 동작을 수행하고, 상기 서브미션 큐로부터 상기 커맨드를 페치하고, 상기 메모리 시스템에 포함된 커맨드 큐에 상기 페치된 커맨드를 큐잉하고 상기 큐잉된 커맨드를 처리하고, 상기 큐잉된 커맨드의 처리가 완료되면 상기 호스트의 컴플리션 큐로 완료 응답을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은, 데이터를 저장하는 메모리 장치; 호스트로부터 서브미션 큐 테일 포인터 및 상기 테일 포인터에 대응하는 커맨드의 커맨드 정보를 수신하고, 상기 커맨드 정보에 기초하여 상기 커맨드에 대한 사전 동작을 수행하고, 상기 호스트의 서브미션 큐로부터 상기 커맨드를 페치하는 호스트 인터페이스; 상기 페치된 커맨드를 큐잉하는 커맨드 큐; 및 상기 메모리 장치를 제어함으로써 상기 커맨드 큐에 큐잉된 커맨드를 처리하는 프로세서를 포함하고, 상기 호스트 인터페이스는 상기 큐잉된 커맨드의 처리가 완료되면 상기 호스트의 컴플리션 큐로 완료 응답을 제공한다.
본 발명은 호스트로부터 도어벨이 울리고 나서 커맨드를 페치하기 전이라도 상기 커맨드 처리를 위한 사전 동작을 수행할 수 있는 메모리 시스템을 제공할 수 있다.
본 발명은 상기 사전 동작을 수행함으로써 상기 커맨드의 처리 시간이 단축되고, 상기 호스트로 성공적으로 응답을 제공할 수 있는 메모리 시스템을 제공할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급되지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템을 도시한 도면이다.
도 2는 커맨드 큐 인터페이스 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따라 커맨드 정보를 더 저장하는 도어벨 레지스터를 예시한다.
도 4는 본 발명의 실시 예에 따른 데이터 처리 시스템의 동작을 나타내는 도면이다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 사전 동작을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)을 포함하는 데이터 처리 시스템(100)의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(102) 및 메모리 시스템(110)을 포함한다.
호스트(102)는 전자 장치, 예를 들어 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
호스트(102)는 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 운영 시스템은 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있다.
메모리 시스템(110)은 호스트(102)의 요청에 응하여 호스트(102)의 데이터를 저장하기 위해 동작할 수 있다. 예를 들어, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Serial Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
메모리 시스템(110)은 다양한 종류의 저장 장치에 의해 구현될 수 있다. 예를 들어, 상기 저장 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 플래시 메모리는 3차원 스택 구조를 가질 수 있다.
다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
메모리 시스템(110)은 NVMe와 같은 프로토콜을 지원하는 커맨드 큐 인터페이스를 사용하여 호스트(102)와 통신할 수 있다. 커맨드 큐 인터페이스는, 요청된 커맨드의 입력을 위한 서브미션 큐(submission queue, SQ) 및 해당 커맨드의 처리 결과를 기록하기 위한 컴플리션 큐(completion queue, CQ)를 포함하는 큐 페어(queue pair)에 기초하여 호스트(102)와 메모리 시스템(110) 간 인터페이싱을 지원할 수 있다.
도 2는 커맨드 큐 인터페이스 동작을 설명하기 위한 도면이다.
호스트(102)는 서브미션 큐(1022)와 컴플리션 큐(1024)를 포함하는 큐 페어를 생성할 수 있다. 만약, 호스트(102)에 복수의 코어들이 존재하는 경우, 서브미션 큐(1022)와 컴플리션 큐(1024)는 복수의 코어들 중 하나의 코어에 대응하여 생성된 큐 페어일 수 있다. 실시 예에 따라, 큐 페어는 호스트(102)의 메모리에 저장될 수 있다.
메모리 시스템(110)은 커맨드 큐 인터페이스 동작을 수행하기 위해 도어벨 레지스터(202)를 포함할 수 있다.
도어벨 레지스터(202)는 호스트(102)에 의해 생성된 큐 페어를 제어하기 위한 레지스터일 수 있다. 도 2는 예로서 하나의 도어벨 레지스터(202)를 도시하나, 호스트(102)에 복수의 코어들이 존재하는 경우, 상기 코어들의 개수와 동일한 개수의 도어벨 레지스터(202)가 메모리 시스템(110)에 포함될 수 있다. 도어벨 레지스터(202)는 서브미션 큐(1022)의 테일을 가리키는 서브미션 큐 테일 포인터(2022)와 컴플리션 큐(1024)의 헤드를 가리키는 컴플리션 큐 헤드 포인터(2024)를 저장할 수 있다. 메모리 시스템(110)은 도어벨 레지스터(202)를 참조하여 서브미션 큐(1022)와 컴플리션 큐(1024)에 액세스함으로써 호스트(102)와의 커맨드 큐 인터페이스 동작을 수행할 수 있다.
단계 S1에서, 호스트(102)는 메모리 시스템(110)에 커맨드 수행을 요청하기 위해 서브미션 큐(1022)에 커맨드를 큐잉할 수 있다. 단계 S2에서, 호스트(102)는 서브미션 큐 테일 포인터(2022)를 업데이트하고, 업데이트된 서브미션 큐 테일 포인터(2022)를 메모리 시스템(110)으로 제공할 수 있다. 메모리 시스템(110)은 상기 업데이트된 서브미션 큐 테일 포인터(2022)를 도어벨 레지스터(202)에 저장할 수 있다.
단계 S3에서, 메모리 시스템(110)은 서브미션 큐(1022)로부터 커맨드를 페치할 수 있다. 단계 S4에서, 메모리 시스템(110)은 상기 페치된 커맨드를 처리할 수 있다.
단계 S5에서, 메모리 시스템(110)은 커맨드의 처리 후에 컴플리션 큐(1024)에 커맨드의 처리가 완료되었음을 기록할 수 있다. 예를 들어, 메모리 시스템(110)은 컴플리션 큐(1024)에 컴플리션 큐 엔트리를 기입할 수 있다. 이때 컴플리션 큐 헤드 포인터(2024)가 증가할 수 있다. 단계 S6에서, 메모리 시스템(110)은 인터럽트 신호를 생성할 수 있다.
단계 S7에서, 호스트(102)는 커맨드를 완료할 수 있다. 단계 S8에서, 호스트(102)는 업데이트된 컴플리션 큐 헤드 포인터(2024)를 메모리 시스템(110)으로 제공할 수 있다. 예를 들어, 메모리 시스템(110)은 업데이트된 컴플리션 큐 헤드 포인터(2024)를 도어벨 레지스터(202)에 저장할 수 있다.
다시 도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150) 및 컨트롤러(130)를 포함할 수 있다. 메모리 장치(150)는 호스트(102)를 위한 데이터를 저장할 수 있으며, 컨트롤러(130)는 메모리 장치(150)로의 데이터 저장을 제어할 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 사용되면, 메모리 시스템(110)에 연결된 호스트(102)의 동작 속도는 향상될 수 있다. 게다가, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있다. 예를 들어, 컨트롤러(130) 및 메모리 장치(150)는 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
메모리 장치(150)는 비휘발성 메모리 장치일 수 있으며, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 메모리 장치(150)는 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장할 수 있고, 리드 동작을 통해 호스트(102)로 메모리 장치(150)에 저장된 데이터를 제공할 수 있다. 메모리 장치(150)는 복수의 메모리 블록들을 포함하며, 메모리 블록들 각각은 복수의 페이지들을 포함하며, 상기 페이지들 각각은 워드라인에 연결된 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 메모리 장치(150)는 플래시 메모리가 될 수 있다. 상기 플래시 메모리는 3차원 스택 구조를 가질 수 있다.
컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 메모리 장치(150)를 제어할 수 있다. 예를 들어, 컨트롤러(130)는 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 동작을 위해, 컨트롤러(130)는 메모리 장치(150)의 리드(read), 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
컨트롤러(130)는 서로 내부 버스를 통해 동작 가능하도록 연결된 호스트 인터페이스(132), 프로세서(134), 레지스터(138), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다.
호스트 인터페이스(132)는 호스트(102)의 커맨드(command) 및 데이터를 처리하며, PCIe(Peripheral Component Interconnect-Express) 등의 인터페이스 프로토콜을 통해 호스트(102)와 통신하도록 구성될 수 있다.
호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
호스트 인터페이스(132)는 도 2를 참조하여 설명된 것과 같은 커맨드 큐 인터페이스로서, 호스트(102)와 메모리 시스템(110) 간 인터페이싱을 지원할 수 있다.
메모리 인터페이스(142)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하도록, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 위한 메모리/스토리지(storage) 인터페이스로서의 역할을 할 수 있다. 메모리 장치(150)가 플래시 메모리, 특히 NAND 플래시 메모리인 경우, 메모리 인터페이스(142)는 메모리 장치(150)를 위한 제어 신호를 생성하고, 프로세서(134)의 제어 하에 메모리 장치(150)로 제공되는 데이터를 처리할 수 있다. 메모리 인터페이스(142)는 컨트롤러(130)와 메모리 장치(150) 사이의 커맨드 및 데이터를 처리하기 위한 인터페이스, 예를 들어 NAND 플래시 인터페이스로서 동작할 수 있다.
메모리 인터페이스(142)는 플래시 인터페이스 계층(FIL: Flash Interface Layer)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
프로세서(134)는 메모리 시스템(110)의 전체적인 동작을 제어할 수 있다. 프로세서(134)는 메모리 시스템(110)의 전반적인 동작을 제어하기 위해 펌웨어를 구동할 수 있다. 상기 펌웨어는 플래시 변환 계층(FTL: Flash Translation Layer)로 불릴 수 있다. 그리고, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
프로세서(134)는 플래시 변환 계층을 구동하여 호스트로부터 수신된 요청에 대응하는 포그라운드 동작(foreground operation)을 수행할 수 있다. 예를 들어, 프로세서(134)는 호스트로부터의 라이트 요청에 응하여 메모리 장치(150)의 라이트 동작을 제어하고, 리드 요청에 응하여 메모리 장치(150)의 리드 동작을 제어할 수 있다.
또한, 컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 예를 들어, 메모리 장치(150)에 대한 백그라운드 동작은 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서의 역할을 수행할 수 있으며, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 메모리 장치(150)가 리드, 프로그램, 이레이즈 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 컨트롤러(130)는 메모리 장치(150)로부터 독출되는 데이터를 호스트(102)로 제공할 수 있으며, 호스트(102)로부터 제공되는 데이터를 메모리 장치(150)에 저장할 수 있다. 메모리(144)는 컨트롤러(130)와 메모리 장치(150)가 이러한 동작을 수행하는 데 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 호스트(102)로부터 페치된 커맨드를 큐잉하는 커맨드 큐(136)를 포함할 수 있다.
메모리(144)는 휘발성 메모리로 구현될 수 있다. 예를 들어, 메모리(144)는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 메모리(144)는 컨트롤러(130) 내부 또는 외부에 배치될 수 있다. 도 1은 컨트롤러(130) 내부에 배치된 메모리(144)를 예시한다. 일 실시예에서, 메모리(144)는 메모리(144)와 컨트롤러(130) 사이의 데이터를 입출력하는 메모리 인터페이스를 갖는 외부 휘발성 메모리 장치로 구현될 수 있다
레지스터(138)는 도어벨 레지스터(202)를 포함할 수 있다. 예를 들어, 레지스터(138)는 호스트(102)의 코어들의 개수와 동일한 개수의 도어벨 레지스터(202)를 포함할 수 있다. 도 2를 참조하여 설명된 바와 같이, 도어벨 레지스터(202)는 커맨드 큐 인터페이스 동작을 수행하기 위한 데이터를 저장할 수 있다. 도 1은 일 예로서 레지스터(138)가 프로세서(134)와 분리하여 도시되었다. 그러나, 실시 예에 따라 레지스터(138)는 프로세서(134)에 포함될 수도 있다.
본 발명의 실시 예에 따르면, 도어벨 레지스터(202)는 도 2를 참조하여 설명된 서브미션 큐 테일 포인터(2022)와 컴플리션 큐 헤드 포인터(2024)뿐만 아니라 커맨드 정보를 더 저장할 수 있다.
도 3은 본 발명의 실시 예에 따라 커맨드 정보(2026)를 더 저장하는 도어벨 레지스터(202)를 예시한다.
호스트(102)는 메모리 시스템(110)으로 업데이트된 서브미션 큐 테일 포인터(2022)를 전송하면서 상기 서브미션 큐 테일 포인터(2022)에 대응하는 커맨드에 대한 커맨드 정보(2026)를 함께 전송할 수 있다. 서브미션 큐 테일 포인터(2022)에 대응하는 커맨드는, 서브미션 큐(1022)에서 서브미션 큐 테일 포인터(2022)가 가리키는 위치에 큐잉된 커맨드를 지칭한다. 메모리 시스템(110)은 도어벨 레지스터(202)에 상기 업데이트된 상기 서브미션 큐 테일 포인터(2022)를 저장하면서 상기 커맨드 정보(2026)를 저장할 수 있다.
본 발명의 실시 예에 따르면, 메모리 시스템(110)은 호스트(102)의 서브미션 큐(1022)에 큐잉되었으나 아직 페치되지 않은 커맨드에 대한 커맨드 정보(2026)를 획득할 수 있다. 이하에서, 호스트(102)의 서브미션 큐(1022)에 큐잉되었으나 아직 메모리 시스템(110)에 페치되지 않은 커맨드를 미 페치(unfetched) 커맨드로 지칭한다. 호스트 인터페이스(132)는 상기 획득한 커맨드 정보(2026)에 기초하여 미 페치 커맨드를 위한 버퍼 영역을 할당하거나, 상기 미 페치 커맨드가 커맨드 큐에 큐잉될 순서를 결정하는 등의 사전 동작을 수행할 수 있다.
메모리 시스템(110)이 상기 미 페치 커맨드에 대한 상기 사전 동작을 수행할 수 있다면 상기 커맨드의 처리 속도가 향상될 수 있다. 예를 들어, 메모리 시스템(110)의 사양서(specification)는 호스트(102)로부터의 커맨드가 정해진 처리 시간 내에 처리되지 않으면 페일(fail) 응답을 제공하도록 규정할 수 있다. 커맨드의 처리 시간은 해당 커맨드가 큐잉된 위치를 가리키는 서브미션 큐 테일 포인터(2022)가 도어벨 레지스터(202)에 저장될 때, 즉 도어벨이 울릴 때로부터 기산될 수 있다.
어떤 커맨드에 대응하는 도어벨이 울릴 때부터 해당 커맨드가 페치될 때까지는 시간이 걸릴 수 있다. 만약 메모리 시스템(110)이 커맨드를 페치하고, 페치된 커맨드를 해석한 이후에야 커맨드 정보를 획득할 수 있다면 커맨드의 미 페치 상태에는 커맨드에 대한 동작을 수행하지 못하고 상기 정해진 처리 시간이 낭비될 수 있다. 특히, 메모리 시스템(110)이 커맨드를 페치하는 속도보다 서브미션 큐 테일 포인터(2022)의 증가 속도가 더 빠른 경우, 서브미션 큐에 나중에 큐잉된 커맨드에 대해서는 상기 도어벨이 울릴 때부터 커맨드를 페치하기까지의 시간이 더욱 길어질 수 있다. 따라서, 메모리 시스템(110)이 나중에 큐잉된 커맨드에 대해서는 상기 정해진 처리 시간을 준수하지 못하고 호스트(102)로 페일 응답을 제공하는 문제가 발생할 수 있다.
본 발명의 실시 예에 따르면, 메모리 시스템(110)은 미 페치 커맨드에 대해서 사전 동작을 수행할 수 있으므로, 상기 정해진 처리 시간을 낭비하지 않고 커맨드를 처리할 수 있다. 따라서, 메모리 시스템(110)은 상기 커맨드의 처리 속도가 향상될 수 있을 뿐만 아니라 상기 정해진 처리 시간을 준수하여 호스트(102)가 원하는 응답을 제공할 수 있다.
실시 예에 따라, 커맨드 정보(2026)는 서브미션 큐 테일 포인터(2022)에 대응하는 커맨드에 대한 정보를 저장할 수 있다. 실시 예에 따라, 커맨드 정보(2026)는 상기 커맨드에 의해 처리될 데이터 청크의 시작 어드레스 정보, 상기 데이터 청크의 사이즈 정보, 상기 커맨드의 입출력 유형 정보, 상기 커맨드가 큐잉된 큐 식별자 정보를 포함할 수 있다. 상기 시작 어드레스 정보 및 사이즈 정보는 통틀어서 어드레스 정보로 지칭될 수 있다. 커맨드의 입출력 유형은 리드 유형 또는 라이트 유형 중 어느 하나일 수 있다. 상기 큐 식별자 정보는, 호스트(102)가 복수의 서브미션 큐(1022)를 포함하는 경우, 상기 커맨드가 어느 서브미션 큐(1022)에 큐잉된 커맨드인지를 나타낼 수 있다.
한편, 커맨드 정보(2026)가 상기 시작 어드레스 정보, 상기 사이즈 정보, 상기 입출력 유형 정보 및 상기 큐 식별자 정보를 모두 포함하더라도 커맨드 정보(2026)의 크기는 수 바이트 내지 수십 바이트 정도에 불과할 수 있다. 호스트 인터페이스(132)의 성능 향상에 따라 호스트(102)는 메모리 시스템(110)으로 예를 들어 1초에 수 GB의 데이터를 제공할 수 있다. 따라서, 호스트(102)가 도어벨 레지스터(202)에 커맨드 정보(2026)를 포함시켜 제공하더라도 도어벨을 울리는 데 소요되는 시간은 거의 증가하지 않을 것이다.
도 4는 본 발명의 실시 예에 따른 데이터 처리 시스템(100)의 동작을 나타내는 도면이다.
단계 S402에서, 호스트(102)는 서브미션 큐(1022)에 커맨드를 큐잉하고, 서브미션 큐 테일 포인터(2022)를 업데이트할 수 있다.
단계 S404에서, 호스트(102)는 호스트 인터페이스(132)로 도어벨을 울릴 수 있다. 예를 들어, 호스트(102)는 도어벨 레지스터(202)에 업데이트된 서브미션 큐 테일 포인터(2022)를 저장하고, 상기 서브미션 큐 테일 포인터(2022)에 대응하는 커맨드에 대한 커맨드 정보(206)를 저장할 수 있다.
단계 S406에서, 호스트 인터페이스(132)는 상기 커맨드 정보(206)에 기초하여 상기 커맨드를 처리하기 위한 사전 동작을 수행할 수 있다. 예를 들어, 호스트 인터페이스(132)는 사전 동작으로서 미 페치 커맨드들 간 처리 순서를 결정하고, 상기 미 페치 커맨드들을 위한 버퍼 영역을 할당할 수 있다. 본 발명의 실시 예에 따른 사전 동작은 도 5를 참조하여 자세히 설명된다.
단계 S408에서, 호스트 인터페이스(132)는 서브미션 큐(1022)로부터 상기 커맨드를 페치할 수 있다. 예를 들어, 호스트 인터페이스(132)는 호스트(102)로 메모리 리드 요청을 제공함으로써 상기 커맨드를 페치할 수 있다. 호스트 인터페이스(132)는 페치된 커맨드를 내부 커맨드 큐에 큐잉할 수 있다. 호스트 인터페이스(132)는 미 페치 커맨드들을 상기 단계 S406에서 결정된 처리 순서에 기초하여 커맨드 큐(136)에 큐잉할 수 있다.
단계 S410에서, 프로세서(134)는 커맨드 큐(136)에 큐잉된 커맨드들을 처리할 수 있다. 제1 예로, 프로세서(134)는 라이트 커맨드를 처리하기 위해 호스트(102)의 메모리로부터 라이트 데이터를 수신하여 단계 S406에서 할당된 버퍼 영역으로 데이터를 버퍼링하고, 메모리 장치(150)에 상기 버퍼링된 데이터를 프로그램할 수 있다. 제2 예로, 프로세서(134)는 리드 커맨드를 처리하기 위해 메모리 장치(150)로부터 데이터를 로드하여 상기 할당된 버퍼 영역으로 데이터를 버퍼링하고, 상기 버퍼링된 데이터를 호스트(102)로 제공할 수 있다.
단계 S412에서, 호스트 인터페이스(132)는 커맨드의 처리 후에 컴플리션 큐(1024)에 커맨드의 처리가 완료되었음을 기록할 수 있다. 예를 들어, 호스트 인터페이스(132)는 컴플리션 큐(1024)에 컴플리션 큐 엔트리를 기입할 수 있다. 이때 컴플리션 큐 헤드 포인터(2024)가 증가할 수 있다.
단계 S414에서, 호스트 인터페이스(132)는 호스트(102)로 인터럽트 신호를 제공할 수 있다.
단계 S416에서, 호스트(102)는 커맨드를 완료할 수 있다.
단계 S418에서, 호스트(102)는 업데이트된 컴플리션 큐 헤드 포인터(2024)를 메모리 시스템(110)으로 제공할 수 있다. 호스트 인터페이스(132)는 업데이트된 컴플리션 큐 헤드 포인터(2024)를 도어벨 레지스터(2022)에 저장할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 사전 동작을 설명하기 위한 도면이다.
도 5a 내지 5c는 메모리(144)에 저장될 수 있는 커맨드 큐(136) 및 커맨드 정보 큐(536)를 도시한다.
커맨드 큐(136)는 도 1을 참조하여 설명된 바와 같이 호스트(102)로부터 페치된 커맨드를 큐잉할 수 있다. 커맨드 정보 큐(536)는 미 페치 커맨드에 대한 커맨드 정보를 큐잉할 수 있다.
도 5a는 커맨드 큐(136)에는 커맨드가 큐잉되어 있지 않으며 커맨드 정보 큐(536)에 미 페치 커맨드들의 커맨드 정보가 큐잉된 상태를 예시한다. 예를 들어, 호스트(102)로부터 제1 내지 제4 커맨드의 순서대로 도어벨이 울릴 수 있다. 호스트 인터페이스(132)는 도어벨이 울린 순서대로 상기 제1 내지 제4 커맨드에 각각 대응하는 제1 내지 제4 커맨드 정보를 커맨드 정보 큐(536)에 큐잉할 수 있다.
호스트 인터페이스(132)는 미 페치 커맨드들의 커맨드 정보(2026)에 기초하여 미 페치 커맨드들에 대한 사전 동작을 수행할 수 있다.
사전 동작의 제1 예로, 호스트 인터페이스(132)는 미 페치 커맨드들의 커맨드 정보(2026)에 포함된 어드레스 정보에 기초하여 미 페치 커맨드들이 처리될 순서를 결정할 수 있다.
사전 동작의 제2 예로, 호스트 인터페이스(132)는 상기 어드레스 정보에 기초하여 메모리(144)에 상기 미 페치 커맨드들을 위한 버퍼 영역을 할당할 수 있다. 예를 들어, 호스트 인터페이스(132)는 미 페치 커맨드들의 데이터 청크의 사이즈 정보를 참조하여 할당할 버퍼 영역의 크기를 결정할 수 있다.
도 5b는 호스트 인터페이스(132)에 의해 미 페치 커맨드들이 처리될 순서가 변경된 것을 예시한다.
예를 들어, 호스트 인터페이스(132)는 제1 커맨드에 의해 처리될 제1 데이터 청크와 제3 커맨드에 의해 처리될 제3 데이터 청크의 어드레스가 서로 연속하는 경우, 제1 커맨드와 제3 커맨드가 연속해서 처리될 수 있도록 제2 커맨드와 제3 커맨드의 처리 순서를 변경할 수 있다.
호스트 인터페이스(132)는 서브미션 큐(1022)로부터 페치되는 커맨드를 커맨드 큐(136)에 큐잉할 때 상기 커맨드 정보 큐(536)에서 결정된 순서대로 큐잉할 수 있다. 예를 들어, 호스트 인터페이스(132)는 미 페치 커맨드들을 서브미션 큐(1022)에 큐잉된 순서대로 페치하되, 페치된 큐를 커맨드 큐(136)에 큐잉할 때 상기 커맨드 정보 큐(536)에서 결정된 처리 순서를 참조하여 커맨드 큐(136)에 큐잉된 커맨드들 간 순서를 조정할 수 있다.
도 5c는 페치된 커맨드들이 상기 변경된 순서에 따라 커맨드 큐(136)에 큐잉된 것을 예시한다. 예를 들어, 커맨드 큐(136)는 도 5b에서 결정된 커맨드 처리 순서와 동일하게 제1 커맨드, 제3 커맨드, 제2 커맨드 및 제4 커맨드의 순서로 커맨드들을 큐잉할 수 있다.
본 발명의 실시 예에 따르면, 호스트 인터페이스(132)는 호스트(102)로부터 도어벨이 울릴 때 서브미션 큐 테일 레지스터(2022)뿐만 아니라 커맨드 정보(2026)를 함께 수신할 수 있다. 호스트 인터페이스(132)는 커맨드 정보(2026)를 사용하여 미 페치 커맨드에 대한 사전 동작을 수행할 수 있다. 예를 들어, 상기 사전 동작은 상기 미 페치 커맨드를 위한 버퍼 할당 동작 및 미 페치 커맨드들의 처리 순서 결정 동작을 포함할 수 있다. 호스트 인터페이스(132)는 상기 미 페치 커맨드를 페치한 이후, 상기 사전 동작 결과에 기초하여 상기 페치된 커맨드를 처리할 수 있다.
호스트 인터페이스(132)가 미 페치 커맨드에 대해서 사전 동작을 수행하면 상기 커맨드를 페치한 이후 버퍼 할당 동작을 수행하지 않을 수 있으므로 페치된 커맨드의 처리 시간이 단축될 수 있다. 그리고, 호스트 인터페이스(132)가 상기 커맨드가 페치되기 전에 결정된 처리 순서에 기초하여 커맨드를 처리할 수 있으므로 커맨드들을 효율적으로 처리할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치

Claims (12)

  1. 데이터 처리 시스템에 있어서,
    메모리 시스템; 및
    내부 서브미션 큐에 커맨드가 큐잉되면 서브미션 큐 테일 포인터 및 상기 커맨드의 커맨드 정보를 상기 메모리 시스템으로 제공하는 호스트를 포함하고,
    상기 메모리 시스템은
    상기 커맨드 정보에 기초하여 상기 커맨드에 대한 사전 동작을 수행하고, 상기 서브미션 큐로부터 상기 커맨드를 페치하고, 상기 메모리 시스템에 포함된 커맨드 큐에 상기 페치된 커맨드를 큐잉하고 상기 큐잉된 커맨드를 처리하고, 상기 큐잉된 커맨드의 처리가 완료되면 상기 호스트의 컴플리션 큐로 완료 응답을 제공하는
    데이터 처리 시스템.
  2. 제1항에 있어서,
    상기 커맨드 정보는
    어드레스 정보, 커맨드 유형 정보 및 서브미션 큐 식별자 정보를 포함하는
    데이터 처리 시스템.
  3. 제2항에 있어서,
    상기 커맨드에 대한 사전 동작은
    상기 커맨드를 포함하는 미 페치 커맨드들 각각의 상기 어드레스 정보에 기초하여 상기 미 페치 커맨드들의 처리 순서를 결정하는 처리 순서 결정 동작을 포함하는
    데이터 처리 시스템.
  4. 제3항에 있어서,
    상기 메모리 시스템은
    상기 서브미션 큐에 커맨드가 큐잉된 순서에 따라 상기 커맨드를 페치하고, 상기 처리 순서 결정 동작에 의해 결정된 순서에 따라 상기 커맨드 큐에 상기 페치된 커맨드를 큐잉하는
    데이터 처리 시스템.
  5. 제2항에 있어서,
    상기 어드레스 정보는
    상기 커맨드에 의해 처리될 데이터 청크의 시작 어드레스 정보 및 상기 데이터 청크의 사이즈 정보를 포함하는
    데이터 처리 시스템.
  6. 제5항에 있어서,
    상기 커맨드에 대한 사전 동작은
    상기 커맨드를 처리하기 위해 상기 데이터 청크의 사이즈 정보에 기초하여 상기 메모리 시스템에 포함된 버퍼 영역을 할당하는 버퍼 할당 동작을 포함하는
    데이터 처리 시스템.
  7. 메모리 시스템에 있어서,
    데이터를 저장하는 메모리 장치;
    호스트로부터 서브미션 큐 테일 포인터 및 상기 테일 포인터에 대응하는 커맨드의 커맨드 정보를 수신하고, 상기 커맨드 정보에 기초하여 상기 커맨드에 대한 사전 동작을 수행하고, 상기 호스트의 서브미션 큐로부터 상기 커맨드를 페치하는 호스트 인터페이스;
    상기 페치된 커맨드를 큐잉하는 커맨드 큐; 및
    상기 메모리 장치를 제어함으로써 상기 커맨드 큐에 큐잉된 커맨드를 처리하는 프로세서를 포함하고,
    상기 호스트 인터페이스는
    상기 큐잉된 커맨드의 처리가 완료되면 상기 호스트의 컴플리션 큐로 완료 응답을 제공하는
    메모리 시스템.
  8. 제7항에 있어서,
    상기 커맨드 정보는
    어드레스 정보, 커맨드 유형 정보 및 서브미션 큐 식별자 정보를 포함하는
    메모리 시스템.
  9. 제8항에 있어서,
    상기 커맨드에 대한 사전 동작은
    상기 커맨드를 포함하는 미 페치 커맨드들 각각의 상기 어드레스 정보에 기초하여 상기 미 페치 커맨드들의 처리 순서를 결정하는 처리 순서 결정 동작을 포함하는
    메모리 시스템.
  10. 제9항에 있어서,
    상기 호스트 인터페이스는
    상기 서브미션 큐에 커맨드가 큐잉된 순서에 따라 상기 커맨드를 페치하고, 상기 처리 순서 결정 동작에 의해 결정된 순서에 따라 상기 커맨드 큐에 상기 페치된 커맨드를 큐잉하는
    메모리 시스템.
  11. 제8항에 있어서,
    상기 어드레스 정보는
    상기 커맨드에 의해 처리될 데이터 청크의 시작 어드레스 정보 및 상기 데이터 청크의 사이즈 정보를 포함하는
    메모리 시스템.
  12. 제11항에 있어서,
    상기 커맨드에 대한 사전 동작은
    상기 커맨드를 처리하기 위해 상기 데이터 청크의 사이즈 정보에 기초하여 상기 메모리 시스템에 포함된 버퍼 영역을 할당하는 버퍼 할당 동작을 포함하는
    메모리 시스템.
KR1020200118428A 2020-09-15 2020-09-15 메모리 시스템 및 데이터 처리 시스템 KR20220036169A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200118428A KR20220036169A (ko) 2020-09-15 2020-09-15 메모리 시스템 및 데이터 처리 시스템
US17/238,935 US11662947B2 (en) 2020-09-15 2021-04-23 Memory system and data processing system performing operation on commands before fetching of commands
CN202110664807.5A CN114185480A (zh) 2020-09-15 2021-06-16 存储器系统和数据处理系统
US17/401,994 US11762590B2 (en) 2020-09-15 2021-08-13 Memory system and data processing system including multi-core controller for classified commands

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200118428A KR20220036169A (ko) 2020-09-15 2020-09-15 메모리 시스템 및 데이터 처리 시스템

Publications (1)

Publication Number Publication Date
KR20220036169A true KR20220036169A (ko) 2022-03-22

Family

ID=80539376

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200118428A KR20220036169A (ko) 2020-09-15 2020-09-15 메모리 시스템 및 데이터 처리 시스템

Country Status (3)

Country Link
US (1) US11662947B2 (ko)
KR (1) KR20220036169A (ko)
CN (1) CN114185480A (ko)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8880800B2 (en) 2011-05-20 2014-11-04 Promise Technology, Inc. Redundant array of independent disks system with inter-controller communication and method of operation thereof
KR102114109B1 (ko) 2013-10-17 2020-05-22 에스케이하이닉스 주식회사 데이터 저장 장치
US9911477B1 (en) 2014-04-18 2018-03-06 Altera Corporation Memory controller architecture with improved memory scheduling efficiency
US10019161B2 (en) * 2015-08-31 2018-07-10 Sandisk Technologies Llc Out of order memory command fetching
KR102549611B1 (ko) * 2016-04-01 2023-06-30 삼성전자주식회사 스토리지 장치 및 그것의 이벤트 통지 방법
JP2018160155A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 記憶装置
US10725835B2 (en) * 2017-05-03 2020-07-28 Western Digital Technologies, Inc. System and method for speculative execution of commands using a controller memory buffer
KR20200114149A (ko) 2019-03-27 2020-10-07 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US20210049915A1 (en) 2019-08-16 2021-02-18 The Boeing Company Aircraft to ground data systems and computing methods
US11269777B2 (en) * 2019-09-25 2022-03-08 Facebook Technologies, Llc. Systems and methods for efficient data buffering
KR20220050407A (ko) 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작방법

Also Published As

Publication number Publication date
CN114185480A (zh) 2022-03-15
US11662947B2 (en) 2023-05-30
US20220083271A1 (en) 2022-03-17

Similar Documents

Publication Publication Date Title
KR100708128B1 (ko) 낸드 플래시 메모리 제어 장치 및 방법
US10860231B2 (en) Memory system for adjusting map segment based on pattern and operating method thereof
US11449418B2 (en) Controller and method for selecting victim block for wear leveling operation
US20190171392A1 (en) Method of operating storage device capable of reducing write latency
US11762590B2 (en) Memory system and data processing system including multi-core controller for classified commands
US11494318B2 (en) Controller and operation method thereof
US11210226B2 (en) Data storage device and method for first processing core to determine that second processing core has completed loading portion of logical-to-physical mapping table thereof
KR20210115954A (ko) 컨트롤러 및 메모리 시스템
KR20200137244A (ko) 메모리 시스템 및 그것의 동작방법
US20190042415A1 (en) Storage model for a computer system having persistent system memory
KR20190051530A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR102653373B1 (ko) 컨트롤러 및 컨트롤러의 동작방법
US11182289B1 (en) Memory system and operating method thereof
US11922062B2 (en) Controller and operating method thereof
US11409444B2 (en) Memory system and operation method thereof
KR20220036169A (ko) 메모리 시스템 및 데이터 처리 시스템
US20170090947A1 (en) Electronic apparatus and booting method thereof
US20220156003A1 (en) Controller and operation method thereof
US11782746B2 (en) Memory system and operating method thereof
US11249686B2 (en) Controller for handling an abort command using a regeneration queue and operation method thereof
KR20220010303A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
TW201604772A (zh) 資料儲存裝置及操作該資料儲存裝置的方法
CN114691534A (zh) 控制器以及包括控制器的存储器系统
KR20160015784A (ko) 데이터 저장 장치 및 그것의 동작 방법