KR20200137244A - 메모리 시스템 및 그것의 동작방법 - Google Patents

메모리 시스템 및 그것의 동작방법 Download PDF

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 복수의 메모리 다이들을 포함하는 메모리 장치; 프로그램 디스크립터 및 제1 리드 디스크립터를 큐잉하여 상기 메모리 장치로 순차 제공하는 커맨드 큐; 상기 프로그램 디스크립터에 응답하여 제1 물리 주소에 대해 수행한 프로그램 동작이 패일된 경우 제2 물리 주소에 대해 다시 프로그램 동작을 수행하는 에러 핸들링 동작을 수행하도록 상기 메모리 장치를 제어하는 프로그램 관리부; 상기 패일된 프로그램 동작에 대한 상기 제1 물리 주소를 임시 저장하는 패일 관리 버퍼; 상기 제1 리드 디스크립터에 포함된 물리 주소가 상기 저장된 제1 물리 주소와 일치할 경우 상기 커맨드 큐로부터 상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 큐 관리부; 및 상기 에러 핸들링 동작이 성공한 경우, 상기 예외 신호에 응답하여 상기 제2 물리 주소를 포함하는 제2 리드 디스크립터를 생성하여 상기 커맨드 큐로 인큐하는 디스크립터 생성부를 포함하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 리드 동작을 효율적으로 수행하기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 프로그램 패일이 발생한 페이지를 물리 주소로 갖는 리드 디스크립터가 커맨드 큐에 큐잉된 경우, 프로그램 패일된 데이터에 대한 에러 핸들링에 따라 상기 데이터가 다시 성공적으로 프로그램된 물리 주소를 갖는 리드 디스크립터를 생성하여 프로그램 패일된 데이터를 리드하는 문제를 방지할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 복수의 메모리 다이들을 포함하는 메모리 장치; 프로그램 디스크립터 및 제1 리드 디스크립터를 큐잉하여 상기 메모리 장치로 순차 제공하는 커맨드 큐; 상기 프로그램 디스크립터에 응답하여 제1 물리 주소에 대해 수행한 프로그램 동작이 패일된 경우 제2 물리 주소에 대해 다시 프로그램 동작을 수행하는 에러 핸들링 동작을 수행하도록 상기 메모리 장치를 제어하는 프로그램 관리부; 상기 패일된 프로그램 동작에 대한 상기 제1 물리 주소를 임시 저장하는 패일 관리 버퍼; 상기 제1 리드 디스크립터에 포함된 물리 주소가 상기 저장된 제1 물리 주소와 일치할 경우 상기 커맨드 큐로부터 상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 큐 관리부; 및 상기 에러 핸들링 동작이 성공한 경우, 상기 예외 신호에 응답하여 상기 제2 물리 주소를 포함하는 제2 리드 디스크립터를 생성하여 상기 커맨드 큐로 인큐하는 디스크립터 생성부
를 포함하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 프로그램 디스크립터 및 제1 리드 디스크립터를 커맨드 큐에 큐잉하는 단계; 상기 프로그램 디스크립터에 응답하여 제1 물리 주소에 대해 수행한 프로그램 동작이 패일된 경우 제2 물리 주소에 대해 다시 프로그램 동작을 수행하는 에러 핸들링 동작을 수행하는 단계; 상기 패일된 프로그램 동작에 대한 상기 제1 물리 주소를 패일 관리 버퍼에 임시 저장하는 단계; 상기 제1 리드 디스크립터에 포함된 물리 주소가 상기 저장된 제1 물리 주소와 일치할 경우 상기 커맨드 큐로부터 상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 단계; 및 상기 에러 핸들링 동작이 성공한 경우, 상기 예외 신호에 응답하여 상기 제2 물리 주소를 포함하는 제2 리드 디스크립터를 생성하여 상기 커맨드 큐로 인큐하는 단계를 포함하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 프로그램 패일이 발생한 페이지의 물리 주소와 커맨드 큐에 큐잉된 리드 디스크립터의 물리 주소가 동일한 경우 상기 리드 디스크립터를 상기 커맨드 큐로부터 삭제하고, 프로세서로 예외 신호를 제공하는 메모리 인터페이스 유닛을 포함할 수 있다. 상기 프로세서는 상기 예외 신호에 응답하여 에러 핸들링 동작에 따라 프로그램 패일된 데이터가 다시 프로그램된 새로운 물리 주소를 갖는 리드 디스크립터를 생성하여 상기 커맨드 큐에 인큐함으로써 프로그램 패일된 데이터를 리드하는 현상을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 3은 디스크립터(Descriptor)의 자료 구조를 설명하기 위한 도면이다.
도 4는 큐잉된 리드 디스크립터에 포함된 물리 주소와 프로그램 패일이 발생한 물리 주소가 동일한 경우 발생하는 문제점을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다.
도 6은 커맨드 큐 및 패일 관리 버퍼를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다. 도 5를 참조하여 후술하는 바와 같이, 프로세서(134)는 맵핑부(502), 프로그램 관리부(504) 및 디스크립터 생성부(506)를 포함할 수 있다. 메모리 인터페이스 유닛(142)은 큐 관리부(512), 커맨드 큐(514) 및 패일 관리 버퍼(516)를 포함할 수 있다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
다음으로, 도 2를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 2는, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
도 3은 디스크립터(Descriptor)의 자료 구조를 설명하기 위한 도면이다.
호스트(102)로부터 커맨드(Command)와 논리 주소(Logical Address)가 제공되면, 메모리 시스템(110)은 상기 논리 주소에 대응하는 물리 주소를 맵핑(Mapping)할 수 있다. 구체적으로, 프로세서(134)는 프로그램 커맨드, 논리 주소 및 데이터가 제공된 경우, 상기 데이터가 저장될 물리 주소를 상기 논리 주소와 맵핑할 수 있다. 또한, 프로세서(134)는 리드 커맨드와 논리 주소가 제공된 경우, FTL을 구동하여 상기 논리 주소에 대응하는 물리 주소를 탐색할 수 있다. 프로세서(134)는 맵핑을 수행한 이후, 커맨드의 종류, 논리 주소 및 물리 주소에 대한 정보를 포함하는 디스크립터를 생성할 수 있다.
도 3을 참조하면, 디스크립터(DSC)는 커맨드의 종류(CMD TYPE), 물리 주소(PBA), 버퍼 오프셋(BUFFER OFFSET) 및 논리 주소(LBA)에 대한 정보를 포함할 수 있다. 디스크립터(DSC)는 복수의 영역들로 구분될 수 있으며, 제1 영역(302) 내지 제4 영역(308)은 각각 상기 커맨드 종류(CMD TYPE), 물리 주소(PBA), 버퍼 오프셋(BUFFER OFFSET) 및 논리 주소(LBA)에 대한 정보를 저장할 수 있다.
예를 들어, 프로그램 디스크립터의 경우, 상기 제1 영역(302)에 저장된 정보는 프로그램 커맨드일 수 있으며, 상기 제2 영역(304)에 저장된 정보는 유저 데이터가 저장될 물리 주소일 수 있다. 상기 제3 영역에 저장된 정보는 상기 유저 데이터가 저장된 호스트 버퍼의 오프셋 값이며, 상기 제4 영역에 저장된 정보는 상기 유저 데이터에 대한 논리 주소일 수 있다. 비록 도면에 도시되지 아니하였지만, 상기 프로그램 디스크립터는 유저 데이터 영역을 더 포함할 수 있다.
또한, 리드 디스크립터의 경우, 상기 제1 영역(302)에 저장된 정보는 리드 커맨드일 수 있으며, 상기 제2 영역에 저장된 정보는 상기 리드 커맨드에 대한 데이터가 저장된 물리 주소일 수 있다. 상기 제3 영역에 저장된 정보는 리드된 데이터가 저장될 호스트 버퍼의 오프셋 값이며, 상기 제4 영역에 저장된 정보는 상기 물리 주소에 대응하는 논리 주소일 수 있다.
프로세서(134)는 상기 디스크립터(DSC)를 생성하여 메모리 인터페이스 유닛(142)에 포함된 커맨드 큐에 인큐할 수 있다. 메모리 인터페이스 유닛(142)은 상기 디스크립터(DSC)를 순차적으로 메모리 장치(150)로 제공하여 상기 디스크립터(DSC)에 포함된 커맨드에 대응하는 동작을 수행하도록 상기 메모리 장치(150)를 제어할 수 있다.
프로세서(134)는 논리 주소에 대응하는 물리 주소를 맵핑하기 위해, 논리 주소에 대한 물리 주소(Logical To Physical: L2P) 정보를 생성하여 메모리(144)에 저장할 수 있다. 프로세서(134)는 호스트(102)로부터 프로그램 커맨드, 논리 주소 및 유저 데이터가 제공되면, 상기 유저 데이터가 저장될 물리 주소를 탐색할 수 있다. 메모리 장치(150)가 상기 유저 데이터를 상기 물리 주소에 프로그램하는 동안, 프로세서(134)는 상기 L2P 정보를 업데이트할 수 있다. 이후 상기 논리 주소에 대한 리드 커맨드가 제공되면, 프로세서(134)는 상기 L2P 정보에 기초하여 상기 유저 데이터가 저장된 물리 주소를 갖는 리드 디스크립터를 생성하고, 상기 리드 디스크립터를 커맨드 큐에 인큐할 수 있다. 상기 L2P 정보를 업데이트하는 시간은 상기 유저 데이터의 프로그램 시간보다 짧기 때문에 상기 유저 데이터가 프로그램되는 동안 프로세서(134)는 L2P 정보 업데이트 동작을 완료할 수 있다.
따라서, 커맨드 큐에 프로그램 디스크립터가 먼저 인큐되고, 상기 프로그램 디스크립터에 대한 프로그램 동작의 성공 여부가 확인되기 이전에 상기 프로그램 디스크립터의 물리 주소와 동일한 물리 주소를 갖는 리드 디스크립터가 인큐될 수 있다. 만약 상기 프로그램 동작이 패일된 경우, 메모리 장치(150)는 상기 리드 디스크립터에 따라 프로그램 패일이 발생한 물리 주소로부터 프로그램 패일된 유저 데이터를 리드하는 문제가 발생한다.
도 4는 큐잉된 리드 디스크립터에 포함된 물리 주소와 프로그램 패일이 발생한 물리 주소가 동일한 경우 발생하는 문제점을 설명하기 위한 도면이다.
메모리 장치(150)가 상기 유저 데이터(DATA)를 제5 물리 주소(PBA 5)를 갖는 제1 메모리 블록(MEMORY BLK1)에 프로그램하는 동안, 프로세서(134)는 상기 유저 데이터(DATA)에 대한 L2P 정보를 업데이트할 수 있다 이후 상기 유저 데이터(DATA)에 대응하는 논리 주소에 대한 리드 커맨드가 제공되면, 프로세서(134)는 상기 L2P 정보에 기초하여 상기 제5 물리 주소(PBA5)를 갖는 리드 디스크립터(R_DSC)를 생성하고, 상기 리드 디스크립터(R_DSC)를 커맨드 큐에 인큐할 수 있다.
메모리 장치(150)는 상기 제5 물리 주소(PBA 5)에 대한 프로그램 동작이 완료되면 상기 프로그램 동작의 성공 여부를 확인하는 프로그램 검증 동작을 수행할 수 있다. 상기 프로그램 검증 동작 수행 결과, 상기 제5 물리 주소(PBA 5)에 대한 프로그램 동작이 패일(PGM FAIL)된 경우, 프로세서(134)는 상기 유저 데이터(DATA)에 대해 에러 핸들링 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 상기 에러 핸들링 동작은 프로그램 패일된 제5 물리 주소(PBA 5)에 대한 제1 메모리 블록(MEMORY BLK1)이 아닌 새로운 제10 물리 주소(PBA 10)를 갖는 새로운 정상 메모리 블록인 제2 메모리 블록(MEMORY BLK2)에 상기 유저 데이터(DATA)를 다시 프로그램하는 동작을 의미한다.
메모리 인터페이스 유닛(142)에 인큐된 리드 디스크립터(R_DSC)는 프로그램 패일이 발생한 제5 물리 주소(PBA 5)에 대한 정보를 포함하고 있으므로, 메모리 장치(150)가 상기 리드 디스크립터에 따라 리드 동작을 수행할 경우, 상기 에러 핸들링에 따라 변경된 새로운 물리 주소인 제10 물리 주소(PBA 10)가 아닌, 프로그램 패일이 발생한 제5 물리 주소(PBA 5)로부터 유저 데이터(DATA)를 리드하는 문제가 발생한다.
종래 기술에 따르면, 프로그램 패일이 발생한 물리 주소에 저장된 데이터를 리드하는 문제를 방지하기 위해 프로세서는 프로그램 동작 수행 중인 물리 주소 또는 커맨드 큐에 인큐된 프로그램 디스크립터에 포함된 제1 물리 주소에 대한 정보를 저장한다. 이후 리드 커맨드와 논리 주소가 제공되면, 프로세서는 상기 논리 주소를 제2 물리 주소로 맵핑한 이후 리드 디스크립터를 생성할 수 있으며, 상기 제1 및 제2 물리 주소가 동일한 경우, 상기 리드 디스크립터를 커맨드 큐에 인큐하지 아니한다. 만약, 상기 제1 물리 주소에 대한 프로그램이 패일된 경우, 프로세서는 에러 핸들링을 수행하여 상기 패일된 데이터를 제3 물리 주소를 갖는 정상 메모리 블록에 프로그램하고, 상기 리드 디스크립터의 물리 주소가 상기 제3 물리 주소를 갖도록 상기 리드 디스크립터를 업데이트할 수 있다.
종래 기술에 따르면, 프로그램 패일이 발생한 제1 물리 주소와 맵핑 동작에 따라 생성된 리드 디스크립터의 제2 물리 주소가 동일한 경우, 상기 리드 디스크립터를 커맨드 큐에 인큐하지 아니하므로, 패일된 데이터를 리드하는 문제를 방지할 수 있지만, 프로세서가 직접 상기 제1 및 제2 물리 주소를 비교하는 동작을 수행하므로 프로세서의 성능이 저하되는 문제가 발생한다. 예를 들어, 프로세서는 메모리 시스템의 제반 동작을 제어하므로, 동 시간대에 많은 동작을 제어할 수 있으며 만약 프로세서가 상기 제1 및 제2 물리 주소를 비교하는 동작을 수행할 경우 상기 동 시간대에 수행되는 많은 동작들의 성능은 저하될 수 있다. 또한, 에러 핸들링 동작이 완료될 때까지 프로세서는 리드 디스크립터를 인큐하지 아니하고 대기하므로, 제어 동작이 지연되는 문제도 발생한다.
본 발명의 일 실시예에 따르면, 프로세서(134)는 현재 프로그램 수행 중인 물리 주소에 대한 리드 디스크립터가 생성된 경우에도 상기 리드 디스크립터를 메모리 인터페이스 유닛(142)으로 제공할 수 있다. 메모리 인터페이스 유닛(142)은 상기 리드 디스크립터를 커맨드 큐에 인큐할 수 있다. 메모리 인터페이스 유닛(142)은 프로그램 패일이 발생한 제1 물리 주소에 대한 정보를 저장할 수 있다. 메모리 인터페이스 유닛(142)은 상기 제1 물리 주소와 동일한 물리 주소를 포함하는 리드 디스크립터가 상기 커맨드 큐에 인큐된 경우, 상기 리드 디스크립터를 삭제한 이후 프로세서(134)로 예외 신호를 제공할 수 있다. 프로세서(134)는 프로그램 패일이 발생한 데이터의 논리 주소를 새로운 물리 주소인 제2 물리 주소로 맵핑한 이후 상기 예외 신호에 응답하여, 상기 제2 물리 주소를 갖는 리드 디스크립터를 생성할 수 있다. 이후 프로세서(134)는 다시 상기 메모리 인터페이스 유닛(142)으로 상기 리드 디스크립터를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 프로세서(134)는 현재 프로그램 수행 중인 물리 주소와 리드 디스크립터에 포함된 물리 주소가 일치하는지 여부를 판단하지 아니할 수 있다. 또한, 프로세서(134)는 에러 핸들링 동작의 완료여부와 무관하게 리드 디스크립터를 커맨드 큐에 인큐하도록 메모리 인터페이스 유닛(142)을 제어할 수 있다. 따라서, 프로그램 패일이 발생한 물리 주소에 저장된 유저 데이터를 리드하는 문제를 방지할 수 있는 동시에 프로세서(134)의 동작 성능도 향상될 수 있으므로, 결과적으로 리드 동작의 성능도 향상될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템(110)을 상세히 나타내는 도면이다. 도 5는 도 1의 데이터 처리 시스템(100)에서 본 발명과 관련된 구성만을 간략히 도시하고 있다.
컨트롤러(130)는 프로세서(134) 및 메모리 인터페이스 유닛(142)을 포함할 수 있다. 프로세서(134)는 맵핑부(502), 프로그램 관리부(504) 및 디스크립터 생성부(506)를 포함할 수 있다. 메모리 인터페이스 유닛(142)은 큐 관리부(512), 커맨드 큐(514) 및 패일 관리 버퍼(516)를 포함할 수 있다. 비록 도면에 도시되지 아니하였지만, 프로세서(134)는 리드 동작을 수행하도록 메모리 장치(150)를 제어하는 리드 관리부를 포함할 수 있다.
프로그램 관리부(504)는 프로그램 동작 및 에러 핸들링 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 프로그램 관리부(504)는 상기 프로그램 동작이 패일된 경우, 상기 에러 핸들링 동작을 수행하도록 상기 메모리 장치(150)를 제어할 수 있다. 상기 에러 핸들링 동작은 프로그램 패일이 발생한 메모리 블록 이외의 정상 메모리 블록에 유저 데이터를 다시 프로그램하는 동작을 의미한다. 프로그램 관리부(504)는 유저 데이터가 프로그램된 물리 주소에 대한 정보를 맵핑부(502)로 제공할 수 있다.
맵핑부(502)는 상기 물리 주소에 대한 정보에 기초하여 L2P 정보를 생성할 수 있다. 맵핑부(502)는 상기 L2P 정보에 기초하여 호스트(102)로부터 제공된 논리 주소(LBA)를 물리 주소(PBA)로 변환할 수 있다. 맵핑부(502)는 호스트(102)로부터 제공된 리드 커맨드(READ_CMD) 및 논리 주소(LBA)에 기초하여 상기 논리 주소(LBA)를 상기 리드 커맨드(READ_CMD)에 대한 유저 데이터가 저장된 물리 주소(PBA)로 변환할 수 있다. 맵핑부(502)는 상기 물리 주소(PBA)에 대한 정보를 디스크립터 생성부(506)로 제공할 수 있다.
디스크립터 생성부(506)는 호스트(102)로부터 제공된 커맨드, 논리 주소 및 맵핑부(502)로부터 제공된 물리 주소(PBA)에 기초하여 디스크립터를 생성할 수 있다. 호스트(102)로부터 리드 커맨드(READ_CMD)가 제공되면, 디스크립터 생성부(506)는 리드 디스크립터(READ_DSC)를 생성할 수 있다. 앞서 도 3을 참조하여 설명한 바와 같이, 리드 디스크립터(READ_DSC)는 복수의 영역들을 포함하는 구조를 가질 수 있으며, 커맨드 종류, 논리 주소 및 물리 주소에 대한 정보를 포함할 수 있다. 디스크립터 생성부(506)는 상기 리드 디스크립터(READ_DSC)를 메모리 인터페이스 유닛(142)으로 제공할 수 있다.
큐 관리부(512)는 상기 제공된 리드 디스크립터(READ_DSC)를 커맨드 큐(514)에 인큐할 수 있다. 또한, 큐 관리부(512)는 프로그램 패일이 발생한 프로그램 디스크립터를 패일 관리 버퍼(516)에 저장할 수 있다. 큐 관리부(512)는 상기 패일 관리 버퍼(516)에 저장된 프로그램 디스크립터의 물리 주소와 상기 커맨드 큐(514)에 인큐된 리드 디스크립터(READ_DSC)의 물리 주소가 일치하면, 상기 리드 디스크립터(READ_DSC)를 상기 커맨드 큐(514)로부터 삭제할 수 있다. 예를 들어, 큐 관리부(512)는 커맨드 큐(514)에 큐잉된 상기 리드 디스크립터(READ_DSC)를 메모리 장치(150)로 제공하지 아니하고, 상기 리드 디스크립터(READ_DSC)를 상기 커맨드 큐(514)로부터 삭제할 수 있다. 큐 관리부(512)는 상기 리드 디스크립터(READ_DSC)를 삭제한 이후 디스크립터 생성부(506)로 예외 신호(SIG_EXCEPTION)를 제공할 수 있다.
비록 도 5는 하나의 커맨드 큐(514) 및 하나의 패일 관리 버퍼(516)를 도시하였지만, 본 발명의 다른 일 실시예에 따르면, 메모리 인터페이스 유닛(142)은 메모리 장치(150)에 포함된 메모리 다이들 각각에 대응하는 커맨드 큐 및 패일 관리 버퍼를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 큐 관리부(512)는 프로그램 패일이 발생한 물리 주소와 동일한 물리 주소를 갖는 리드 디스크립터(READ_DSC)가 커맨드 큐(514)에 인큐된 경우, 메모리 장치(150)가 상기 리드 디스크립터(READ_DSC)에 따라 패일된 데이터를 리드하지 아니하도록 상기 리드 디스크립터(READ_DSC)를 상기 커맨드 큐(514)로부터 삭제할 수 있다. 또한, 상기 큐 관리부(512)는 디스크립터 생성부(506)로 예외 신호(SIG_EXCEPTION)을 제공함으로써, 에러 핸들링 동작이 성공한 경우에, 상기 리드 디스크립터(READ_DSC)의 물리 주소가 상기 에러 핸들링 동작에 따라 변경된 새로운 물리 주소를 갖도록 상기 디스크립터 생성부(506)를 제어할 수 있다.
도 6은 커맨드 큐 및 패일 관리 버퍼를 도시한 도면이다.
커맨드 큐(514)는 디스크립터 생성부(506)로부터 제공된 디스크립터를 큐잉할 수 있다. 예를 들어, 커맨드 큐(514)는 제1 내지 제3 프로그램 디스크립터(W1_DSC 내지 W3_DSC) 및 제1 리드 디스크립터(R1_DSC)를 큐잉할 수 있다. 패일 관리 버퍼(516)는 프로그램 패일이 발생한 디스크립터에 대한 정보를 버퍼링할 수 있다. 구체적으로, 만약 제1 및 제3 프로그램 디스크립터(W1_DSC 및 W3_DSC)에 대한 프로그램 동작은 성공(PASS)하고, 제 2 프로그램 디스크립터(W2_DSC)에 대한 프로그램 동작은 패일(FAIL)된 경우, 큐 관리부(512)는 상기 제2 프로그램 디스크립터(W2_DSC)에 대한 정보를 패일 관리 버퍼(516)에 저장할 수 있다.
큐 관리부(512)는 커맨드 큐(514)에 새로운 리드 디스크립터가 인큐될 때마다, 상기 리드 디스크립터의 물리 주소와 상기 패일 관리 버퍼(516)에 저장된 제2 프로그램 디스크립터(W2_DSC)의 물리 주소를 비교할 수 있다. 예를 들어, 제2 리드 디스크립터(R2_DSC)가 커맨드 큐(514)에 인큐될 때, 큐 관리부(512)는 상기 제2 리드 디스크립터(R2_DSC)의 물리 주소와 상기 제2 프로그램 디스크립터(W2_DSC)의 물리 주소를 비교할 수 있다. 본 발명의 다른 일 실시예에 따르면, 큐 관리부(512)는 패일 관리 버퍼(516)에 패일된 물리 주소가 저장될 때마다 커맨드 큐(514)에 큐잉된 리드 디스크립터의 물리 주소와 상기 패일된 물리 주소를 비교할 수 있다. 상기 제2 리드 디스크립터(R2_DSC)의 물리 주소와 상기 제2 프로그램 디스크립터(W2_DSC)의 물리 주소가 일치할 경우, 큐 관리부(512)는 커맨드 큐(514)에 큐잉된 제2 리드 디스크립터(R2_DSC)를 삭제하고, 디스크립터 생성부(506)로 예외 신호(SIG_EXCEPTION)를 제공할 수 있다.
다시 도 5로 돌아와, 디스크립터 생성부(506)는 상기 제공된 예외 신호(SIG_EXCEPTION)에 응답하여, 리드 디스크립터를 다시 생성할 수 있다. 구체적으로, 프로그램 관리부(504)는 에러 핸들링 동작이 성공한 경우에, 상기 에러 핸들링 동작에 따라 패일된 데이터를 다시 프로그램하여 변경된 물리 주소(NEW_PBA)에 대한 정보를 맵 관리부(502)로 제공할 수 있으며, 맵 관리부(502)는 상기 물리 주소(NEW_PBA)에 기초하여 L2P 정보를 업데이트할 수 있다. 맵 관리부(502)는 상기 업데이트된 L2P 정보에 기초하여 디스크립터 생성부(506)로 상기 물리 주소(NEW_PBA)에 대한 정보를 제공할 수 있다. 디스크립터 생성부(506)는 상기 물리 주소(NEW_PBA)에 기초하여 리드 디스크립터를 다시 생성함으로써, 상기 에러 핸들링 동작에 따라 변경된 새로운 물리 주소(NEW_PBA)로부터 유저 데이터를 리드하도록 메모리 장치(150)를 제어할 수 있다. 디스크립터 생성부(506)는 상기 리드 디스크립터(READ_DSC_UPDATE)를 메모리 인터페이스 유닛(142)으로 제공할 수 있다.
메모리 인터페이스 유닛(142)은 상기 리드 디스크립터(READ_DSC_UPDATE)를 커맨드 큐(514)에 인큐할 수 있다. 본 발명의 일 실시예에 따르면, 메모리 장치(150)는 상기 리드 디스크립터(READ_DSC_UPDATE)에 기초하여, 프로그램 패일이 발생한 물리 주소가 아닌 에러 핸들링 동작에 따라 변경된 새로운 물리 주소로부터 유저 데이터를 리드함으로써 리드 에러 발생을 방지할 수 있다. 또한, 메모리 인터페이스 유닛(142)에 포함된 큐 관리부(512)가 커맨드 큐(514)에 인큐된 리드 디스크립터의 물리 주소와 패일 관리부(516)에 인큐된 프로그램 디스크립터의 물리 주소를 비교함으로써, 프로세서(134)의 동작 부담을 낮출 수 있다. 또한, 프로세서(134)는 에러 핸들링 동작의 완료 여부와 무관하게 생성된 리드 디스크립터를 우선 커맨드 큐(514)에 인큐함으로써 프로그램 및 리드 속도를 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
단계 S702에서, 메모리 장치(150)는 프로세서(134)의 제어 하에 유저 데이터를 프로그램할 수 있다. 예를 들어, 메모리 장치(150)는 물리 주소가 '100'의 값을 갖는 메모리 블록(PBA 100)에 유저 데이터를 프로그램할 수 있다.
단계 S704에서, 메모리 장치(150)는 단계 S702에서 수행한 프로그램 동작의 성공 여부를 확인할 수 있다. 상기 프로그램 동작이 패일된 경우 메모리 장치(150)는 프로세서(134)로 패일 신호(SIG_FAIL)를 제공할 수 있다. 프로세서(134)는 상기 패일 신호(SIG_FAIL)에 응답하여 에러 핸들링 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 메모리 장치(150)는 물리 주소가 '200'의 값을 갖는 다른 정상 메모리 블록(PBA 200)에 상기 유저 데이터를 다시 프로그램하는 상기 에러 핸들링 동작을 수행할 수 있다.
단계 S706에서, 메모리 인터페이스 유닛(142)는 단계 S704에서 프로그램 패일이 발생한 물리 주소에 대한 정보(PBA 100)를 저장할 수 있다. 구체적으로, 앞서 도 5를 참조하여 설명한 큐 관리부(512)는 패일 관리 버퍼(516)에 상기 물리 주소(PBA 100)를 포함하는 프로그램 디스크립터를 저장할 수 있다.
단계 S708에서, 프로세서(134)는 호스트(102)로부터 제공된 리드 커맨드에 응답하여 리드 디스크립터(READ_DSC)를 생성할 수 있다. 프로세서(134)는 상기 리드 커맨드에 대한 논리 주소를 물리 주소로 변환하여 앞서 도 3을 참조하여 설명한 리드 디스크립터(READ_DSC)를 생성할 수 있다. 상기 리드 커맨드에 대한 논리 주소와 단계 S702에서 수행한 프로그램 동작에 대한 논리 주소가 동일한 경우, 상기 변환된 물리 주소는 '100'의 값(PBA100)을 가질 수 있다. 프로세서(134)는 상기 리드 디스크립터(READ_DSC)를 메모리 인터페이스 유닛(142)으로 제공할 수 있다.
단계 S710에서, 메모리 인터페이스 유닛(142)은 상기 리드 디스크립터(READ_DSC)를 커맨드 큐(514)에 인큐할 수 있다. 메모리 인터페이스 유닛(142)은 상기 리드 디스크립터(READ_DSC)의 물리 주소(PBA100)와 패일 관리 버퍼(516)에 저장된 물리 주소(PBA100)를 비교할 수 있다.
단계 S712에서, 메모리 인터페이스 유닛(142)은 패일 관리 버퍼(516)에 저장된 물리 주소(PBA100)와 동일한 물리 주소(PBA100)를 포함하는 리드 디스크립터(READ_DSC)가 인큐된 경우, 상기 리드 디스크립터(READ_DSC)를 삭제할 수 있다. 메모리 인터페이스 유닛(142)은 프로세서(134)로 예외 신호(SIG_EXCEPTION)을 제공할 수 있다. 본 발명의 일 실시예에 따르면, 메모리 인터페이스 유닛(142)은 에러 핸들링에 따라 변경된 물리 주소(PBA200)이 아닌 프로그램 패일이 발생한 물리 주소(PBA100)를 포함하는 리드 디스크립터(READ_DSC)가 커맨드 큐(514)에 인큐된 경우, 상기 리드 디스크립터(READ_DSC)를 삭제함으로써 패일된 데이터를 리드하는 현상을 방지할 수 있다. 또한, 메모리 인터페이스 유닛(142)은 상기 예외 신호(SIG_EXCEPTION)을 프로세서(134)로 제공함으로써 에러 핸들링이 성공한 경우에, 상기 에러 핸들링에 따라 변경된 물리 주소(PBA200)에 기초하여 상기 리드 디스크립터(READ_DSC)를 업데이트하도록 상기 프로세서(134)를 제어할 수 있다.
단계 S714에서, 프로세서(134)는 상기 예외 신호(SIG_EXCEPTION)에 응답하여 에러 핸들링에 따라 변경된 물리 주소(PBA200)를 포함하는 리드 디스크립터(READ_DSC_UPDATE)를 생성할 수 있다. 프로세서(134)는 상기 리드 디스크립터(READ_DSC_UPDATE)를 메모리 인터페이스 유닛(142)로 제공할 수 있다.
단계 S716에서, 메모리 인터페이스 유닛(142)은 상기 제공된 리드 디스크립터(READ_DSC_UPDATE)를 커맨드 큐(514)에 인큐할 수 있다.
단계 S718에서, 메모리 장치(150)는 프로세서(134)의 제어 하에 상기 리드 디스크립터(READ_DSC_UPDATE)에 기초하여 에러 핸들링에 따라 변경된 물리 주소(PBA200)에 저장된 유저 데이터를 리드할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102: 호스트
130: 컨트롤러
150: 메모리 장치

Claims (20)

  1. 복수의 메모리 다이들을 포함하는 메모리 장치;
    프로그램 디스크립터 및 제1 리드 디스크립터를 큐잉하여 상기 메모리 장치로 순차 제공하는 커맨드 큐;
    상기 프로그램 디스크립터에 응답하여 제1 물리 주소에 대해 수행한 프로그램 동작이 패일된 경우 제2 물리 주소에 대해 다시 프로그램 동작을 수행하는 에러 핸들링 동작을 수행하도록 상기 메모리 장치를 제어하는 프로그램 관리부;
    상기 패일된 프로그램 동작에 대한 상기 제1 물리 주소를 임시 저장하는 패일 관리 버퍼; 상기 제1 리드 디스크립터에 포함된 물리 주소가 상기 저장된 제1 물리 주소와 일치할 경우 상기 커맨드 큐로부터 상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 큐 관리부; 및
    상기 에러 핸들링 동작이 성공한 경우, 상기 예외 신호에 응답하여 상기 제2 물리 주소를 포함하는 제2 리드 디스크립터를 생성하여 상기 커맨드 큐로 인큐하는 디스크립터 생성부
    를 포함하는 메모리 시스템.
  2. 제1 항에 있어서,
    상기 인큐된 제2 리드 디스크립터에 기초하여 상기 제2 물리 주소로부터 데이터를 리드하도록 상기 메모리 장치를 제어하는 리드 관리부
    를 더 포함하는 메모리 시스템.
  3. 제1 항에 있어서,
    상기 큐 관리부는
    상기 커맨드 큐에 상기 제1 리드 디스크립터가 인큐될 때 상기 저장된 제1 물리 주소 및 상기 제1 리드 디스크립터에 포함된 물리 주소를 비교하는
    메모리 시스템.
  4. 제1 항에 있어서,
    상기 큐 관리부는
    상기 패일 관리 버퍼에 상기 제1 물리 주소가 저장될 때 상기 제1 물리 주소 및 상기 제1 리드 디스크립터에 포함된 물리 주소를 비교하는
    메모리 시스템.
  5. 제2 항에 있어서,
    상기 복수의 메모리 다이들 각각에 대응하는 상기 큐 관리부 및 상기 커맨드 큐
    를 포함하는 메모리 시스템.
  6. 제1 항에 있어서,
    상기 프로그램 디스크립터는
    프로그램 커맨드, 제1 논리 주소, 상기 제1 물리 주소 및 프로그램 데이터
    를 포함하는 메모리 시스템.
  7. 제6 항에 있어서,
    상기 제1 리드 디스크립터는
    리드 커맨드, 상기 제1 논리 주소 및 상기 제1 물리 주소
    를 포함하는 메모리 시스템.
  8. 제7 항에 있어서,
    상기 제2 리드 디스크립터는
    상기 리드 커맨드, 상기 제1 논리 주소 및 상기 제2 물리 주소
    를 포함하는 메모리 시스템.
  9. 제1 항에 있어서,
    상기 제2 물리 주소에 대한 메모리 블록은
    정상 오픈 블록인
    메모리 시스템.
  10. 제2 항에 있어서,
    상기 메모리 장치는
    상기 프로그램 동작이 패일되면 상기 프로그램 관리부로 패일 신호를 제공하는
    메모리 시스템.
  11. 프로그램 디스크립터 및 제1 리드 디스크립터를 커맨드 큐에 큐잉하는 단계;
    상기 프로그램 디스크립터에 응답하여 제1 물리 주소에 대해 수행한 프로그램 동작이 패일된 경우 제2 물리 주소에 대해 다시 프로그램 동작을 수행하는 에러 핸들링 동작을 수행하는 단계;
    상기 패일된 프로그램 동작에 대한 상기 제1 물리 주소를 패일 관리 버퍼에 임시 저장하는 단계;
    상기 제1 리드 디스크립터에 포함된 물리 주소가 상기 저장된 제1 물리 주소와 일치할 경우 상기 커맨드 큐로부터 상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 단계; 및
    상기 에러 핸들링 동작이 성공한 경우, 상기 예외 신호에 응답하여 상기 제2 물리 주소를 포함하는 제2 리드 디스크립터를 생성하여 상기 커맨드 큐로 인큐하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 인큐된 제2 리드 디스크립터에 기초하여 상기 제2 물리 주소로부터 데이터를 리드하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  13. 제11 항에 있어서
    상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 단계는
    상기 커맨드 큐에 상기 제1 리드 디스크립터가 인큐될 때 상기 저장된 제1 물리 주소 및 상기 제1 리드 디스크립터에 포함된 물리 주소를 비교하는
    메모리 시스템의 동작 방법.
  14. 제11 항에 있어서,
    상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 단계는
    상기 패일 관리 버퍼에 상기 제1 물리 주소가 저장될 때 상기 제1 물리 주소 및 상기 제1 리드 디스크립터에 포함된 물리 주소를 비교하는
    메모리 시스템의 동작방법.
  15. 제11 항에 있어서,
    복수의 메모리 다이들 각각에 대해 상기 제1 물리 주소를 상기 패일 관리 버퍼에 저장하는 단계; 및
    상기 제1 리드 디스크립터를 상기 커맨드 큐에 큐잉하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  16. 제11 항에 있어서,
    상기 프로그램 디스크립터는
    프로그램 커맨드, 제1 논리 주소, 상기 제1 물리 주소 및 프로그램 데이터
    를 포함하는 메모리 시스템의 동작방법.
  17. 제16 항에 있어서,
    상기 제1 리드 디스크립터는
    리드 커맨드, 상기 제1 논리 주소 및 상기 제1 물리 주소
    를 포함하는 메모리 시스템의 동작방법.
  18. 제17 항에 있어서,
    상기 제2 리드 디스크립터는
    상기 리드 커맨드, 상기 제1 논리 주소 및 상기 제2 물리 주소
    를 포함하는 메모리 시스템의 동작방법.
  19. 제11 항에 있어서,
    상기 제2 물리 주소에 대한 메모리 블록은
    정상 오픈 블록인
    메모리 시스템의 동작방법.
  20. 복수의 메모리 다이들을 포함하는 메모리 장치;
    상기 메모리 장치의 프로그램 동작 및 리드 동작을 제어하는 프로세서; 및
    상기 프로세서와 상기 메모리 장치 간 인터페이싱을 수행하는 메모리 인터페이스 유닛
    을 포함하되,
    상기 메모리 인터페이스 유닛은
    프로그램 디스크립터 및 제1 리드 디스크립터를 큐잉하여 상기 메모리 장치로 순차 제공하는 커맨드 큐;
    패일된 프로그램 동작에 대한 제1 물리 주소를 임시 저장하는 패일 관리 버퍼; 및
    상기 제1 리드 디스크립터에 포함된 물리 주소가 상기 저장된 제1 물리 주소와 일치할 경우 상기 커맨드 큐로부터 상기 제1 리드 디스크립터를 삭제하고 예외 신호를 출력하는 큐 관리부
    를 포함하고,
    상기 프로세서는
    상기 프로그램 디스크립터에 응답하여 상기 제1 물리 주소에 대해 수행한 프로그램 동작이 패일된 경우 제2 물리 주소에 대해 다시 프로그램 동작을 수행하는 에러 핸들링 동작을 수행하도록 상기 메모리 장치를 제어하는 프로그램 관리부; 및
    상기 에러 핸들링 동작이 성공한 경우, 상기 예외 신호에 응답하여 상기 제2 물리 주소를 포함하는 제2 리드 디스크립터를 생성하여 상기 커맨드 큐로 인큐하는 디스크립터 생성부
    를 포함하는 메모리 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11556276B2 (en) 2019-07-05 2023-01-17 SK Hynix Inc. Memory system and operating method thereof
KR102640910B1 (ko) * 2023-08-11 2024-02-23 리벨리온 주식회사 인공지능 연산과 연관된 데이터 복구 방법 및 시스템

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11586502B2 (en) * 2021-05-19 2023-02-21 Micron Technology, Inc. Performance and deadlock mitigation during a memory die fail storm
CN113223598B (zh) * 2021-05-31 2024-02-23 济南浪潮数据技术有限公司 一种基于io劫持的磁盘测试方法、装置、设备及介质
CN113419674B (zh) * 2021-06-11 2023-04-11 联芸科技(杭州)股份有限公司 数据编程管理方法、存储器及其控制器，以及计算机系统
CN114708021A (zh) * 2022-03-30 2022-07-05 北京有竹居网络技术有限公司 座席分配的方法、装置、存储介质及电子设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9817732B1 (en) * 2015-03-31 2017-11-14 EMC IP Holding Company LLC Method for controlling failover and failback of virtual endpoints in a SCSI network
KR102565918B1 (ko) * 2016-02-24 2023-08-11 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작방법
US10642508B2 (en) * 2016-03-22 2020-05-05 Toshiba Memory Corporation Method to limit impact of partial media failure of disk drive and detect/report the loss of data for objects due to partial failure of media
KR20170118284A (ko) * 2016-04-14 2017-10-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10379978B2 (en) * 2016-07-26 2019-08-13 SK Hynix Inc. Semiconductor device and system relating to data mapping
US11016703B2 (en) * 2016-09-16 2021-05-25 Sony Corporation Memory controller, memory system, information system, and memory control method
KR20180114649A (ko) 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 복수의 프로세서를 포함하는 컨트롤러 및 컨트롤러의 동작방법 그리고 멀티 프로세서 시스템
TWI639921B (zh) * 2017-11-22 2018-11-01 大陸商深圳大心電子科技有限公司 指令處理方法及使用所述方法的儲存控制器
US10534551B1 (en) * 2018-06-22 2020-01-14 Micron Technology, Inc. Managing write operations during a power loss

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11556276B2 (en) 2019-07-05 2023-01-17 SK Hynix Inc. Memory system and operating method thereof
KR102640910B1 (ko) * 2023-08-11 2024-02-23 리벨리온 주식회사 인공지능 연산과 연관된 데이터 복구 방법 및 시스템

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