KR102114109B1 - 데이터 저장 장치 - Google Patents

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Abstract

본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 복수의 코어들로 구성된 컨트롤러를 포함하는 데이터 저장 장치에 관한 것이다. 상기 데이터 저장 장치는, 불휘발성 메모리 장치; 및 호스트 장치의 요청에 따라서 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는 정상 상태로 동작하는 동안 활성화되는 제1 코어와 대기 상태로 동작하는 동안 활성화되는 제2 코어를 포함한다.

Description

데이터 저장 장치{DATA STORAGE DEVICE}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 복수의 코어들로 구성된 컨트롤러를 포함하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, SSD)를 포함한다.
본 발명의 실시 예는 전력 소모를 감소시킬 수 있는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 호스트 장치의 요청에 따라서 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는 정상 상태로 동작하는 동안 활성화되는 제1 코어와 대기 상태로 동작하는 동안 활성화되는 제2 코어를 포함한다.
본 발명의 다른 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 외부 장치의 요청에 따라서 상기 불휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는, 제1 코어와 제2 코어를 포함하는 제어 유닛; 정상 상태로 동작하는 동안 상기 제1 코어에 제1 동작 전원을 제공하고, 대기 상태로 동작하는 동안 상기 제2 코어에 제2 동작 전원을 제공하도록 구성된 전원 공급기; 및 정상 상태로 동작하는 동안 상기 제1 코어에 제1 동작 클럭을 제공하고, 대기 상태로 동작하는 동안 상기 제2 코어에 제2 동작 클럭을 제공하도록 구성된 클럭 생성기를 포함한다.
본 발명의 실시 예에 따르면 데이터 저장 장치의 전력 소모가 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 데이터 저장 장치의 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 3은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 모드에 따라 컨트롤러가 수행하는 작업을 예시적으로 보여주는 도표이다.
도 4는 도 3의 호스트 의존성이 없는 작업을 예시적으로 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 7은 도 6에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 호스트 장치(110) 및 데이터 저장 장치(120)를 포함할 수 있다.
호스트 장치(110)는 휴대폰, MP3 플레이어, 디지털 카메라, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들 또는 데스크탑 컴퓨터, 게임기, TV, 빔 프로젝터, 자동차 엔터테인먼트 시스템 등과 같은 전자 장치들을 포함할 수 있다.
데이터 저장 장치(120)는 호스트 장치(110)의 요청에 응답하여 동작하도록 구성될 수 있다. 데이터 저장 장치(120)는 호스트 장치(110)에 의해서 액세스되는 데이터를 저장하도록 구성될 수 있다. 데이터 저장 장치(120)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(120)는 호스트 장치(110)와 연결되는 인터페이스(I/F) 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(120)는 솔리드 스테이트 드라이브(Solid State Drive), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(120)는 컨트롤러(130)를 포함할 수 있다. 컨트롤러(130)는 데이터 저장 장치(120)의 제반 동작을 제어하도록 구성될 수 있다. 컨트롤러(130)는 데이터 저장 장치(120)의 제반 동작을 제어하기 위해서 동작 메모리 장치(도시되지 않음)에 로딩된 펌웨어 또는 소프트 웨어를 구동하도록 구성될 수 있다. 컨트롤러(130)는 호스트 장치(110)로부터의 요청에 응답하여 불휘발성 메모리 장치(140)를 제어하도록 구성될 수 있다. 예를 들면, 컨트롤러(130)는 불휘발성 메모리 장치(140)로부터 독출된 데이터를 호스트 장치(110)로 제공하도록 구성될 수 있다. 다른 예로서, 컨트롤러(130)는 호스트 장치(110)로부터 제공된 데이터를 불휘발성 메모리 장치(140)에 저장하도록 구성될 수 있다. 이러한 동작을 위해서, 컨트롤러(130)는 불휘발성 메모리 장치(140)의 읽기, 프로그램(또는, 쓰기) 및 소거 동작을 제어하도록 구성될 수 있다.
컨트롤러(130)는 제1 코어(131)와 제2 코어(132)를 포함할 수 있다. 설명의 간략화를 위해서, 2개의 코어들(131 및 132)이 포함된 컨트롤러(130)가 예시되었으나, 필요에 따라 2개 이상의 코어들이 컨트롤러(130)에 포함될 수 있음은 잘 이해될 것이다. 또한, 제1 코어(131)와 제2 코어(132)를 포함하는 컨트롤러(130)가 예시되었으나, 제1 코어(131)는 제1 컨트롤러(예를 들면, 메인 컨트롤러)로, 제2 코어(132)는 제1 컨트롤러와 기능적 또는 물리적으로 구분된 제2 컨트롤러(예를 들면, 서브 컨트롤러)로 구성될 수 있음은 잘 이해될 것이다.
코어의 크기, 즉, 코어를 구성하는 논리 게이트들의 수는 코어의 성능 및 소모 전력과 비례할 수 있다. 예를 들면, 고성능의 코어를 구성하는 논리 게이트들의 수는 저성능의 코어를 구성하는 논리 게이트들의 수보다 많을 수 있다. 그리고 고성능의 코어의 소모 전력은 저성능 코어의 소모 전력보다 많을 수 있다. 본 발명의 실시 예에 따르면, 제1 코어(131)에 포함된 논리 게이트들의 수는 제2 코어(132)에 포함된 논리 게이트들의 수보다 많을 수 있다. 이러한 이유로, 제1 코어(131)는 제2 코어(132)보다 성능이 좋을 수 있다(또는 우수할 수 있다). 즉, 동일한 시간 동안, 제1 코어(131)가 처리하는 작업량은 제2 코어(132)가 처리하는 작업량보다 많을 수 있다. 또한, 동일한 시간 동안, 제1 코어(131)가 소모하는 전력량은 제2 코어(132)가 소모하는 전력량보다 많을 수 있다.
제1 코어(131)와 제2 코어(132)는 독립적으로 각각의 작업을 수행할 수 있다. 제1 코어(131)와 제2 코어(132)는 협업을 통해 하나의 작업을 수행할 수 있다. 제1 코어(131)는 호스트 장치(110)와 불휘발성 메모리 장치(140)와 관련된 작업을 모두 담당할 수 있다. 즉, 제1 코어(131)는 호스트 의존성이 있는 작업을 담당할 수 있다. 제2 코어(132)는 불휘발성 메모리 장치(140)와 관련된 작업을 담당할 수 있다. 즉, 제2 코어(132)는 호스트 의존성이 없는 작업을 담당할 수 있다.
제1 코어(131)는 데이터 저장 장치(120)가 정상 모드로 동작하는 동안 동작하도록 구성될 수 있다. 제1 코어(131)가 동작하는 동안 제2 코어(132)는 대기 상태로 진입할 수 있다. 이러한 경우, 제2 코어(132)의 동작에 필요한 전원과 클럭은 제2 코어(132)에 제공되지 않을 수 있다. 또는 제2 코어(132)가 대기 상태를 유지하기 위해 필요한 전원과 클럭이 제2 코어(132)에 제공될 수 있다.
제2 코어(132)는 데이터 저장 장치(120)가 대기 모드(또는 유휴(idle) 모드, 절전 모드)로 동작하는 동안 동작하도록 구성될 수 있다. 제2 코어(132)가 동작하는 동안 제1 코어(131)는 대기 상태로 진입할 수 있다. 이러한 경우, 제1 코어(131)의 동작에 필요한 전원과 클럭은 제1 코어(131)에 제공되지 않을 수 있다. 또는 제1 코어(131)가 대기 상태를 유지하기 위해 필요한 전원과 클럭이 제1 코어(131)에 제공될 수 있다.
데이터 저장 장치(120)가 대기 모드로 동작하는 동안, 고성능 및 고전력 특징을 갖는 제1 코어(131)는 동작하지 않고, 저성능 및 저전력 특징을 갖는 제2 코어(132)만이 동작하기 때문에 데이터 저장 장치(120)의 소모 전력이 감소될 수 있다.
불휘발성 메모리 장치(140)는 데이터 저장 장치(120)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(140)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 메모리 장치(resistive memory device: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 불휘발성 메모리 장치(140)는 낸드 플래시 메모리 장치와 위에서 언급된 다양한 형태의 불휘발성 메모리 장치의 조합으로 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 데이터 저장 장치의 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 2를 참조하면, 컨트롤러(130)는 제어 유닛(133), 전원 공급기(134), 클럭 생성기(135), 호스트 인터페이스(137), 동작 메모리 장치(138) 및 메모리 인터페이스(139)를 포함할 수 있다. 비록 도시되지는 않았지만, 컨트롤러(130)는 불휘발성 메모리 장치(140)에 저장될 또는 독출된 데이터의 에러를 검출하고 정정하도록 구성된 에러 정정 코드(ECC) 유닛을 더 포함할 수 있다.
제어 유닛(133)은 제1 코어(131)와 제2 코어(132)를 포함할 수 있다. 제1 코어(131)와 제2 코어(132)는 동작 메모리 장치(138)에 로딩된 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다. 제1 코어(131)와 제2 코어(132)의 코드 구동에 의해서 컨트롤러(130)가 처리해야 할 작업들이 처리될 수 있다.
제1 코어(131)는 데이터 저장 장치(120)가 정상 모드에서 대기 모드로 진입할 때, 활성화된 대기 모드 신호(SB)를 전원 공급기(134)와 클럭 생성기(135)로 제공하도록 구성될 수 있다. 전원 공급기(134)는 활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)와 제2 코어(132)에 전원을 선택적으로 공급하도록 구성될 수 있다. 또한 클럭 생성기(135)는 활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)와 제2 코어(132)에 클럭을 선택적으로 공급하도록 구성될 수 있다.
전원 공급기(134)는 활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)에 전원(PC1)의 공급을 중단할 수 있다. 또는 전원 공급기(134)는 활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)가 대기 상태를 유지하기 위해 필요한 전원(PC1_S)을 공급할 수 있다. 전원 공급기(134)는 활성화된 대기 모드 신호(SB)에 응답하여 제2 코어(132)에 전원(PC2)을 공급할 수 있다.
클럭 생성기(135)는 활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)에 클럭(CC1)의 공급을 중단할 수 있다. 또는 클럭 생성기(135)는 활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)가 대기 상태를 유지하기 위해 필요한 클럭(CC1_S)을 공급할 수 있다. 클럭 생성기(135)는 활성화된 대기 모드 신호(SB)에 응답하여 제2 코어(132)에 클럭(CC2)을 공급할 수 있다.
이러한 과정을 통해서, 데이터 저장 장치(120)가 대기 모드로 동작하는 동안, 제1 코어(131)는 비활성화될 수 있고, 제2 코어(132)는 활성화될 수 있다. 데이터 저장 장치(120)가 대기 모드로 동작하는 동안, 제1 코어(131)는 대기 상태로 동작할 수 있고, 제2 코어(132)는 대기 모드에서 처리해야 할 작업들을 처리할 수 있다.
제2 코어(132)는 데이터 저장 장치(120)가 대기 모드에서 정상 모드로 진입할 때, 인터럽트(ITR)를 제1 코어(131)로 제공하도록 구성될 수 있다. 제1 코어(131)는 제2 코어(132)로부터 제공된 인터럽트(ITR)에 응답하여 비활성화된 대기 모드 신호(SB)를 전원 공급기(134)와 클럭 생성기(135)로 제공하도록 구성될 수 있다.
전원 공급기(134)는 비활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)에 전원(PC1)을 공급할 수 있다. 전원 공급기(134)는 비활성화된 대기 모드 신호(SB)에 응답하여 제2 코어(132)에 전원(PC2)의 공급을 중단할 수 있다. 또는 전원 공급기(134)는 비활성회된 대기 모드 신호(SB)에 응답하여 제2 코어(132)가 대기 상태를 유지하기 위해 필요한 전원(PC2_S)을 공급할 수 있다.
클럭 생성기(135)는 비활성화된 대기 모드 신호(SB)에 응답하여 제1 코어(131)에 클럭(CC1)을 공급할 수 있다. 클럭 생성기(135)는 비활성화된 대기 모드 신호(SB)에 응답하여 제2 코어(132)에 클럭(CC2)의 공급을 중단할 수 있다. 또는 클럭 생성기(135)는 비활성화된 대기 모드 신호(SB)에 응답하여 제2 코어(132)가 대기 상태를 유지하기 위해 필요한 클럭(CC2_S)을 공급할 수 있다.
이러한 과정을 통해서, 데이터 저장 장치(120)가 정상 모드로 동작하는 동안, 제1 코어(131)는 활성화될 수 있고, 제2 코어(132)는 비활성화될 수 있다. 데이터 저장 장치(120)가 정상 모드로 동작하는 동안, 제1 코어(131)는 정상 모드에서 처리해야할 작업들을 처리할 수 있고, 제2 코어(132)는 대기 상태로 동작할 수 있다.
호스트 인터페이스 유닛(137)은 호스트 장치(110)와 컨트롤러(130)를 인터페이싱하도록 구성될 수 있다. 예시적으로, 인터페이스 유닛(137)은 UFS(Universal Flash Storage) 프로토콜, USB(Universal Serial Bus) 프로토콜, MMC(Multi-Media Card) 프로토콜, SD(Secure Digital) 카드 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial Advanced Technology Attachment) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 인터페이싱할 수 있다.
메모리 인터페이스 유닛(139)은 컨트롤러(130)와 불휘발성 메모리 장치(140)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스 유닛(139)은 제어 유닛(133)의 제어에 따라 불휘발성 메모리 장치(140)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스 유닛(139)은 불휘발성 메모리 장치(140)와 데이터를 주고 받도록 구성될 수 있다.
도 3은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 모드에 따라 컨트롤러가 수행하는 작업을 예시적으로 보여주는 도표이다. 이하, 도 2 및 도 3을 참조하여, 데이터 저장 장치(도 1의 120)의 동작 모드에 따른 제1 코어(131)와 제2 코어(132)의 역할 분담이 상세히 설명될 것이다.
제1 코어(131)와 제2 코어(132)를 포함하는 제어 유닛(133)이 처리해야 할 작업은 호스트 의존성이 있는 작업(J1)과 호스트 의존성이 없는 작업(J2)으로 구분될 수 있다.
호스트 의존성이 있는 작업(J1)은 호스트 장치(110)와 관련된 작업을 포함할 것이다. 예시적으로, 호스트 의존성이 있는 작업(J1)은 호스트 장치(110)로 데이터를 출력하거나 호스트 장치(110)로부터 데이터를 입력받는 것과 같은 데이터 입출력과 관련된 작업을 포함할 수 있다. 또한, 호스트 의존성이 있는 작업(J1)은 호스트 장치(110)와의 인터페이싱 작업, 호스트 장치(110)가 요청하는 기능을 수행하기 위한 동기화 작업, 호스트 장치(110)로부터의 기능 설정 작업, 호스트 장치(110)의 관리 작업 등을 포함할 수 있다.
호스트 의존성이 없는 작업(J2)은 데이터 저장 장치(도 1의 120)의 내부적인 관리 작업을 포함할 것이다. 예시적으로, 호스트 의존성이 없는 작업(J2)은 불휘발성 메모리 장치(140)의 특성에 기인한 관리 작업을 포함할 수 있다. 즉, 호스트 의존성이 없는 작업(J2)은 불휘발성 메모리 장치(140)를 관리하기 위한 작업을 포함할 수 있다. 호스트 의존성이 없는 작업(J2)은 도 4를 참조하여 상세히 설명될 것이다.
데이터 저장 장치(120)는 처리할 작업(예를 들면, 호스트 장치(도 1의 110)로부터 요청된 작업)이 없는 상태일 때 대기(stand-by) 모드, 유휴(idle) 모드, 또는 절전(power saving) 모드로 동작할 수 있다. 예를 들면, 데이터 저장 장치(120)는 호스트 장치(110)로 데이터를 출력하거나 호스트 장치(110)로부터 데이터를 입력받는 것과 같은 데이터 입출력과 관련된 작업을 처리할 것이 없는 상태일 때 대기 모드로 동작할 수 있다. 데이터 저장 장치(120)는 처리할 작업(예를 들면, 호스트 장치(110)로부터 요청된 작업)이 있는 상태일 때 정상 모드로 동작할 수 있다. 즉, 데이터 저장 장치(120)는 대기 모드로 동작할 때를 제외하고 정상 모드로 동작할 수 있다.
제1 코어(131)는 고성능 및 고전력 특성을 가질 수 있다. 따라서, 제1 코어(131)는 제어 유닛(도 2의 133)이 처리해야 할 모든 작업을 처리할 수 있다. 예를 들면, 제1 코어(131)는 데이터 저장 장치(120)가 정상 모드로 동작하는 동안 호스트 의존성이 있는 작업(J1)과, 호스트 의존성이 있는 작업(J1)을 처리하는 도중에 발생될 수 있는 호스트 의존성이 없는 작업(J2) 모두를 처리할 수 있다.
제2 코어(132)는 저성능 및 저전력 특성을 가질 수 있다. 따라서, 제2 코어(132)는 제어 유닛(133)이 처리해야 할 모든 작업 중에서 일부 작업만을 처리할 수 있다. 예를 들면, 제2 코어(132)는 대기 모드로 동작하는 동안 호스트 의존성이 없는 작업(J2)만을 처리할 수 있다.
제어 유닛(133)이 처리해야할 작업이 없는 경우에 데이터 저장 장치(120)가 대기 모드로 진입할 것이다. 즉, 제1 코어(131)가 모든 작업을 완료해야 데이터 저장 장치(120)는 대기 모드로 진입할 수 있다. 따라서, 제1 코어(131)가 수행하던 작업이 완료되지 못한 상황에서 제2 코어(132)가 중단된 작업을 수행하는 경우는 발생되지 않을 것이다. 반대로, 제2 코어(132)가 작업을 수행하던 도중에 데이터 저장 장치(120)의 모드가 대기 모드에서 정상 모드로 변경될 수 있다. 즉, 제2 코어(132)가 데이터 저장 장치(120)의 내부적인 관리 동작, 예를 들면, 불휘발성 메모리 장치(140)를 관리하는 작업을 수행하던 도중에 데이터 저장 장치(120)의 모드가 대기 모드에서 정상 모드로 변경될 수 있다. 제1 코어(131)는 호스트 의존성이 있는 작업(J1)과 호스트 의존성이 없는 작업(J2) 모두를 수행할 수 있기 때문에, 제2 코어(132)가 완료하지 못한 작업(BG1a)은 제1 코어(131)를 통해서 계속적으로 수행될 수 있다(즉, BG1b 작업).
도 4는 도 3의 호스트 의존성이 없는 작업을 예시적으로 설명하기 위한 도면이다. 도 4를 설명함에 있어서, 도 1의 불휘발성 메모리 장치(140)는 플래시 메모리 장치로 구성되는 것을 예시할 것이다.
플래시 메모리 장치(도 1의 140)의 메모리 영역은 구조적인 특징으로 인해서 페이지(page)와 블럭(block)으로 구분될 수 있다. 예시적으로 하나의 메모리 블럭은 복수의 페이지들로 구성될 수 있다. 플래시 메모리 장치(140)는 페이지 단위로 읽기 또는 프로그램 동작을 수행한다. 플래시 메모리 장치(140)는 블럭 단위로 소거 동작을 수행한다. 또한, 플래시 메모리 장치(140)는 구조적인 특징으로 인해서 덮어쓰기(overwrite)가 불가능하다. 즉, 데이터가 저장된 플래시 메모리 장치(140)의 메모리 셀은 새로운 데이터를 저장하기 위해서 소거되어야 한다. 플래시 메모리 장치(140)의 이러한 특징들 때문에, 컨트롤러(도 1의 130)는 플래시 변환 계층(flash translation layer: FTL)이라 불리는 추가적인 펌웨어를 구동하도록 구성된다.
플래시 변환 계층(FTL)은 호스트 장치(도 1의 110)의 파일 시스템으로부터 요청되는 액세스(예를 들면, 읽기 및 쓰기 동작)에 응답하여 데이터 저장 장치(120)가 동작할 수 있도록, 불휘발성 메모리 장치(140)의 읽기, 프로그램, 소거 동작을 관리할 수 있다. 또한, 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(140)의 특성에 기인한 부수적인 동작을 관리할 수 있다. 동작 메모리 장치(도 2의 138)에 로딩된 코드 형태의 플래시 변환 계층(FTL)은 컨트롤러(130)에 의해서 구동될 수 있다.
도 4를 참조하면, 동작 메모리 장치(138)에 로딩된 플래시 변환 계층(FTL)은 관리 데이터와 복수의 모듈들(mudules)을 포함할 수 있다. 예를 들면, 플래시 변환 계층(FTL)은 어드레스 맵핑 테이블(138A), 가비지 컬렉션 모듈(138B), 웨어-레벨링 모듈(138C) 및 배드 블럭 관리 모듈(138D)를 포함할 수 있다. 하지만, 플래시 변환 계층(FTL)의 기능 모듈이 앞서 언급된 모듈들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 플래시 변환 계층(FTL)은 복수의 불휘발성 메모리 장치들을 병렬적으로 동작시키기 위한 인터리빙 모듈, 예상치 못한 전원 차단에 대비하기 위한 서든 파워 오프 관리 모듈 등을 더 포함할 수 있다.
호스트 장치(110)가 데이터 저장 장치(도 1의 120)를 액세스하는 경우(예를 들면, 읽기 또는 쓰기 동작을 요청하는 경우), 호스트 장치(110)는 논리 어드레스(logical address)를 데이터 저장 장치(120)로 제공할 수 있다. 플래시 변환 계층(FTL)은 제공된 논리 어드레스를 플래시 메모리 장치(140)의 물리 어드레스(physical address)로 변환하고, 변환된 물리 어드레스를 참조하여 요청된 동작을 수행할 수 있다. 플래시 변환 계층(FTL)은 이러한 어드레스 변환 동작을 위해서 어드레스 변환 데이터, 즉, 어드레스 맵핑 테이블(138A)을 관리할 수 있다.
가비지 컬렉션 모듈(138B)은 조각난 데이터들이 저장된 메모리 블럭들을 관리할 수 있다. 플래시 메모리 장치(140)는 덮어쓰기가 불가능하고, 프로그램 단위보다 소거 단위가 더 클 수 있다. 그러한 까닭에, 플래시 메모리 장치(140)는 저장 공간이 일정한 한계에 다다르면 임의의 빈 공간 이용하여 물리적으로 서로 상이한 위치에 분산되어 있는 유효 데이터를 동일한 어드레스 영역으로 모으는 작업을 필요로 한다. 가비지 컬렉션 모듈(138B)은 복수의 쓰기 동작들과 복수의 소거 동작들을 수행하여 조각난 유효 데이터를 동일한 어드레스 영역으로 모으는 작업을 수행할 수 있다.
웨어-레벨링 모듈(138C)은 플래시 메모리 장치(140)의 메모리 블럭들에 대한 마모도(wear-level)를 관리할 수 있다. 프로그램 그리고 소거 동작에 의해서 플래시 메모리 장치(140)의 메모리 셀들은 노화(aging)될 수 있다. 노화된 메모리 셀, 즉, 마모된 메모리 셀은 결함(예를 들면, 물리적 결함)을 야기할 수 있다. 웨어-레벨링 모듈(138C)은 플래시 메모리 장치(140)의 특정 메모리 블럭이 다른 메모리 블럭들보다 빨리 마모되는 것을 방지하기 위해서 메모리 블럭들 각각의 프로그램-소거 카운트가 평준화 되도록 관리할 수 있다. 예를 들면, 웨어-레벨링 모듈(138C)은 상대적으로 많이 마모된 메모리 블럭(즉, 프로그램-소거 카운트가 많은 메모리 블럭)의 유효 데이터를 상대적으로 적게 마모된 메모리 블럭(즉, 프로그램-소거 카운트가 적은 메모리 블럭)으로 복사하는 작업을 수행할 수 있다. 그리고 웨어-레벨링 모듈(138C)은 많이 마모된 메모리 블럭이 당분간 사용되지 않도록 관리할 수 있다.
배드 블럭 관리 모듈(138D)은 플래시 메모리 장치(140)의 메모리 블럭들 중에서 결함이 발생된 메모리 블럭을 관리할 수 있다. 앞서 설명된 바와 같이, 마모된 메모리 셀은 결함(예를 들면, 물리적 결함)이 발생될 수 있다. 결함이 발생된 메모리 셀에 저장된 데이터는 정상적으로 읽혀질 수 없다. 또한, 결함이 발생된 메모리 셀에는 데이터가 정상적으로 저장될 수 없다. 배드 블럭 관리 모듈(138D)은 결함이 발생된 메모리 셀을 포함하는 메모리 블럭의 유효 데이터를 정상 메모리 블럭으로 복사하는 작업을 수행할 수 있다. 또한 배드 블럭 관리 모듈(138D)은 결함이 발생된 메모리 셀을 포함하는 메모리 블럭의 사용을 차단하도록 관리할 수 있다.
가비지 컬렉션 모듈(138B)을 통해 수행되는 가비지 컬렉션 동작, 웨어-레벨리 모듈(138C)을 통해 수행되는 웨어-레벨링 동작, 배드 블럭 관리 모듈(138D)을 통해 수행되는 배드 블럭 처리 동작은, 플래시 메모리 장치(140)의 특성에 기인한 데이터 저장 장치(120)의 내부적인 관리 작업일 것이다. 즉, 플래시 메모리 장치(140)의 특성에 기인한 내부적인 관리 작업은 호스트 장치(110)로 데이터를 출력하거나 호스트 장치(110)로부터 데이터를 입력받는 것과 같은 데이터 입출력과 관련된 작업에 포함되지 않을 것이다. 따라서, 플래시 메모리 장치(140)의 특성에 기인한 데이터 저장 장치(120)의 내부적인 관리 작업은 호스트 의존성이 없는 작업에 포함될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 5를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)를 포함할 수 있다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 불휘발성 메모리 장치(1220)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(1210)는 불휘발성 메모리 장치(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성될 수 있다. 컨트롤러(1210)는 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
컨트롤러(1210)는 호스트 인터페이스(1211), 컨트롤 유닛(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드(ECC) 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
컨트롤 유닛(1212)은 고성능의 제1 코어와 저성능의 제2 코어로 구성될 수 있다. 제1 코어는 데이터 저장 장치(1200)가 정상 모드로 동작하는 동안 호스트 의존성이 있는 작업과 호스트 의존성이 없는 작업을 처리할 수 있다. 제2 코어는 데이터 저장 장치(1200)가 대기 모드, 유휴 모드 또는 절전 모드로 동작하는 동안 호스트 의존성이 없는 작업을 처리할 수 있다. 따라서, 데이터 저장 장치(1200)가 대기 모드로 동작하는 동안 저성능의 제2 코어를 통해서 작업을 처리할 수 있기 때문에, 데이터 저장 장치(1200)가 소모하는 전력이 감소될 수 있다.
컨트롤 유닛(1212)은 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성될 수 있다. 램(1214)은 마이크로 컨트롤 유닛(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(1211)는 UFS(Universal Flash Storage) 프로토콜, USB(Universal Serial Bus) 프로토콜, MMC(Multi-Media Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial Advanced Technology Attachment) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial Attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)와 데이터를 주고 받도록 구성될 수 있다.
에러 정정 코드(ECC) 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터의 오류를 검출하도록 구성될 수 있다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성될 수 있다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어, 메모리 장치로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등으로 구성될 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250), 전원 커넥터(2260)를 포함할 수 있다.
SSD(2200)는 호스트 장치(2100)의 요청에 응답하여 동작할 수 있다. 즉, SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(2231~223n)을 액세스하도록 구성될 수 있다. 예를 들면, SSD 컨트롤러(2210)는 불휘발성 메모리 장치들(2231~223n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성될 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장하도록 구성될 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장하도록 구성될 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로써 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공하도록 구성될 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성될 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Express) 등의 커넥터로 구성될 수 있다.
도 7은 도 6에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스(2211), 호스트 인터페이스(2212), 에러 정정 코드(ECC) 유닛(2213), 마이크로 컨트롤 유닛(2214), 그리고 램(2215)을 포함할 수 있다.
메모리 인터페이스(2211)는 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스(2211)는 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고 받도록 구성될 수 있다. 메모리 인터페이스(2211)는 마이크로 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(2211)는 마이크로 컨트롤 유닛(2214)의 제어에 따라 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
호스트 인터페이스(2212)는 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(2212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(2212)는 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
에러 정정 코드(ECC) 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성될 수 있다. 생성된 패러티 비트는 불휘발성 메모리(2231~223n)의 스페어 영역(spare area)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터의 에러를 검출하도록 구성될 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성될 수 있다.
컨트롤 유닛(2214)는 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성될 수 있다. 컨트롤 유닛(2214)는 호스트 장치(2100)의 요청에 응답하여 SSD 컨트롤러(2210)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(2220) 및 불휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다. 램(2215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용될 수 있다.
컨트롤 유닛(2214)은 고성능의 제1 코어와 저성능의 제2 코어로 구성될 수 있다. 제1 코어는 SSD(2200)가 정상 모드로 동작하는 동안 호스트 의존성이 있는 작업과 호스트 의존성이 없는 작업을 처리할 수 있다. 제2 코어는 SSD(2200)가 대기 모드, 유휴 모드 또는 절전 모드로 동작하는 동안 호스트 의존성이 없는 작업을 처리할 수 있다. 따라서, SSD(2200)가 대기 모드로 동작하는 동안 저성능의 제2 코어를 통해서 작업을 처리할 수 있기 때문에, SSD(2200)가 소모하는 전력이 감소될 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함한다. 여기에서, 데이터 저장 장치(3300)는 도 1에 도시된 데이터 저장 장치(120), 도 5에 도시된 데이터 저장 장치(1200) 또는 도 6에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제, 응용 프로그램, 다양한 프로그램 모듈, 프로그램 데이터, 그리고 사용자 데이터 등이 데이터 저장 장치(3300)에 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제, 응용 프로그램, 다양한 프로그램 모듈과 프로그램들의 구동에 소요되는 프로그램 데이터가 로드된다. 롬(3500)에는 운영 체제가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 사용자 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(3000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 처리 시스템
110 : 호스트 장치
120 : 데이터 저장 장치
130 : 컨트롤러
131 : 제1 코어
132 : 제2 코어
140 : 불휘발성 메모리 장치

Claims (20)

  1. 불휘발성 메모리 장치; 및
    호스트 장치의 요청에 따라서 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되,
    상기 컨트롤러는 데이터 저장 장치가 정상 상태로 동작하는 동안 활성화되는 제1 코어와 상기 데이터 저장 장치가 대기 상태로 동작하는 동안 활성화되는 제2 코어를 포함하고,
    상기 제1 코어는 상기 호스트 장치에 의존성이 있는 작업과 상기 호스트 장치에 의존성이 없는 작업 모두를 처리하도록 구성되며, 상기 제2 코어는 상기 호스트 장치에 의존성이 없는 작업을 처리하도록 구성된 데이터 저장 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 코어는 상기 대기 상태로 동작하는 동안 비활성화되고,
    상기 제2 코어는 상기 정상 상태로 동작하는 동안 비활성화되는 데이터 저장 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 호스트 장치로부터 요청된 작업이 없는 상태일 때 상기 대기 상태로 동작하는 데이터 저장 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 코어는, 상기 호스트 장치에 의존성이 있는 작업으로서, 상기 불휘발성 메모리 장치로부터 독출된 데이터를 상기 호스트 장치로 제공하거나, 상기 호스트 장치로부터 제공된 데이터를 상기 불휘발성 메모리 장치에 저장하는 작업을 처리하도록 구성된 데이터 저장 장치.
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 코어는, 상기 호스트 장치에 의존성이 없는 작업으로서, 상기 불휘발성 메모리 장치를 관리하기 위한 작업을 처리하도록 구성된 데이터 저장 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 코어의 성능은 상기 제2 코어의 성능보다 우수한 것을 특징으로 하는 데이터 저장 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 코어에 포함된 논리 게이트의 수는 상기 제2 코어에 포함된 논리 게이트의 수보다 많은 것을 특징으로 하는 데이터 저장 장치.
  10. 불휘발성 메모리 장치; 및
    외부 장치의 요청에 따라서 상기 불휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되,
    상기 컨트롤러는,
    상기 외부 장치에 의존성이 있는 작업과 상기 외부 장치에 의존성이 없는 작업 모두를 처리하도록 구성되는 제1 코어와 상기 외부 장치에 의존성이 없는 작업을 처리하도록 구성된 제2 코어를 포함하는 제어 유닛;
    데이터 저장 장치가 정상 상태로 동작하는 동안 상기 제1 코어에 제1 동작 전원을 제공하고, 상기 데이터 저장 장치가 대기 상태로 동작하는 동안 상기 제2 코어에 제2 동작 전원을 제공하도록 구성된 전원 공급기; 및
    상기 데이터 저장 장치가 정상 상태로 동작하는 동안 상기 제1 코어에 제1 동작 클럭을 제공하고, 상기 데이터 저장 장치가 대기 상태로 동작하는 동안 상기 제2 코어에 제2 동작 클럭을 제공하도록 구성된 클럭 생성기를 포함하는 데이터 저장 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 전원 공급기는 대기 상태로 동작하는 동안 상기 제1 코어에 상기 제1 동작 전원의 공급을 중단하거나, 상기 제1 코어가 대기 상태를 유지하기 위해 필요한 대기 전원을 공급하도록 구성된 데이터 저장 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 전원 공급기는 정상 상태로 동작하는 동안 상기 제2 코어에 상기 제2 동작 전원의 공급을 중단하거나, 상기 제2 코어가 대기 상태를 유지하기 위해 필요한 대기 전원을 공급하도록 구성된 데이터 저장 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 클럭 생성기는 대기 상태로 동작하는 동안 상기 제1 코어에 상기 제1 동작 클럭의 공급을 중단하거나, 상기 제1 코어가 대기 상태를 유지하기 위해 필요한 대기 클럭을 공급하도록 구성된 데이터 저장 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 클럭 생성기는 정상 상태로 동작하는 동안 상기 제2 코어에 상기 제2 동작 클럭의 공급을 중단하거나, 상기 제2 코어가 대기 상태를 유지하기 위해 필요한 대기 클럭을 공급하도록 구성된 데이터 저장 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 코어는 상기 정상 상태에서 상기 대기 상태로 진입할 때 활성화된 대기 모드 신호를 상기 전원 공급기와 상기 클럭 생성기에 제공하도록 구성된 데이터 저장 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2 코어는 상기 대기 상태에서 상기 정상 상태로 진입할 때 상기 제1 코어에 인터럽트를 제공하도록 구성되고,
    상기 제1 코어는 상기 인터럽트에 응답하여 비활성화된 대기 모드 신호를 상기 전원 공급기와 상기 클럭 생성기에 제공하도록 구성된 데이터 저장 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 전원 공급기는 상기 활성화된 대기 모드 신호에 응답하여 상기 제2 동작 전원을 상기 제2 코어에 제공하고, 상기 비활성화된 대기 모드 신호에 응답하여 상기 제1 동작 전원을 상기 제1 코어에 제공하도록 구성되고,
    상기 클럭 생성기는 상기 활성화된 대기 모드 신호에 응답하여 상기 제2 동작 클럭을 상기 제2 코어에 제공하고, 상기 비활성화된 대기 모드 신호에 응답하여 상기 제1 동작 클럭을 상기 제1 코어에 제공하도록 구성된 데이터 저장 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 컨트롤러는 상기 외부 장치로부터 요청된 작업이 없는 상태일 때 대기 상태로 동작하는 데이터 저장 장치.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2 코어는, 상기 외부 장치에 의존성이 없는 작업으로서, 상기 불휘발성 메모리 장치를 관리하기 위한 작업을 처리하도록 구성된 데이터 저장 장치.
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