KR20220049842A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

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KR20220049842A
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Abstract

메모리 시스템은, 제1 및 제2 코어를 포함하는 컨트롤러; 상기 컨트롤러와 연결된 복수의 채널들; 각각이 상기 제1 코어에 독점적으로 할당되는 제1 메모리 블록들을 포함하고, 상기 복수의 채널들 각각에 적어도 하나씩 연결되는 복수의 제1 메모리 장치들; 및 각각이 상기 제2 코어에 독점적으로 할당되는 제2 메모리 블록들을 포함하고, 상기 복수의 채널들 각각에 적어도 하나씩 연결되는 복수의 제2 메모리 장치들을 포함하고, 상기 컨트롤러는 상기 제1 및 제2 메모리 블록들의 마모도에 기초하여, 동일 채널에 연결된 제1 메모리 블록 및 제2 메모리 블록을 제1 및 제2 코어 간에 교환함으로써 글로벌 웨어레벨링 동작을 수행하는 글로벌 웨어레벨링 매니저를 더 포함할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작방법 {MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 멀티 코어를 포함하는 메모리 시스템에서, 서로 다른 멀티 코어에 독점적으로 할당된 메모리 블록들 간 마모도를 균등화할 수 있는 메모리 시스템 및 그의 동작 방법을 제공하고자 한다.
본 발명은 메모리 시스템에 포함된 모든 메모리 블록이 수명이 다할 때까지 메모리 시스템을 정상적으로 사용할 수 있도록 하여 메모리 시스템의 성능을 향상시키는 메모리 시스템 및 그의 동작 방법을 제공하고자 한다.
본 실시 예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 제1 및 제2 코어를 포함하는 컨트롤러; 상기 컨트롤러와 연결된 복수의 채널들; 각각이 상기 제1 코어에 독점적으로 할당되는 제1 메모리 블록들을 포함하고, 상기 복수의 채널들 각각에 적어도 하나씩 연결되는 복수의 제1 메모리 장치들; 및 각각이 상기 제2 코어에 독점적으로 할당되는 제2 메모리 블록들을 포함하고, 상기 복수의 채널들 각각에 적어도 하나씩 연결되는 복수의 제2 메모리 장치들을 포함하고, 상기 컨트롤러는 상기 제1 및 제2 메모리 블록들의 마모도에 기초하여, 동일 채널에 연결된 제1 메모리 블록 및 제2 메모리 블록을 제1 및 제2 코어 간에 교환함으로써 글로벌 웨어레벨링 동작을 수행하는 글로벌 웨어레벨링 매니저를 더 포함할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 상기 제1 메모리 블록들의 제1 평균 마모도 및 상기 제2 메모리 블록들의 제2 평균 마모도의 차이가 제1 임계값을 초과하면 상기 글로벌 웨어레벨링 동작을 개시할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 상기 제1 평균 마모도가 상기 제2 평균 마모도보다 높은 경우, 상기 제1 메모리 블록들 중 마모도가 가장 낮은 프리 블록인 제1 프리 블록과 상기 제2 메모리 블록들 중 마모도가 가장 높은 프리 블록인 제2 프리 블록을 교환함으로써 상기 글로벌 웨어레벨링 동작을 수행할 수 있다.
또한, 상기 제1 코어는 상기 복수의 채널들 각각에 연결된 상기 제1 메모리 블록들을 제1 슈퍼 블록들로 구성함으로써 상기 제1 메모리 블록들에 병렬로 액세스하고, 상기 제2 코어는 상기 복수의 채널들 각각에 연결된 상기 제2 메모리 블록들을 제2 슈퍼 블록들로 구성함으로써 상기 제2 메모리 블록들에 병렬로 액세스할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 상기 제1 및 제2 슈퍼 블록을 상기 제1 및 제2 코어 건에 교환하기 위해 상기 복수의 채널들 각각에 대해 상기 글로벌 웨어레벨링 동작을 수행할 수 있다.
또한, 상기 제1 및 제2 코어는 상기 제1 및 제2 슈퍼 블록들의 이레이즈 카운트를 수행함으로써 상기 제1 및 제2 메모리 블록들의 마모도를 결정할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 상기 제1 슈퍼 블록들 중 마모도가 가장 낮은 프리 슈퍼 블록에 포함된 제1 메모리 블록들과 상기 제2 슈퍼 블록들 중 마모도가 가장 높은 프리 슈퍼 블록에 포함된 제2 메모리 블록들을 동일 채널에 연결된 블록들끼리 교환함으로써 상기 글로벌 웨어레벨링 동작을 수행할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 상기 글로벌 웨어레벨링 동작을 수행하기 위해 상기 제1 및 제2 프리 블록의 마모도 정보를 더 교환하고, 상기 제1 및 제2 평균 마모도를 업데이트할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 상기 제1 메모리 블록들의 제1 평균 마모도 및 상기 제2 메모리 블록들의 제2 평균 마모도의 차이가 제2 임계값 미만이 될 때까지 상기 글로벌 웨어레벨링 동작을 반복 수행할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 상기 제1 메모리 블록들에 포함된 제1 프리 블록들 또는 상기 제2 메모리 블록들에 포함된 제2 프리 블록들이 모두 교환될 때까지 상기 글로벌 웨어레벨링 동작을 반복 수행할 수 있다.
또한, 상기 글로벌 웨어레벨링 매니저는 제1 및 제2 메모리 블록들 중, 제1 및 제2 평균 마모도의 차이를 감소시킬 수 있는 유효 프리 블록들이 모두 교환될 때까지 상기 글로벌 웨어레벨링 동작을 반복 수행할 수 있다.
또한, 상기 제1 코어는 상기 제1 메모리 장치들에 대한 로컬 웨어레벨링 동작을 수행하고, 상기 제2 코어는 상기 제2 메모리 장치들에 대한 로컬 웨어레벨링 동작을 수행할 수 있다.
또한, 상기 제1 코어는 제1 논리 주소들과 연관된 데이터를 저장하도록 상기 제1 메모리 장치들을 제어하고, 상기 제2 코어는 제2 논리 주소들과 연관된 데이터를 저장하도록 상기 제2 메모리 장치들을 제어할 수 있다.
또한, 상기 메모리 시스템은 호스트로부터의 커맨드들과 연관된 논리 주소들의 해시 함수(hash function) 연산 결과에 기초하여 상기 논리 주소들을 상기 제1 및 제2 논리 주소들로 분류하고, 상기 제1 논리 주소와 연관된 커맨드는 상기 제1 코어로 제공하고, 상기 제2 논리 주소와 연관된 커맨드는 상기 제2 코어로 제공하는 호스트 인터페이스를 더 포함할 수 있다.
또한, 상기 제1 코어는 서로 교환된 제1 및 제2 메모리 블록의 물리 주소 정보를 포함하는 리맵 테이블을 상기 컨트롤러에 포함된 메모리에 저장하고, L2P(logical to physical) 맵 테이블을 참조하여 제1 논리 주소를 제1 메모리 블록의 물리 주소로 변환하고, 상기 변환된 제1 메모리 블록의 물리 주소가 상기 리맵 테이블에 포함된 경우 상기 변환된 제1 메모리 블록의 물리 주소를 대응하는 제2 메모리 블록의 물리 주소로 재변환하고, 상기 재변환된 제2 메모리 블록의 물리 주소에 기초하여 상기 제2 메모리 장치에 액세스할 수 있다.
본 발명의 실시 예에 따르면, 제1 및 제2 코어를 포함하는 컨트롤러, 상기 컨트롤러와 연결된 복수의 채널들 및 상기 복수의 채널들 각각에 연결되는 복수의 메모리 블록들을 포함하는 메모리 시스템의 동작 방법은, 상기 복수의 메모리 블록들 중 제1 메모리 블록들을 제1 코어에 독점적으로 할당하는 단계; 상기 복수의 메모리 블록들 중 제2 메모리 블록들을 제2 코어에 독점적으로 할당하는 단계; 및 상기 제1 및 제2 메모리 블록들의 마모도에 기초하여, 동일 채널에 연결된 제1 메모리 블록 및 제2 메모리 블록을 제1 및 제2 코어 간에 교환함으로써 글로벌 웨어레벨링 동작을 수행하는 단계를 포함한다.
본 발명은 멀티 코어를 포함하는 메모리 시스템에서, 서로 다른 멀티 코어에 독점적으로 할당된 메모리 블록들 간 마모도를 균등화할 수 있는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
본 발명은 메모리 시스템에 포함된 모든 메모리 블록이 수명이 다할 때까지 메모리 시스템을 정상적으로 사용할 수 있도록 하여 메모리 시스템의 성능을 향상시키는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급되지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 도 1에 도시된 메모리 시스템의 구체적인 블록도이다.
도 3은 본 발명의 실시 예에 따른 복수의 메모리 장치들을 자세히 설명하기 위한 도면이다.
도 4는 제1 및 제2 코어를 개략적으로 도시한다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 리맵 테이블의 예를 설명한다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 글로벌 웨어레벨링 동작을 나타내는 흐름도이다.
도 7은 제1 코어가 글로벌 웨어레벨링 동작에 의해 교환된 슈퍼 블록에 액세스하는 방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)을 포함하는 데이터 처리 시스템(100)의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다.
호스트(102)는 전자 장치, 예를 들어 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
호스트(102)는 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 운영 시스템은 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있다.
메모리 시스템(110)은 호스트(102)의 요청에 응하여 호스트(102)의 데이터를 저장하기 위해 동작할 수 있다. 예를 들어, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Serial Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
메모리 시스템(110)은 다양한 종류의 저장 장치에 의해 구현될 수 있다. 예를 들어, 상기 저장 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 플래시 메모리는 3차원 스택 구조를 가질 수 있다.
메모리 시스템(110)은 복수의 메모리 장치들 및 컨트롤러(130)를 포함할 수 있다. 복수의 메모리 장치들은 호스트(102)를 위한 데이터를 저장할 수 있으며, 컨트롤러(130)는 복수의 메모리 장치들로의 데이터 저장을 제어할 수 있다.
컨트롤러(130) 및 복수의 메모리 장치들은 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 복수의 메모리 장치들은 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 사용되면, 메모리 시스템(110)에 연결된 호스트(102)의 동작 속도는 향상될 수 있다. 게다가, 컨트롤러(130) 및 복수의 메모리 장치들은, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있다. 예를 들어, 컨트롤러(130) 및 복수의 메모리 장치들은 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
복수의 메모리 장치들은 비휘발성 메모리 장치일 수 있으며, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 복수의 메모리 장치들은 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장할 수 있고, 리드 동작을 통해 호스트(102)로 복수의 메모리 장치들에 저장된 데이터를 제공할 수 있다. 일 실시예에서, 복수의 메모리 장치들은 플래시 메모리가 될 수 있다. 상기 플래시 메모리는 3차원 스택 구조를 가질 수 있다.
컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 복수의 메모리 장치들을 제어할 수 있다. 예를 들어, 컨트롤러(130)는 복수의 메모리 장치들로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 복수의 메모리 장치들에 저장할 수 있다. 이러한 동작을 위해, 컨트롤러(130)는 복수의 메모리 장치들의 리드(read), 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
컨트롤러(130)는 서로 내부 버스를 통해 동작 가능하도록 연결된 호스트 인터페이스(132), 프로세서(134), 메모리 인터페이스(142), 메모리(144) 및 글로벌 웨어레벨링 매니저(146)를 포함할 수 있다.
호스트 인터페이스(132)는 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
메모리 인터페이스(142)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 복수의 메모리 장치들을 제어하도록, 컨트롤러(130)와 복수의 메모리 장치들 간의 인터페이싱을 위한 메모리/스토리지(storage) 인터페이스로서의 역할을 할 수 있다. 복수의 메모리 장치들이 플래시 메모리, 특히 NAND 플래시 메모리인 경우, 메모리 인터페이스(142)는 복수의 메모리 장치들을 위한 제어 신호를 생성하고, 프로세서(134)의 제어 하에 복수의 메모리 장치들로 제공되는 데이터를 처리할 수 있다. 메모리 인터페이스(142)는 컨트롤러(130)와 복수의 메모리 장치들 사이의 커맨드 및 데이터를 처리하기 위한 인터페이스, 예를 들어 NAND 플래시 인터페이스로서 동작할 수 있다.
메모리 인터페이스(142)는 플래시 인터페이스 계층(FIL: Flash Interface Layer)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서의 역할을 수행할 수 있으며, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 복수의 메모리 장치들이 리드, 프로그램, 이레이즈 동작을 수행하도록 복수의 메모리 장치들을 제어할 수 있다. 컨트롤러(130)는 복수의 메모리 장치들 로부터 독출되는 데이터를 호스트(102)로 제공할 수 있으며, 호스트(102)로부터 제공되는 데이터를 복수의 메모리 장치들에 저장할 수 있다. 메모리(144)는 컨트롤러(130)와 복수의 메모리 장치가 이러한 동작을 수행하는 데 필요한 데이터를 저장할 수 있다.
메모리(144)는 휘발성 메모리로 구현될 수 있다. 예를 들어, 메모리(144)는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 메모리(144)는 컨트롤러(130) 내부 또는 외부에 배치될 수 있다. 도 1은 컨트롤러(130) 내부에 배치된 메모리(144)를 예시한다. 일 실시예에서, 메모리(144)는 메모리(144)와 컨트롤러(130) 사이의 데이터를 입출력하는 메모리 인터페이스를 갖는 외부 휘발성 메모리 장치로 구현될 수 있다.
메모리(144)는 호스트(102)와 복수의 메모리 장치들 간의 라이트, 리드 등의 동작을 수행하기 위한 데이터를 저장하기 위해 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
프로세서(134)는 메모리 시스템(110)의 전체적인 동작을 제어할 수 있다. 프로세서(134)는 메모리 시스템(110)의 전반적인 동작을 제어하기 위해 펌웨어를 구동할 수 있다. 상기 펌웨어는 플래시 변환 계층(FTL: Flash Translation Layer)로 불릴 수 있다. 그리고, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다. 특히, 메모리 시스템(110)의 데이터 처리 성능을 향상시키기 위해 프로세서(134)는 복수의 코어들을 포함하는 멀티 코어 프로세서로 구현될 수 있다.
프로세서(134)는 플래시 변환 계층을 구동하여 호스트로부터 수신된 요청에 대응하는 포그라운드 동작(foreground operation)을 수행할 수 있다. 예를 들어, 프로세서(134)는 호스트로부터의 라이트 요청에 응하여 메모리 장치(150)의 라이트 동작을 제어하고, 리드 요청에 응하여 메모리 장치(150)의 리드 동작을 제어할 수 있다. 예를 들어, 프로세서(134)는 호스트(102)의 파일 시스템에서 사용되는 논리 주소와 상기 복수의 메모리 장치들에서 사용되는 물리 주소 간 주소 매핑을 수행할 수 있다.
또한, 프로세서(134)는 복수의 메모리 장치들에 대한 백그라운드(background) 동작을 수행할 수도 있다. 예를 들어, 복수의 메모리 장치들에 대한 백그라운드 동작은 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
프로세서(134)는 상기 포그라운드 동작과 백그라운드 동작을 수행하기 위해 FTL(Flash translation layer)이라는 펌웨어를 구동할 수 있다.
프로세서(134)에 포함된 복수의 코어들은 서로 병렬로 동작하면서 메모리 시스템(110)의 성능을 향상시킬 수 있다. 상기 복수의 코어들이 서로 다른 논리 주소에 대한 커맨드에 응하여 자신에게 독점적으로 할당된 메모리 장치를 제어하면 상기 복수의 코어들이 독립적으로 동작할 수 있다. 따라서, 상기 복수의 코어들의 병렬처리 성능이 극대화될 수 있다.
복수의 코어들 각각은 메모리 장치들의 마모도를 균등화하기 위해 웨어레벨링 동작을 수행할 수 있다. 예를 들어, 복수의 코어들 각각은 자신에게 독점적으로 할당된 메모리 장치들에 포함된 메모리 블록들 중 덜 마모된 메모리 블록이 우선적으로 사용되도록 제어하는 로컬 웨어레벨링 동작을 수행할 수 있다.
호스트(102)로부터 커맨드와 함께 수신되는 논리 주소에 따라 복수의 코어들의 작업량(workload)이 상이할 수 있다. 메모리 시스템(110) 내에서 로컬 웨어레벨링 동작만이 수행될 수 있다면, 복수의 코어들의 작업량이 상이할 때 서로 다른 코어에 할당된 메모리 장치들 간에는 마모도가 균등화되기 어렵다.
본 발명의 실시 예에 따르면, 글로벌 웨어레벨링 매니저(146)는 서로 다른 코어에 할당된 메모리 장치들 간에 마모도를 균등화하기 위한 글로벌 웨어레벨링 동작을 수행할 수 있다. 본 발명의 실시 예에 따른 글로벌 웨어레벨링 동작에 대해 이하에서 자세히 설명된다.
우선, 도 2 및 도 3을 참조하여 복수의 코어들과 복수의 메모리 다이들 간 독점적 할당이 자세히 설명된다.
도 2는 도 1에 도시된 메모리 시스템(110)의 구체적인 블록도이다.
도 1을 참조하여 설명된 복수의 메모리 장치들은 도 2에 도시된 복수의 메모리 다이들(DIE_A, DIE_B)에 대응할 수 있다. 상기 복수의 메모리 다이들은 복수의 채널들(CH_A - CH_D)을 통해 메모리 인터페이스(142)에 연결될 수 있다.
도 1을 참조하여 설명된 컨트롤러(130)는 도 2에 도시된 컨트롤러(130)와 대응할 수 있다. 도 1을 참조하여 설명된 컨트롤러(130)의 구성요소들 중 일부는 도 2에서 생략되었다. 도 2에 도시된 제1 및 제2 코어(136, 138)는 도 1의 프로세서(134)에 포함된 복수의 코어들에 대응할 수 있다. 제1 및 제2 코어(136, 138)는 독립적으로 동작할 수 있다.
제1 및 제2 코어(136, 138)는 병렬로 동작할 수 있고, 상기 복수의 메모리 다이들도 병렬로 동작할 수 있다.
제1 및 제2 코어(136, 138)는 서로 다른 논리 주소와 연관된 커맨드를 처리할 수 있다.
호스트 인터페이스(132)는 호스트로부터의 커맨드들과 연관된 논리 주소들을 홀수 논리 주소와 짝수 논리 주소로 분류할 수 있다. 호스트 인터페이스(132)는 상기 논리 주소들을 분류한 결과 상기 홀수 논리 주소와 연관된 커맨드는 제1 코어(136)로 제공하고, 상기 짝수 논리 주소와 연관된 커맨드는 제2 코어(138)로 제공할 수 있다. 따라서, 제1 코어(136)는 홀수 논리 주소와 연관된 커맨드만을 처리하고, 제2 코어(138)는 짝수 논리 주소와 연관된 커맨드만을 처리할 수 있다. 이하에서, 홀수 논리 주소와 연관된 커맨드는 홀수 주소 커맨드, 짝수 논리 주소와 연관된 커맨드는 짝수 주소 커맨드로 지칭된다.
한편, 두 개의 코어가 짝수 주소 커맨드와 홀수 주소 커맨드를 각각 처리하는 경우를 예로 들어 본 발명의 실시 예가 설명될 것이지만, 본 발명은 이에 제한되지 않는다. 프로세서(134)는 두 개이상의 코어들을 포함할 수 있다. 호스트 인터페이스(132)는 호스트(102)로부터의 커맨드와 연관된 논리 주소에 해시 함수(hash function) 연산을 수행한 결과에 기초하여 상기 커맨드를 상기 코어들 중 어느 하나로 제공할 수 있다. 상기 해시 함수는 논리 주소들을 각 코어에 균등하게 분배할 수 있는 균등 분배 해시 함수(evenly distributed hash function)일 수 있다. 예를 들어, 호스트 인터페이스(132)는 상기 논리 주소를 상기 코어들의 개수로 모듈로 연산(modulo operation)한 결과에 기초하여 상기 커맨드를 상기 코어들 중 어느 하나로 제공할 수 있다.
복수의 다이들 중 일부는 제1 코어(136)에 독점적으로 할당되고, 나머지는 제2 코어(138)에 독점적으로 할당될 수 있다. 제1 코어(136)는 홀수 주소 커맨드를 처리하기 위해 자신에게 할당된 메모리 다이들을 제어하고, 제2 코어(138)는 짝수 주소 커맨드를 처리하기 위해 자신에게 할당된 메모리 다이들을 제어할 수 있다.
제1 및 제2 코어(136, 138)에 할당된 논리 주소 및 메모리 다이들이 상이하므로, 제1 및 제2 코어(136, 138)는 별개의 L2P(logical to physical) 맵 테이블을 참조하여 메모리 다이들에 액세스할 수 있다. 예를 들어, 메모리(144)는 홀수 논리 주소 대 제1 코어(136)에 할당된 메모리 다이들의 물리 주소 간의 매핑 정보를 포함하는 제1 L2P 맵 테이블을 저장할 수 있다. 그리고, 메모리(144)는 짝수 논리 주소 대 제2 코어(138)에 할당된 메모리 다이들의 물리 주소 간의 매핑 정보를 저장하는 제2 L2P 맵 테이블을 저장할 수 있다.
그리고, 제1 및 제2 코어(136, 138)는 각각 자신에게 할당된 메모리 다이들의 마모도를 균등화하기 위해 별개의 로컬 웨어레벨링 동작을 수행할 수 있다.
만약 제1 코어(136)에는 채널 A와 채널 B(CH_A, CH_B)에 연결된 메모리 다이들이 독점적으로 할당되고, 제2 코어(138)에는 채널 C와 채널 D(CH_C, CH_D)에 연결된 메모리 다이들이 독점적으로 할당된다면 서로 다른 채널에 연결된 메모리 다이들 간에는 마모도가 균등화되기 어렵다. 예를 들어, 제1 코어(136)에 할당된 메모리 다이들의 수명이 먼저 다하는 경우 제2 코어에 할당된 메모리 다이들의 수명이 남아 있더라도 메모리 시스템(110)을 정상적으로 사용할 수 없게 된다.
서로 다른 채널에 연결된 메모리 다이들 간에 마모도를 균등화하기 위해, 제1 및 제2 코어(136, 138)에 연관된 논리 주소들을 교환(swap)하는 방법이 고려될 수도 있다. 그러나, 논리 주소들을 교환하기 위해서는 제1 코어(136)에 할당된 메모리 다이들과 제2 코어(138)에 할당된 메모리 다이들 간에 상기 논리 주소에 연관된 데이터를 함께 교환해야 한다. 제1 및 제2 코어(136, 138) 간 논리 주소들과 데이터를 함께 교환할 때, 메모리 시스템(110)의 제1 및 제2 코어(136, 138) 간 트랜잭션(transaction)의 ACID 성질(atomicity, consistency, isolation, durability properties)을 보장하기 어렵다.
본 발명의 실시 예에 따르면, 모든 채널들(CH_A - CH_D) 각각은 복수의 메모리 다이들과 연결될 수 있다. 도 2의 예에서 각 채널은 두 개의 메모리 다이와 연결될 수 있으며, 두 개의 메모리 다이는 각각 다이 A(DIE_A) 및 다이 B(DIE_B)로 식별된다.
각 채널의 메모리 다이들 중 제1 메모리 다이들은 제1 코어(136)에 독점적으로 할당되고, 제2 메모리 다이들은 제2 코어(138)에 독점적으로 할당될 수 있다. 도 2의 예에서 모든 채널들(CH_A - CH_D)의 다이 A(DIE_A)들은 상기 제1 메모리 다이들로서 제1 코어(136)에 할당되고, 모든 채널들(CH_A - CH_D)의 다이 B(DIE_B)들은 상기 제2 메모리 다이들로서 제2 코어(138)에 할당될 수 있다.
제1 코어(136)는 채널 A 내지 채널 D(CH_A - CH_D)을 통해 다이 A(DIE_A) 들을 독점적으로 제어할 수 있다. 그리고, 제2 코어(138)는 채널 A 내지 채널 D(CH_A - CH_D)을 통해 다이 B(DIE_B)들을 독점적으로 제어할 수 있다.
제1 메모리 다이들에 포함되어 제1 코어(136)에 의해 액세스되는 메모리 블록들은 제1 메모리 블록으로 지칭되고, 제2 메모리 다이들에 포함되어 제2 코어(138)에 액세스되는 메모리 블록들은 제2 메모리 블록으로 지칭된다.
제1 코어(136)는 제1 메모리 블록들의 마모도를 균등화하기 위해 로컬 웨어레벨링 동작을 수행할 수 있다. 제2 코어(138)는 제2 메모리 블록들의 마모도를 균등화하기 위해 로컬 웨어레벨링 동작을 수행할 수 있다. 실시 예에 따라, 제1 코어(136)는 상기 제1 메모리 블록들 중 서로 동일한 채널에 연결된 메모리 블록들 간의 로컬 웨어레벨링 동작을 수행하고, 제2 코어(138)는 상기 제2 메모리 블록들 중 서로 동일한 채널에 연결된 메모리 블록들 간의 로컬 웨어레벨링 동작을 수행할 수 있다.
본 발명의 실시 예에 따르면, 글로벌 웨어레벨링 매니저(146)는 상기 제1 메모리 블록들과 제2 메모리 블록들 간의 마모도 차이에 기초하여, 제1 및 제2 코어(136, 138) 간에 메모리 블록들을 교환하는 글로벌 웨어레벨링 동작을 수행할 수 있다. 예를 들어, 글로벌 웨어레벨링 매니저(146)는 동일 채널에 연결된 제1 메모리 블록과 제2 메모리 블록을 제1 및 제2 코어(136, 138) 간에 교환할 수 있다. 글로벌 웨어레벨링 매니저(146)가 제1 및 제2 메모리 블록들을 제1 및 제2 코어(136, 138) 간에 교환함으로써 제1 메모리 블록들과 제2 메모리 블록들 간의 마모도는 균등화될 수 있다.
글로벌 웨어레벨링 매니저(146)는 하드웨어 또는 소프트웨어로 구현될 수 있다. 예를 들어, 글로벌 웨어레벨링 매니저(146)가 하드웨어로 구현되는 경우에 글로벌 웨어레벨링 매니저(146)는 제1 및 제2 코어(136, 138)와는 별개의 코어로서 구현되어 프로세서(134)에 포함될 수 있다. 글로벌 웨어레벨링 매니저(146)가 펌웨어나 소프트웨어로 구현되는 경우에 글로벌 웨어레벨링 매니저(146)는 메모리(144)에 로드되어 제1 코어(136) 또는 제2 코어(138)에서 동작할 수 있다.
도 3은 본 발명의 실시 예에 따른 복수의 메모리 장치들을 자세히 설명하기 위한 도면이다.
도 3은 메모리 인터페이스(142)에 연결된 채널 A 내지 채널 D(CH_A - CH_D)와, 채널 A 내지 채널 D(CH_A - CH_D)에 각각 연결된 다이 A(DIE_A)들 및 다이 B(DIE_B)들을 도시한다. 도 3에 도시된 메모리 인터페이스(142), 채널 A 내지 채널 D(CH_A - CH_D), 다이 A(DIE_A)들 및 다이 B(DIE_B)은 도 2를 참조하여 설명된 것들과 대응한다.
다이 A(DIE_A)들 및 다이 B(DIE_B)들은 각각 독립적으로 동작할 수 있다. 다이 A(DIE_A)들 및 다이 B(DIE_B)들 각각은 메모리 다이, 메모리 블록 및 페이지의 계층 구조를 가질 수 있다. 하나의 메모리 다이는 채널을 통해 한 번에 하나의 커맨드를 수신할 수 있다. 하나의 메모리 다이는 복수의 메모리 블록들(BLK_A, BLK_B, BLK_C, BLK_D)을 포함할 수 있다. 메모리 블록은 이레이즈 동작의 최소 단위일 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 페이지는 프로그램 동작 및 리드 동작의 최소 단위일 수 있다.
다이 A(DIE_A)들은 제1 코어(136)에 할당될 수 있고, 다이 B(DIE_B)들은 제2 코어(138)에 할당될 수 있다. 도 3의 예에서, 다이 A(DIE_A)들에 포함된 메모리 블록들은 제1 메모리 블록들, 다이 B(DIE_B)들에 포함된 메모리 블록들은 제2 메모리 블록들로 지칭될 수 있다. 도 3은 제1 메모리 블록 그룹(306) 및 제2 메모리 블록 그룹(308)을 도시한다.
본 발명의 실시 예에 따르면, 제1 및 제2 코어(136, 138)는 메모리 다이들의 병렬처리 성능을 향상시키기 위해, 병렬로 액세스될 수 있는 메모리 블록들로 슈퍼 블록을 구성할 수 있다. 예를 들어, 제1 코어(136)는 모든 채널(CH_A - CH_D)의 다이 A(DIE_A)들로부터 각각 하나의 제1 메모리 블록을 그루핑하여 제1 슈퍼 블록을 구성할 수 있다. 도 3은 다이 A(DIE_A)들에 포함된 제1 메모리 블록들 중 동일한 오프셋(offset)을 갖는 메모리 블록들인 메모리 블록 D(BLK_D)들로 구성된 제1 슈퍼 블록인 SB1_D를 예시한다. 제2 코어(138)도 제1 코어(136)와 마찬가지로, 모든 채널(CH_A - CH_D)의 다이 B(DIE_B)들로부터의 각각 하나의 제2 메모리 블록을 그루핑하여 제2 슈퍼 블록을 구성할 수 있다. 도 3은 다이 B(DIE_B)들에 포함된 메모리 블록들 중 동일한 오프셋을 갖는 메모리 블록 C(BLK_C)들로 구성된 제2 슈퍼 블록인 SB2_C를 예시한다.
하나의 슈퍼 블록은 복수의 스트라이프(stripe)들로 구성될 수 있다. 하나의 스트라이프는 복수의 페이지들을 포함할 수 있다. 예를 들어, 제1 슈퍼 블록에 포함된 복수의 메모리 블록들에서 동일한 오프셋을 갖는 페이지들은 스트라이프를 구성할 수 있다. 제1 및 제2 코어(136, 138)는 슈퍼 블록에 스트라이프 단위로 데이터를 저장하거나, 스트라이프 단위로 데이터를 리드할 수 있다.
본 발명의 실시 예에 따르면, 글로벌 웨어레벨링 매니저(146)는 제1 메모리 블록 그룹(306) 및 제2 메모리 블록 그룹(308)의 평균 마모도 차이에 따라, 제1 및 제2 코어(136, 138) 간에 제1 슈퍼 블록과 제2 슈퍼 블록을 교환 수 있다. 글로벌 웨어레벨링 매니저(146)는 제1 코어(136)에 할당된 제1 슈퍼 블록을 제2 코어(138)에 할당하고, 제2 코어(138)에 할당된 제2 슈퍼 블록을 제1 코어(136)에 할당함으로써 슈퍼 블록을 교환할 수 있다.
제1 및 제2 코어(136, 138) 간에 할당된 슈퍼 블록을 교환하는 동작은 슈퍼 블록들 각각에 포함된 메모리 블록들을 교환하는 동작을 포함할 수 있다. 글로벌 웨어레벨링 매니저(146)는 제1 슈퍼 블록에 포함된 제1 메모리 블록들과 제2 슈퍼 블록에 포함된 제2 메모리 블록들을 제1 및 제2 코어(136, 138) 간에 교환할 때, 동일 채널에 연결된 제1 메모리 블록과 제2 메모리 블록을 교환할 수 있다.
본 발명의 실시 예에 따른 글로벌 웨어레벨링 동작이 도 4 내지 도 6을 참조하여 자세히 설명된다.
도 4는 제1 및 제2 코어(136, 138)를 개략적으로 도시한다. 제1 코어(136) 내부에 파선으로 도시된 제1 EC(erase count) 테이블(416), 제1 프리 SB(superblock) 리스트(436) 및 제1 리맵 테이블(456)은 제1 코어(136)와 관련하여 메모리(144)에 저장될 수 있는 데이터를 나타낸다. 마찬가지로, 제2 코어(138) 내부에 파선으로 도시된 제2 EC 테이블(418), 제2 프리 SB 리스트(438) 및 제2 리맵 테이블(458)은 제2 코어(138)와 관련하여 메모리(144)에 저장될 수 있는 데이터를 나타낸다.
제1 EC 테이블(416)은 제1 코어(136)에 할당된 제1 메모리 블록들의 이레이즈 카운트를 저장할 수 있다. 구현에 따라 제1 메모리 블록들이 제1 슈퍼 블록을 구성하는 경우, 제1 슈퍼 블록을 구성하는 메모리 블록들의 이레이즈 카운트는 실질적으로 동일할 수 있다. 따라서, 제1 EC 테이블(416)은 제1 메모리 블록들의 이레이즈 카운트를 저장하거나, 제1 슈퍼 블록들의 이레이즈 카운트를 저장할 수 있다. 마찬가지로, 제2 EC 테이블(418)은 제2 메모리 블록들의 이레이즈 카운트를 저장하거나, 제2 슈퍼 블록들의 이레이즈 카운트를 저장할 수 있다.
글로벌 웨어레벨링 매니저(146)는 글로벌 웨어레벨링 동작을 개시하기 위해 제1 메모리 블록들과 제2 메모리 블록들의 마모도를 비교할 수 있다. 예를 들어, 글로벌 웨어레벨링 매니저(146)는 제1 EC 테이블(416) 및 제2 EC 테이블(418)을 참조하여 제1 메모리 블록들과 제2 메모리 블록들의 평균 이레이즈 카운트를 비교할 수 있다. 제1 메모리 블록들의 평균 이레이즈 카운트와 제2 메모리 블록들의 평균 이레이즈 카운트는 각각 제1 평균 이레이즈 카운트 및 제2 평균 이레이즈 카운트로 지칭될 수 있다.
도 4는 제1 평균 이레이즈 카운트가 제2 평균 이레이즈 카운트보다 높은 경우를 예시한다. 제1 평균 이레이즈 카운트가 더 높은 것은 제1 메모리 블록들이 제2 메모리 블록들보다 평균적으로 더 마모된 것을 나타내며, 제1 코어(136)가 제2 코어(138)보다 더 많은 요청을 처리하는 것을 의미할 수 있다.
글로벌 웨어레벨링 매니저(146)는 제1 및 제2 평균 이레이즈 카운트의 차이가 임계값을 초과하면, 글로벌 웨어레벨링 동작을 트리거할 수 있다. 도 4는 글로벌 웨어레벨링 동작이 개시되었을 때 제1 평균 이레이즈 카운트가 제2 평균 이레이즈 카운트보다 높은 경우를 예시한다.
글로벌 웨어레벨링 동작이 개시되면, 글로벌 웨어레벨링 매니저(146)는 제1 및 제2 프리 SB 리스트(436, 438)를 참조하여 제1 및 제2 코어(136, 138) 간에 교환할 제1 슈퍼 블록과 제2 슈퍼 블록을 결정할 수 있다.
제1 및 제2 프리 슈퍼 블록 리스트(436, 438)는 각각 제1 및 제2 슈퍼 블록들 중 프리 슈퍼 블록들의 정보를 포함할 수 있다. 예를 들어, 프리 슈퍼 블록은 모든 메모리 셀들이 이레이즈된 상태의 슈퍼 블록을 지칭한다. 도 4는 제1 및 제2 프리 SB 리스트(436, 438)에서 프리 슈퍼 블록들의 식별자가 각 프리 슈퍼 블록의 이레이즈 카운트 순서대로 정렬된 것을 예시한다.
한편, 도 4는 프리 슈퍼 블록들의 정보를 포함하는 제1 및 제2 프리 SB 리스트(436, 438)를 예시하지만, 본 발명은 제1 및 제2 코어(136, 138)가 슈퍼 블록별로 모든 메모리 셀들이 이레이즈된 상태인지 여부를 결정하는 것으로 제한되지는 않는다. 예를 들어, 제1 및 제2 코어(136, 138)는 모든 메모리 셀들이 이레이즈된 상태인지 여부를 메모리 블록별로 결정할 수 있으며, 제1 및 제2 프리 블록 리스트를 메모리(144)에 저장할 수 있다.
글로벌 웨어레벨링 매니저(146)는 제1 코어(136)에 할당된 메모리 블록들과 제2 코어(138)에 할당된 메모리 블록들의 평균 이레이즈 카운트의 차이가 감소할 수 있도록 교환될 슈퍼 블록들을 결정할 수 있다. 예를 들어, 글로벌 웨어레벨링 매니저(146)는 제1 코어(136)에 할당된 프리 슈퍼 블록들 중 이레이즈 카운트가 가장 높은 슈퍼 블록과 제2 코어(138)에 할당된 프리 슈퍼 블록들 중 이레이즈 카운트가 가장 낮은 슈퍼 블록을 교환하는 것으로 결정할 수 있다. 도 4는 제1 코어(136)에 할당된 프리 슈퍼 블록인 SB1_D와 제2 코어(138)에 할당된 프리 슈퍼 블록인 SB2_C를 교환하는 것을 예시한다.
상대적으로 더 많은 요청이 처리되는 제1 코어(136)에 이레이즈 카운트가 가장 낮은 슈퍼 블록인 SB2_C를 할당하면 슈퍼 블록 SB2_C가 제1 코어(136)에 할당되기 이전보다 자주 액세스될 수 있다. 상대적으로 더 적은 요청이 처리되는 제2 코어(138)에 이레이즈 카운트가 가장 높은 슈퍼 블록 SB1_D가 할당되면 슈퍼 블록 SB1_D는 제2 코어(138)에 할당되기 이전보다 드물게 액세스될 수 있다. 따라서, 제1 슈퍼 블록들과 제2 슈퍼 블록들의 마모도가 균등화될 수 있다.
본 발명의 실시 예에 따르면, 글로벌 웨어레벨링 매니저(146)가 제1 및 제2 코어(136, 138) 간에 데이터가 저장되지 않은 프리 슈퍼 블록들을 교환함으로써 글로벌 웨어레벨링 동작을 수행하므로, 글로벌 웨어레벨링 동작에 데이터의 이동이 수반되지 않을 수 있다. 따라서, 제1 및 제2 코어(136, 138)의 트랜잭션의 ACID 성질이 보장될 수 있다.
글로벌 웨어레벨링 매니저(146)는 제1 및 제2 코어(136, 138) 간에 할당된 슈퍼 블록들을 교환하고, 상기 교환된 슈퍼 블록들에 대응하는 이레이즈 카운트를 제1 및 제2 EC 테이블(416, 418) 간에 교환할 수 있다. 도 4의 예에서, 글로벌 웨어레벨링 매니저(146)는 슈퍼 블록 SB1_D의 이레이즈 카운트를 제2 EC 테이블(418)에 슈퍼 블록 SB2_C의 이레이즈 카운트로서 저장할 수 있다. 마찬가지로, 글로벌 웨어레벨링 매니저(146)는 슈퍼 블록 SB2_C의 이레이즈 카운트를 제1 EC 테이블(416)에 슈퍼 블록 SB1_D의 이레이즈 카운트로서 저장할 수 있다. 상기 이레이즈 카운트가 교환되면, 제1 및 제2 평균 이레이즈 카운트도 업데이트될 수 있다. 예를 들어, 제1 평균 이레이즈 카운트가 감소하고, 제2 평균 이레이즈 카운트는 증가하면서 제1 및 제2 평균 이레이즈 카운트의 차이는 감소할 수 있다.
글로벌 웨어레벨링 매니저(146)는 제1 및 제2 코어(136, 138)의 제1 및 제2 리맵 테이블(456, 458)을 업데이트함으로써 제1 및 제2 코어(136, 138) 간 슈퍼 블록들을 교환할 수 있다. 제1 및 제2 리맵 테이블(456, 458)은 교환된 슈퍼 블록들 간의 관계 정보를 포함할 수 있다. 예를 들어 슈퍼 블록 SB1_D와 슈퍼 블록 SB2_C가 교환된 경우, 제1 및 제2 리맵 테이블(456, 458)은 각각 슈퍼 블록 SB1_D와 슈퍼 블록 SB_C의 대응 관계 정보를 포함할 수 있다. 제1 코어(136)는 제1 리맵 테이블(456)을 참조하여 슈퍼 블록 SB1_D 대신에 슈퍼 블록 SB2_C에 액세스할 수 있다.
본 발명의 실시 예에 따른 리맵 테이블의 예가 도 5a 및 도 5b를 참조하여 설명된다.
도 5a는 제1 코어(136)에 연관된 제1 리맵 테이블(456)을 예시한다.
제1 리맵 테이블(456)은 제1 코어(136)의 오리지널 블록 주소와 리맵된 블록 주소 간의 매핑 관계를 나타낸다. 제1 리맵 테이블(456)의 오리지널 블록 주소는 메모리 블록 교환이 수행되기 전에 제1 코어(136)에 할당된 메모리 블록들의 주소를 나타낸다. 그리고, 제1 리맵 테이블(456)의 리맵된 블록 주소는 메모리 블록이 수행되기 전에 제2 코어(138)에 할당되었으나, 상기 메모리 블록 교환이 수행된 후 제1 코어(136)에 할당된 메모리 블록들의 주소를 나타낸다.
도 5a는 도 4에 도시된 슈퍼 블록 SB1_D와 슈퍼 블록 SB2_C가 교환된 경우의 제1 리맵 테이블(456)을 예시한다. 슈퍼 블록 SB1_D는 메모리 블록 교환이 수행되기 전에 제1 코어(136)에 할당된 슈퍼 블록이므로, 슈퍼 블록 SB1_D에 포함된 메모리 블록들의 주소는 오리지널 블록 주소에 포함될 수 있다. 슈퍼 블록 SB2_C는 상기 메모리 블록 교환이 수행된 후 제2 코어(136)에 할당된 슈퍼 블록이므로, 슈퍼 블록 SB2_C에 포함된 메모리 블록들의 주소는 리맵된 블록 주소에 포함될 수 있다.
도 5a는 슈퍼 블록 SB1_D가 모든 채널(CH_A - CH_D)의 다이 A(DIE_A)에서 동일한 오프셋을 갖는 블록 D(BLK_D)들로 구성되고, 슈퍼 블록 SB2_C가 모든 채널(CH_A - CH_D)의 다이 B(DIE_B)에서 동일한 오프셋을 갖는 블록 C(BLK_C)들로 구성되는 경우에 리맵 테이블(456)에 저장되는 오리지널 블록 주소 및 리맵된 블록 주소를 예시한다.
오리지널 블록 주소 및 리맵된 블록 주소는 메모리 다이의 식별자, 채널의 식별자 및 메모리 블록의 식별자를 포함할 수 있다. 한편, 글로벌 웨어레벨링 매니저(146)는 슈퍼 블록 SB1_D와 슈퍼 블록 SB2_C를 교환할 때 슈퍼 블록 SB1_D에 포함된 메모리 블록들과 슈퍼 블록 SB2_C에 포함된 메모리 블록들을 동일 채널에 포함된 메모리 블록들끼리 교환할 수 있다. 즉, 오리지널 블록 주소와 리맵된 블록 주소의 채널 식별자는 동일할 수 있다. 따라서, 제1 리맵 테이블(456)의 리맵된 블록 주소에서 채널의 식별자는 생략될 수도 있다.
도 5b는 제2 코어(138)에 연관된 제2 리맵 테이블(458)을 예시한다.
제2 리맵 테이블(458)은 제2 코어(138)의 오리지널 블록 주소와 리맵된 블록 주소 간의 매핑 관계를 나타낸다. 제2 리맵 테이블(458)에서 오리지널 블록 주소는 메모리 블록 교환이 수행되기 전에 제2 코어(138)에 할당된 메모리 블록들의 주소를 나타낸다. 그리고, 리맵된 블록 주소는 상기 메모리 블록 교환이 수행된 후 제2 코어(138)에 할당된 메모리 블록들의 주소를 나타낸다.
도 5b는 도 4에 도시된 슈퍼 블록 SB1_D와 슈퍼 블록 SB2_C가 교환된 경우의 제2 리맵 테이블(458)을 예시한다.
제2 리맵 테이블(458)은 오리지널 블록 주소로서 슈퍼 블록 SB2_C에 포함된 메모리 블록들의 주소를 포함하고, 리맵된 블록 주소로서 슈퍼 블록 SB1_D에 포함된 메모리 블록들의 주소를 포함할 수 있다. 도 5a를 참조하여 설명된 제1 리맵 테이블(456)과 마찬가지로, 오리지널 블록 주소는 메모리 다이의 식별자, 채널의 식별자 및 메모리 블록의 식별자를 포함할 수 있다. 그리고, 리맵된 블록 주소는 메모리 다이의 식별자 및 메모리 블록의 식별자를 포함할 수 있으며, 리맵된 블록 주소에서 채널의 식별자는 생략될 수도 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템(110)의 글로벌 웨어레벨링 동작을 나타내는 흐름도이다.
단계 S602에서, 글로벌 웨어레벨링 매니저(146)는 제1 및 제2 코어(136, 138)의 평균 이레이즈 카운트의 차이가 제1 임계값을 넘는 것을 감지하면 글로벌 웨어레벨링 동작을 개시할 수 있다. 글로벌 웨어레벨링 매니저(146)는 도 4를 참조하여 설명된 것과 같이 제1 및 제2 EC 테이블(416, 418)을 참조하여 제1 및 제2 코어(136, 138)의 평균 이레이즈 카운트의 차이를 판단할 수 있다.
한편, 프로세서(134)에 두 개의 코어가 포함된 경우를 예로 들어 본 발명이 설명되었으나, 본 발명은 이에 제한되지 않는다. 만약 프로세서(134)에 두 개보다 많은 코어들이 포함되는 경우, 글로벌 웨어레벨링 매니저(146)는 각 코어의 평균 이레이즈 카운트들 중 최댓값과 최솟값의 차이가 제1 임계값을 넘는 것을 감지하면 글로벌 웨어레벨링 동작을 개시할 수 있다.
단계 S604에서, 글로벌 웨어레벨링 매니저(146)는 제1 코어(136)에 할당된 프리 슈퍼 블록들과 제2 코어(138)에 할당된 프리 슈퍼 블록들 중 교환될 슈퍼 블록들을 결정할 수 있다. 예를 들어, 글로벌 웨어레벨링 매니저(146)는 도 4를 참조하여 설명된 제1 및 제2 프리 SB 리스트(436, 438)를 참조하여 교환될 슈퍼 블록들을 결정할 수 있다.
단계 S606에서, 글로벌 웨어레벨링 매니저(146)는 제1 및 제2 EC 테이블(416, 418)의 상기 교환된 슈퍼 블록들에 대응하는 이레이즈 카운트를 교환할 수 있다. 그리고, 글로벌 웨어레벨링 매니저(146)는 상기 교환된 슈퍼 블록들의 매핑 관계를 나타내는 제1 및 제2 리맵 테이블(456, 458)을 업데이트할 수 있다.
글로벌 웨어레벨링 매니저(146)는 단계 S608 내지 단계 S612의 조건이 만족되는지 여부에 따라, 글로벌 웨어레벨링 동작을 종료하거나, 반복 수행할 수 있다.
단계 S608에서, 글로벌 웨어레벨링 매니저(146)는 제1 및 제2 코어(136, 138)에 할당된 메모리 블록들의 평균 이레이즈 카운트의 차이가 제2 임계값보다 작아졌는지 판단할 수 있다. 상기 평균 이레이즈 카운트의 차이가 제2 임계값보다 작아진 경우(단계 S608에서, "YES"), 글로벌 웨어레벨링 매니저(146)는 글로벌 웨어레벨링 동작을 종료할 수 있다.
상기 평균 이레이즈 카운트의 차이가 제2 임계값보다 큰 경우(단계 S608에서, "NO"), 글로벌 웨어레벨링 매니저(146)는 단계 S610에서 현재 제1 코어(136)에 할당된 프리 슈퍼 블록들 또는 제2 코어(138)에 할당된 프리 슈퍼 블록들이 모두 교환되었는지 판단할 수 있다. 상기 프리 슈퍼 블록들이 모두 교환된 경우(단계 S610에서, "YES"), 글로벌 웨어레벨링 매니저(146)는 글로벌 웨어레벨링 동작을 종료할 수 있다. 예를 들어, 제1 프리 SB 리스트(436)가 3개의 프리 슈퍼 블록을 포함하고, 제2 프리 SB 리스트(438)가 5개의 프리 슈퍼 블록을 포함하는 경우, 글로벌 웨어레벨링 매니저(146)는 3개의 프리 슈퍼 블록이 교환된 이후 글로벌 웨어레벨링 동작을 종료할 수 있다.
상기 프리 슈퍼 블록들이 모두 교환되지는 않은 경우(단계 S610에서, "NO"), 글로벌 웨어레벨링 매니저(146)는 단계 S612에서 유효 슈퍼 블록들이 모두 교환되었는지 판단할 수 있다. 유효 슈퍼 블록은 프리 슈퍼 블록들 중 제1 및 제2 평균 이레이즈 카운트의 차이를 감소시킬 수 있는 프리 슈퍼 블록을 지칭한다.
도 4의 예에서, 만약 제1 프리 SB 리스트(436)에서 이레이즈 카운트가 가장 높은 슈퍼 블록인 SB1_D의 이레이즈 카운트가 "200"이고 제2 프리 SB 리스트(438)에서 이레이즈 카운트가 가장 낮은 슈퍼 블록인 SB2_C의 이레이즈 카운트가 "100"인 경우, 슈퍼 블록 SB1_D와 슈퍼 블록 SB2_C를 교환하면 제1 평균 이레이즈 카운트는 감소하고, 제2 평균 이레이즈 카운트는 증가하면서 제1 및 제2 평균 이레이즈 카운트의 차이는 감소할 수 있다. 이 경우의 슈퍼 블록 SB1_D와 슈퍼 블록 SB2_C는 유효 프리 슈퍼 블록으로 지칭될 수 있다.
반면에, 슈퍼 블록 SB1_D의 이레이즈 카운트가 "100"이고 슈퍼 블록 SB2_C의 이레이즈 카운트가 "200"인 경우, 슈퍼 블록 SB1_D와 슈퍼 블록 SB2_C를 교환하면 제1 및 제2 평균 이레이즈 카운트의 차이는 증가할 수 있다. 제1 프리 SB 리스트(436)의 모든 프리 슈퍼 블록들의 이레이즈 카운트는 "100" 이하이고, 제2 프리 SB 리스트(438)의 모든 프리 슈퍼 블록들의 이레이즈 카운트는 "200" 이상일 수 있다. 이 경우는, 어떤 프리 슈퍼 블록들을 교환하더라도 제1 및 제2 평균 이레이즈 카운트의 차이는 증가할 수 있으므로 유효 프리 슈퍼 블록이 없는 경우이다.
상기 유효 슈퍼 블록들이 모두 교환된 경우(단계 S612에서, "YES"), 글로벌 웨어레벨링 매니저(146)는 글로벌 웨어레벨링 동작을 종료할 수 있다.
상기 유효 슈퍼 블록들이 모두 교환되지는 않은 경우(단계 S612에서, "NO"), 글로벌 웨어레벨링 매니저(146)는 글로벌 웨어레벨링 동작을 단계 S604부터 반복 수행할 수 있다. 요컨대, 단계 S608 내지 단계 S612의 조건에 하나도 부합하지 않는 경우 글로벌 웨어레벨링 매니저(146)는 글로벌 웨어레벨링 동작을 반복 수행할 수 있으며, 단계 S608 내지 단계 S612의 조건이 하나라도 부합하는 경우 글로벌 웨어레벨링 매니저(146)는 글로벌 웨어레벨링 동작을 종료할 수 있다.
도 7은 제1 코어(136)가 글로벌 웨어레벨링 동작에 의해 교환된 슈퍼 블록에 액세스하는 방법을 설명하는 도면이다. 이하에서 제1 코어(136)를 예로 들어 교환된 슈퍼 블록에 액세스하는 방법이 설명되지만, 제2 코어(138)가 교환된 슈퍼 블록에 액세스하는 방법도 동일할 수 있다.
도 7은 도 1 내지 도 6을 참조하여 설명된 호스트 인터페이스(132), 제1 코어(136) 및 메모리 인터페이스(142)를 나타낸다.
호스트 인터페이스(132)는 호스트로부터의 홀수 주소 커맨드를 제1 코어(136)로 제공할 수 있다. 도 7에서 제1 코어(136)로 제공된 커맨드의 논리 주소는 LA_X로 도시된다.
제1 코어(136)는 메모리(144)에 저장된 제1 L2P 맵 테이블을 참조하여 상기 논리 주소 LA_X를 물리 주소로 변환할 수 있다. 도 7의 예에서, 상기 변환된 물리 주소는 메모리 다이 식별자 DIE_A, 채널 식별자 CH_B, 메모리 블록 식별자 BLK_D 및 페이지 식별자 PAGE_E를 포함할 수 있다.
제1 코어(136)는 메모리(144)에 저장된 제1 리맵 테이블(456)을 참조하여 상기 변환된 물리 주소가 교환된 메모리 블록을 가리키는 주소인지 여부를 판단할 수 있다. 예를 들어, 제1 코어(136)는 제1 리맵 테이블(456)의 오리지널 메모리 블록들 중 상기 변환된 물리 주소와 동일한 메모리 다이 식별자, 채널 식별자 및 블록 식별자를 갖는 메모리 블록이 포함되는지 여부를 판단할 수 있다.
만약 상기 변환된 물리 주소가 교환된 메모리 블록을 가리키는 주소가 아닌 경우, 제1 코어(136)는 상기 변환된 물리 주소를 메모리 인터페이스(142)로 제공할 수 있다. 메모리 인터페이스(142)는 상기 변환된 물리 주소가 가리키는 메모리 블록의 페이지에 액세스할 수 있다.
상기 변환된 물리 주소가 교환된 메모리 블록을 가리키는 주소인 경우, 제1 코어(136)는 제1 리맵 테이블(456)을 참조하여 상기 변환된 물리 주소를 대응하는 메모리 블록의 물리 주소로 재변환할 수 있다. 도 7의 예에서, 상기 재변환된 물리 주소는 메모리 다이 식별자 DIE_B, 채널 식별자 CH_B, 메모리 블록 식별자 BLK_C 및 페이지 식별자 PAGE_E를 포함할 수 있다. 본 발명의 실시 예에 따르면 글로벌 웨어레벨링 동작에 의해 제1 및 제2 메모리 블록들 중 동일한 채널에 연결된 메모리 블록들이 교환되므로, 상기 변환된 물리 주소와 재변환된 물리 주소의 채널 식별자는 동일할 수 있다.
제1 코어(136)는 상기 재변환된 물리 주소를 메모리 인터페이스(142)로 제공할 수 있다. 메모리 인터페이스(142)는 상기 재변환된 물리 주소가 가리키는 메모리 블록의 페이지에 액세스할 수 있다.
본 발명의 실시 예에 따르면, 메모리 시스템(110)은 컨트롤러(130) 및 복수의 메모리 장치들을 연결하는 복수의 채널들(CH_A - CH_D)을 포함할 수 있다. 복수의 채널들(CH_A - CH_D) 각각은 제1 코어(136)에 독점적으로 할당되는 제1 메모리 블록들 및 제2 코어(138)에 독점적으로 할당되는 제2 메모리 블록들과 연결될 수 있다. 글로벌 웨어레벨링 매니저(146)는 상기 제1 및 제2 메모리 블록들의 평균 마모도 차이에 기초하여, 동일 채널에 연결된 제1 메모리 블록 및 제2 메모리 블록을 상기 제1 및 제2 코어(136) 간에 교환함으로써 글로벌 웨어레벨링 동작을 수행할 수 있다.
본 발명의 실시 예에 따르면, 서로 다른 코어에 의해 독립적으로 액세스되는 제1 및 제2 메모리 블록들의 마모도가 균등화될 수 있다. 제1 및 제2 메모리 블록들의 마모도가 균등화되면 제1 및 제2 메모리 블록들 모두가 수명이 다할 때까지 메모리 시스템(110)을 정상적으로 사용할 수 있으므로, 메모리 시스템(110)의 수명이 향상될 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 메모리 시스템
130: 컨트롤러

Claims (20)

  1. 메모리 시스템에 있어서,
    제1 및 제2 코어를 포함하는 컨트롤러;
    상기 컨트롤러와 연결된 복수의 채널들; 각각이 상기 제1 코어에 독점적으로 할당되는 제1 메모리 블록들을 포함하고, 상기 복수의 채널들 각각에 적어도 하나씩 연결되는 복수의 제1 메모리 장치들; 및
    각각이 상기 제2 코어에 독점적으로 할당되는 제2 메모리 블록들을 포함하고, 상기 복수의 채널들 각각에 적어도 하나씩 연결되는 복수의 제2 메모리 장치들을 포함하고,
    상기 컨트롤러는 상기 제1 및 제2 메모리 블록들의 마모도에 기초하여, 동일 채널에 연결된 제1 메모리 블록 및 제2 메모리 블록을 제1 및 제2 코어 간에 교환함으로써 글로벌 웨어레벨링 동작을 수행하는 글로벌 웨어레벨링 매니저를 더 포함하는
    메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 코어는
    상기 복수의 채널들 각각에 연결된 상기 제1 메모리 블록들을 제1 슈퍼 블록들로 구성함으로써 상기 제1 메모리 블록들에 병렬로 액세스하고,
    상기 제2 코어는
    상기 복수의 채널들 각각에 연결된 상기 제2 메모리 블록들을 제2 슈퍼 블록들로 구성함으로써 상기 제2 메모리 블록들에 병렬로 액세스하고,
    상기 글로벌 웨어레벨링 매니저는
    상기 제1 및 제2 슈퍼 블록을 상기 제1 및 제2 코어 간에 교환하기 위해 상기 복수의 채널들 각각에 대해 상기 글로벌 웨어레벨링 동작을 수행하는
    메모리 시스템.
  3. 제2항에 있어서,
    상기 글로벌 웨어레벨링 매니저는
    상기 제1 메모리 블록들의 제1 평균 마모도 및 상기 제2 메모리 블록들의 제2 평균 마모도의 차이가 제1 임계값을 초과하면 상기 글로벌 웨어레벨링 동작을 개시하는
    메모리 시스템.
  4. 제3항에 있어서,
    상기 글로벌 웨어레벨링 매니저는
    상기 제1 평균 마모도가 상기 제2 평균 마모도보다 높은 경우, 상기 제1 메모리 블록들 중 마모도가 가장 낮은 프리 블록인 제1 프리 블록과 상기 제2 메모리 블록들 중 마모도가 가장 높은 프리 블록인 제2 프리 블록을 교환함으로써 상기 글로벌 웨어레벨링 동작을 수행하는
    메모리 시스템.
  5. 제4항에 있어서,
    상기 제1 및 제2 코어는
    상기 제1 및 제2 슈퍼 블록들의 이레이즈 카운트를 수행함으로써 상기 제1 및 제2 메모리 블록들의 마모도를 결정하고,
    상기 글로벌 웨어레벨링 매니저는
    상기 제1 슈퍼 블록들 중 마모도가 가장 낮은 프리 슈퍼 블록에 포함된 제1 메모리 블록들과 상기 제2 슈퍼 블록들 중 마모도가 가장 높은 프리 슈퍼 블록에 포함된 제2 메모리 블록들을 동일 채널에 연결된 블록들끼리 교환함으로써 상기 글로벌 웨어레벨링 동작을 수행하는
    메모리 시스템.
  6. 제4항에 있어서,
    상기 글로벌 웨어레벨링 매니저는
    상기 글로벌 웨어레벨링 동작을 수행하기 위해 상기 제1 및 제2 프리 블록의 마모도 정보를 더 교환하고, 상기 제1 및 제2 평균 마모도를 업데이트하는
    메모리 시스템.
  7. 제6항에 있어서,
    상기 글로벌 웨어레벨링 매니저는
    상기 제1 메모리 블록들의 제1 평균 마모도 및 상기 제2 메모리 블록들의 제2 평균 마모도의 차이가 제2 임계값 미만이 될 때까지 상기 글로벌 웨어레벨링 동작을 반복 수행하는
    메모리 시스템.
  8. 제6항에 있어서,
    상기 글로벌 웨어레벨링 매니저는
    상기 제1 메모리 블록들에 포함된 제1 프리 블록들 또는 상기 제2 메모리 블록들에 포함된 제2 프리 블록들이 모두 교환될 때까지 상기 글로벌 웨어레벨링 동작을 반복 수행하는
    메모리 시스템.
  9. 제6항에 있어서,
    상기 글로벌 웨어레벨링 매니저는
    제1 및 제2 메모리 블록들 중, 제1 및 제2 평균 마모도의 차이를 감소시킬 수 있는 유효 프리 블록들이 모두 교환될 때까지 상기 글로벌 웨어레벨링 동작을 반복 수행하는
    메모리 시스템.
  10. 제1항에 있어서,
    상기 제1 코어는
    상기 제1 메모리 장치들에 대한 로컬 웨어레벨링 동작을 수행하고,
    상기 제2 코어는
    상기 제2 메모리 장치들에 대한 로컬 웨어레벨링 동작을 수행하는
    메모리 시스템.
  11. 제1항에 있어서,
    상기 제1 코어는
    제1 논리 주소들과 연관된 데이터를 저장하도록 상기 제1 메모리 장치들을 제어하고,
    상기 제2 코어는
    제2 논리 주소들과 연관된 데이터를 저장하도록 상기 제2 메모리 장치들을 제어하는
    메모리 시스템.
  12. 제11항에 있어서,
    호스트로부터의 커맨드들과 연관된 논리 주소들의 해시 함수(hash function) 연산 결과에 기초하여 상기 논리 주소들을 상기 제1 및 제2 논리 주소들로 분류하고, 상기 제1 논리 주소와 연관된 커맨드는 상기 제1 코어로 제공하고, 상기 제2 논리 주소와 연관된 커맨드는 상기 제2 코어로 제공하는 호스트 인터페이스를 더 포함하는
    메모리 시스템.
  13. 제12항에 있어서,
    상기 제1 코어는
    서로 교환된 제1 및 제2 메모리 블록의 물리 주소 정보를 포함하는 리맵 테이블을 상기 컨트롤러에 포함된 메모리에 저장하고, L2P(logical to physical) 맵 테이블을 참조하여 제1 논리 주소를 제1 메모리 블록의 물리 주소로 변환하고, 상기 변환된 제1 메모리 블록의 물리 주소가 상기 리맵 테이블에 포함된 경우 상기 변환된 제1 메모리 블록의 물리 주소를 대응하는 제2 메모리 블록의 물리 주소로 재변환하고, 상기 재변환된 제2 메모리 블록의 물리 주소에 기초하여 상기 제2 메모리 장치에 액세스하는
    메모리 시스템.
  14. 제1 및 제2 코어를 포함하는 컨트롤러, 상기 컨트롤러와 연결된 복수의 채널들 및 상기 복수의 채널들 각각에 연결되는 복수의 메모리 블록들을 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 복수의 메모리 블록들 중 제1 메모리 블록들을 제1 코어에 독점적으로 할당하는 단계;
    상기 복수의 메모리 블록들 중 제2 메모리 블록들을 제2 코어에 독점적으로 할당하는 단계; 및
    상기 제1 및 제2 메모리 블록들의 마모도에 기초하여, 동일 채널에 연결된 제1 메모리 블록 및 제2 메모리 블록을 제1 및 제2 코어 간에 교환함으로써 글로벌 웨어레벨링 동작을 수행하는 단계
    를 포함하는 동작 방법.
  15. 제14항에 있어서,
    상기 복수의 채널들 각각에 연결된 상기 제1 메모리 블록들을 제1 슈퍼 블록들로 구성함으로써 상기 제1 메모리 블록들에 병렬로 액세스하는 단계;
    상기 복수의 채널들 각각에 연결된 상기 제2 메모리 블록들을 제2 슈퍼 블록들로 구성함으로써 상기 제2 메모리 블록들에 병렬로 액세스하는 단계; 및
    상기 제1 및 제2 슈퍼 블록을 상기 제1 및 제2 코어 간에 교환하기 위해 상기 복수의 채널들 각각에 대해 상기 글로벌 웨어레벨링 동작을 수행하는 단계
    를 포함하는 동작 방법.
  16. 제15항에 있어서,
    상기 글로벌 웨어레벨링 동작을 수행하는 단계는 상기 제1 메모리 블록들의 제1 평균 마모도 및 상기 제2 메모리 블록들의 제2 평균 마모도의 차이가 제1 임계값을 초과하면 개시되는
    동작 방법.
  17. 제16항에 있어서,
    상기 글로벌 웨어레벨링 동작을 수행하는 단계는
    상기 제1 평균 마모도가 상기 제2 평균 마모도보다 높은 경우, 상기 제1 메모리 블록들 중 마모도가 가장 낮은 프리 블록인 제1 프리 블록과 상기 제2 메모리 블록들 중 마모도가 가장 높은 프리 블록인 제2 프리 블록을 교환하는 단계를 포함하는
    동작 방법.
  18. 제17항에 있어서,
    상기 글로벌 웨어레벨링 동작을 수행하는 단계는
    상기 제1 및 제2 프리 블록의 마모도 정보를 더 교환하고, 상기 제1 및 제2 평균 마모도를 업데이트하는 단계를 더 포함하는
    동작 방법.
  19. 제14항에 있어서,
    호스트로부터의 커맨드들과 연관된 논리 주소들의 해시 함수(hash function) 연산한 결과에 기초하여 상기 논리 주소들을 제1 및 제2 논리 주소들로 분류하는 단계;
    상기 제1 논리 주소와 연관된 커맨드를 상기 제1 코어로 제공하는 단계; 및
    상기 제2 논리 주소와 연관된 커맨드를 상기 제2 코어로 제공하는 단계
    를 포함하는 동작 방법.
  20. 제19항에 있어서,
    서로 교환된 제1 및 제2 메모리 블록의 물리 주소 정보를 포함하는 리맵 테이블을 상기 컨트롤러에 포함된 메모리에 저장하는 단계;
    L2P(logical to physical) 맵 테이블을 참조하여 제1 논리 주소를 제1 메모리 블록의 물리 주소로 변환하는 단계;
    상기 변환된 제1 메모리 블록의 물리 주소가 상기 리맵 테이블에 포함된 경우 상기 변환된 제1 메모리 블록의 물리 주소를 대응하는 제2 메모리 블록의 물리 주소로 재변환하는 단계; 및
    상기 재변환된 제2 메모리 블록의 물리 주소에 기초하여 상기 제2 메모리 장치에 액세스하는 단계
    를 더 포함하는 동작 방법.

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