JP2000114939A

JP2000114939A - クロック信号生成装置

Info

Publication number: JP2000114939A
Application number: JP10282153A
Authority: JP
Inventors: Yoshimasa Endo; 善応遠藤; Katsuhiko Kurosawa; 勝彦黒沢
Original assignee: NEC Corp; NEC Miyagi Ltd
Current assignee: NEC Corp; NEC Miyagi Ltd
Priority date: 1998-10-05
Filing date: 1998-10-05
Publication date: 2000-04-21
Also published as: US6259274B1

Abstract

(57)【要約】【課題】簡易な構成で、エッジが鈍った信号からこれ
と同一のデューティ比を有するクロック信号を生成する
クロック信号生成装置を提供する。【解決手段】クロック原信号の“Ｈ”レベルおよび
“Ｌ”レベルそれぞれに対応してオープンコレクタ出力
された第１および第２のクロック信号４７、４８の変化
速度が急峻である立ち下がりエッジのみを使用して、第
１および第２ののクロック信号４７、４８をそれぞれ２
分周して、両者の排他的論理和をとることでクロック原
信号３７のデューディ比と同じ出力クロック信号５１を
生成する。また、ＥＸＯＲ回路４１の出力信号と、クロ
ック原信号と同相となる入力端子３８₂から入力される
信号との位相が一致しない場合、第２のＤ−ＦＦ４３の
Ｄ端子に強制的に“Ｌ”レベルを設定させることで、こ
れ以降両者の位相が合うようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル情報機器等
で用いられるクロック信号を生成するクロック信号生成
装置に係わり、詳細にはクロック信号のデューティ比の
変化を抑制するクロック信号生成装置に関する。

【０００２】

【従来の技術】従来からのデジタル情報機器の内部回路
は一定周期のクロック信号を各種内部タイミングの基準
として動作させる場合が多い。このようなクロック信号
も、生成直後のクロック信号のデューティ比が５０％で
あっても、装置の基板配線などの伝送路上の遅延や各種
ゲート回路が接続されることによって付加される各種容
量、電源電圧レベルの変動などの原因により、デューテ
ィ比が５０％から変動してしまう場合がある。そこで、
このようなクロック信号の各種原因に起因するデューテ
ィ比の変化を抑制するクロック信号生成装置がいくつか
提案されている。

【０００３】図３はこのような従来提案されたクロック
信号生成装置の構成の概要を表わしたものである。この
クロック信号生成装置１０では、入力クロック信号１１
が、立ち上がり検出回路１２と逓倍回路１３とに入力さ
れている。立ち上がり検出回路１２によって入力クロッ
ク信号１１の立ち上がりが検出されると、立ち上がり検
出信号１４がパルス状に出力される。この立ち上がり検
出信号１４は、遅延回路１５に入力されている。遅延回
路１５によって一定時間遅延された遅延信号１６は、２
入力ＮＡＮＤ回路１７の一方の入力端子に入力されてい
る。また、逓倍回路１３によって入力クロック信号が逓
倍された逓倍信号１８は、セット端子付遅延フリップフ
ロップ（Delayed Flip-Flop：以下、Ｄ−ＦＦと略
す。）１９のクロック入力端子（ＣＫ）に入力されてい
る。Ｄ−ＦＦ１９の反転出力端子（Ｑ（−））から出力
される反転出力信号２０は、このデータ入力端子（Ｄ）
と、２入力ＮＡＮＤ回路１７で遅延信号１６が入力され
る端子とは異なる他方の入力端子とに入力されている。
そして、セット入力端子（Ｓ）は２入力ＮＡＮＤ回路１
７の出力信号２１が入力されている。またＤ−ＦＦ１９
の出力端子（Ｑ）からは、出力クロック信号２２が出力
される。このＤ−ＦＦ１９は、セット入力端子（Ｓ）に
２入力ＮＡＮＤ回路１７からの“Ｌ”レベルの出力信号
２１が入力されたとき、出力端子（Ｑ）から出力される
出力クロック信号２２が“Ｈ”レベル、反転出力端子
（Ｑ（−））から出力される反転出力信号２２が“Ｌ”
レベルにそれぞれ設定されるようになっている。

【０００４】立ち上がり検出回路１２は、入力クロック
信号１１の論理を反転した反転クロック信号２３を出力
する否定（Inverter：以下、ＩＮＶと略す。）回路２４
と、一方の入力端子に入力クロック信号１１が、そして
他方の入力端子に反転クロック信号２３がそれぞれ入力
されるＡＮＤ回路２５とを備えている。このような構成
の立ち上がり検出回路１２により、立ち上がり検出信号
１４は入力クロック信号の立ち上がりに同期して、ＩＮ
Ｖ回路２４の遅延時間だけの幅を持つパルス信号として
出力される。遅延回路１５は、入力された信号を一定時
間ずつ遅延させるディレイセル２６、２７を有してお
り、遅延信号１６はこのディレイセル２６、２７によっ
て所定の時間だけ立ち上がり検出信号１４を遅延させら
れてものである。逓倍回路１３は、入力クロック信号１
１を２逓倍することができるようになっている。

【０００５】図４はこの装置の各部における信号の変化
の様子を表わしたものである。図４（ａ）はクロック入
力信号１１の信号波形、同図（ｂ）は立ち上がり検出信
号１４の信号波形、同図（ｃ）は遅延信号１６の信号波
形、同図（ｄ）は逓倍信号１８の信号波形、同図（ｅ）
は出力信号２１の信号波形、同図（ｆ）は出力クロック
信号２２の信号波形、同図（ｇ）は反転出力信号２０の
信号波形をそれぞれ表わしている。ここでは、デューテ
ィ比が５０％に保たれていない入力クロック信号１１が
同図（ａ）に示すように、所定の周期で入力されるもの
とする。立ち上がり検出回路１２では、このように入力
された入力クロック信号１２の立ち上がりを検出し、同
図（ｂ）に示すように上述したＩＮＶ回路２４の遅延時
間分の幅を持つパルス状の立ち上がり検出信号１４を出
力する。この信号は、同図（ｃ）に示すように、遅延回
路１５によって所定の時間だけ遅延させられる。一方、
逓倍回路１３は、入力クロック信号１１を２逓倍し、同
図（ｄ）に示すように周波数が２倍の逓倍信号１８を出
力している。

【０００６】ところで、Ｄ−ＦＦ１９は、反転出力信号
２０がデータ入力端子（Ｄ）に入力されていることか
ら、逓倍信号１８に同期したトグル形フリップフロップ
（Toggle Flip-Flop:以下、Ｔ−ＦＦと略す。）として
機能する。これにより、逓倍信号１８が入力されるたび
にその出力論理を反転させ、逓倍信号１８の分周回路と
なる。一方、逓倍信号１８を分周するＤ−ＦＦ１９の出
力クロック信号２２の立ち上がりが、入力クロック信号
１１の立ち上がりの位相と１８０度異なる場合には、２
入力ＮＡＮＤ回路１７によって同図（ｅ）に示すような
出力信号２１が負のパルスとして出力されるので、Ｄ−
ＦＦ１９からの出力クロック信号を逓倍信号１８に関わ
らず、“Ｈ”レベルに固定することによって両者の位相
を一致させるようになっている。その後は、逓倍信号１
８の入力ごとに出力を反転する出力クロック信号２２
（同図（ｆ））と、反転出力信号２０（同図（ｇ））と
を生成する。このように入力クロック信号と位相が一致
したデューティ比５０％のクロック信号を生成すること
ができる。

【０００７】このようなクロック信号生成装置に関する
技術は、たとえば特開平４−２４０９１５号公報「クロ
ック信号位相規定回路」に開示されている。

【０００８】

【発明が解決しようとする課題】しかしながらこのよう
な従来のクロック信号生成装置では、入力クロック信号
の立ち上がりが鈍った状態で入力された場合、その入力
位相の一致ができなくなるという問題がある。すなわ
ち、入力クロック信号１９の立ち上がりが鈍ってしまう
と、Ｄ−ＦＦ１９に入力すべき位相一致のためのセット
信号が所定のタイミングで生成されなくなってしまう。
このように近年、１つのデバイスを介して他のデバイス
にクロック信号が伝達される際に、クロック信号の立ち
上がりまたは立ち下がりのエッジが鈍ることによって、
この出力クロック信号が入力される他のデバイスが正し
く動作しなくなってしまう場合がある。さらに上述した
逓倍回路や遅延回路の設計には、製造条件など考慮しな
ければならないため、設計および製造工数が増えてしま
う。

【０００９】特に、近年のクロック信号の高速化にとも
ない、外部から高速動作のレベルコンパレータを介して
入力される場合、オープンコレクタあるいはオープンド
レイン出力のクロック信号はそのエッジでの変化を鈍ら
せてしまう。これはレベルコンパレータを構成するトラ
ンジスタがオフ状態になることによって徐々にクロック
信号が出力されるようになっているためである。したが
って、このような信号をＣＭＯＳ（Complementary Meta
l Oxide Semiconductor；相補性金属酸化膜半導体）デ
バイス等の他のデバイスに入力されると信号のデューテ
ィ比を変化させてしまう。さらにこのような立ち上がり
エッジあるいは立ち下がりエッジが鈍ってしまうとレベ
ルコンパレータの閾値付近で入力信号の変化が遅くなっ
てしまうため、デバイスの電源電圧の変化やデバイスの
製造ばらつきによる影響を受けやすくなり、さらにデュ
ーティ比を変化させてしまうという問題があった。

【００１０】そこで本発明の目的は、簡易な構成で、エ
ッジが鈍った信号からこれと同一のデューティ比を有す
るクロック信号を生成するクロック信号生成装置を提供
することにある。

【００１１】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）所定のデューティ比を有するクロック信号の
ハイレベル期間に対応して変化する第１のパルス信号の
立ち下がりエッジに同期してこれを２分周する第１の分
周手段と、（ロ）クロック信号のローレベル期間に対応
して変化する第２のパルス信号の立ち下がりエッジに同
期してこれを２分周する第２の分周手段と、（ハ）第１
の分周手段によって生成された第１の分周信号を一方の
入力端子に供給するとともに第２の分周手段によって生
成された第２の分周信号を他方の入力端子に供給しその
出力端子から出力クロック信号を出力する排他的論理和
回路とをクロック信号生成装置に具備させる。

【００１２】すなわち請求項１記載の発明では、所定の
デューティ比を有するクロック信号のハイレベル期間に
対応して変化する第１のパルス信号と、クロック信号の
ローレベル期間に対応して変化する第２のパルス信号と
を基に、それぞれの立ち下がりエッジに同期して２分周
させ、両者の排他的論理和をとるようにしている。これ
により、クロック信号から得られる第１および第２のパ
ルス信号の立ち上がりエッジが鈍っていても、クロック
信号と同じデューティ比を有し、かつ両エッジが急峻な
出力クロック信号を生成することができる。

【００１３】請求項２記載の発明では、（イ）所定のデ
ューティ比を有するクロック信号のハイレベル期間と同
相の第１のパルス信号と、クロック信号のローレベル期
間と同相の第２のパルス信号を生成するパルス信号生成
手段と、（ロ）このパルス信号生成手段によって生成さ
れた第１のパルス信号の立ち下がりエッジに同期してこ
れを２分周する第１の分周手段と、（ハ）パルス信号生
成手段によって生成された第２のパルス信号の立ち下が
りエッジに同期してこれを２分周する第２の分周手段
と、（ニ）第１の分周手段によって生成された第１の分
周信号を一方の入力端子に供給するとともに第２の分周
手段によって生成された第２の分周信号を他方の入力端
子に供給しその出力端子から出力クロック信号を出力す
る排他的論理和回路とをクロック信号生成装置に具備さ
せる。

【００１４】すなわち請求項２記載の発明では、所定の
デューティ比を有するクロック信号からこのクロック信
号のハイレベル期間に対応して変化する第１のパルス信
号と、クロック信号のローレベル期間に対応して変化す
る第２のパルス信号と生成させるようにしている。そし
て、それぞれの立ち下がりエッジに同期して２分周さ
せ、両者の排他的論理和をとるようにしている。これに
より、クロック信号自体の立ち上がりエッジが鈍ってい
たとしても、このクロック信号から得られる第１および
第２のパルス信号の立ち下がりエッジのみを用いるの
で、クロック信号と同じデューティ比を有し、かつ両エ
ッジが急峻な出力クロック信号を生成することができ
る。

【００１５】請求項３記載の発明では、請求項１または
請求項２記載のクロック信号生成装置で、第１の分周手
段は第１のパルス信号の立ち上がりエッジに同期してこ
れを２分周し、第２の分周手段は第２のパルス信号の立
ち上がりエッジに同期してこれを２分周することを特徴
としている。

【００１６】すなわち請求項３記載の発明では、所定の
デューティ比を有するクロック信号からこのクロック信
号のハイレベル期間に対応して変化する第１のパルス信
号と、クロック信号のローレベル期間に対応して変化す
る第２のパルス信号と生成させるようにしている。そし
て、それぞれの立ち上がりエッジに同期して２分周さ
せ、両者の排他的論理和をとるようにしている。これに
より、クロック信号から得られる第１および第２のパル
ス信号の立ち下がりエッジが鈍っていても、あるいはク
ロック信号自体の立ち下がりエッジが鈍っていたとして
も、このクロック信号から得られる第１および第２のパ
ルス信号の立ち上がりエッジのみを用いるので、クロッ
ク信号と同じデューティ比を有し、かつ両エッジが急峻
な出力クロック信号を生成することができる。

【００１７】請求項４記載の発明では、請求項１〜請求
項３記載のクロック信号生成装置で、第１または第２の
分周手段のいずれか一方は、出力クロック信号と第１ま
たは第２のパルス信号とに基づいて、出力クロック信号
の位相を変更することを特徴としている。

【００１８】すなわち請求項４記載の発明では、第１ま
たは第２の分周手段のいずれか一方で出力クロック信号
と第１または第２のパルス信号に位相とを比較すること
で、出力クロック信号の位相を変更するようにしてい
る。これにより、所定のデューティ比を有するクロック
信号から両エッジが急峻で、かつ元のクロック信号と同
じデューティ比を有する同位相の出力クロック信号を生
成することができる。

【００１９】請求項５記載の発明では、請求項１〜請求
項４記載のクロック信号生成装置で、パルス信号生成手
段は、クロック信号の電圧レベルが予め決められた参照
電圧を越えたか否かを判別する判別手段と、この判別手
段によって参照電圧を超えたと判別されたときには所定
の論理レベルを出力することによって第１のパルスを生
成する第１のパルス生成手段と、判別手段によって参照
電圧を超えていないと判別されたときには所定の論理レ
ベルを出力することによって第２のパルスを生成する第
２のパルス生成手段とを具備することを特徴としてい
る。

【００２０】すなわち請求項５記載の発明では、判別手
段により予め決められた参照電圧とクロック信号の電圧
レベルとを比較判別し、この判別手段によって参照電圧
を超えたと判別されたときには所定の論理レベルを出力
することによって第１のパルスを生成するとともに、こ
の判別手段によって参照電圧を超えていないと判別され
たときには所定の論理レベルを出力することによって第
２のパルスを生成するようにしている。これにより、所
定のデューティ比を有するクロック信号の論理レベル
と、第１および第２のパルス信号の論理レベルとの変換
を行うことができる。

【００２１】

【発明の実施の形態】

【００２２】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２３】図１は本発明の一実施例におけるクロック
信号生成装置の構成の概要を表わしたものである。この
クロック信号生成装置３０には、外部からレベルコンパ
レータ３１を介して所定のデューティ比を有するクロッ
ク信号が入力されており、そのクロック信号の立ち上が
りエッジあるいは立ち下がりエッジのうち、急峻なエッ
ジのみを用いて、両エッジが急峻で、かつ同一のデュー
ティ比を有する出力信号を生成することを特徴としてい
る。本実施例では、鈍った立ち上がりエッジに関わらず
立ち下がりエッジのみを用いて一定のデューティ比を有
するクロック信号を生成する場合について説明する。

【００２４】レベルコンパレータ３１は、外部の図示し
ないクロック信号発生装置によって発生されたクロック
原信号が伝送される伝送系の論理レベルと、クロック信
号生成装置３０内の論理レベルとの変換を高速に行うも
のである。レベルコンパレータ３１は、第１のトランジ
スタ３２と、第２のトランジスタ３３とを備えている。
第１および第２のトランジスタ３２、３３は、それぞれ
温度係数がそろっているなどほぼ同一の特性をもつもの
とする。第１および第２のトランジスタ３２、３３のそ
れぞれのエミッタ端子は互いに接続されており、抵抗３
４を介して図示しない電源のグランド電位であるＶＣＣ
に接続されている。また、第１のトランジスタ３２のコ
レクタ端子は抵抗３５を介して、第２のトランジスタ３
３のコレクタ端子は抵抗３６を介して、それぞれ図示し
ない電源の電源電位レベルであるＶＤＤに接続されてい
る。さらに第１のトランジスタ３２のベース端子には所
定のデューティ比を有するクロック原信号３７が入力さ
れるようになっている。第１のトランジスタ３２のコレ
クタ端子は、さらにクロック信号生成装置３０の入力端
子３８₁に接続されている。第２のトランジスタ３３の
コレクタ端子は、クロック信号生成装置３０の入力端子
３８₂に接続されており、論理変換された出力信号がク
ロック信号生成装置３０に入力されるようになってい
る。

【００２５】クロック信号生成装置３０では、入力端子
３８₁は第１のＩＮＶ回路３９に接続されている。そし
て、この入力端子３８₁を介して入力された信号の反転
信号は第１のＤ−ＦＦ４０のクロック入力端子（ＣＫ）
に接続されている。第１のＤ−ＦＦ４０の反転出力端子
（Ｑ（−））は、２入力排他的論理和（EXclusive OR：
以下、ＥＸＯＲと略す。）回路４１の一方の入力端子に
接続されているとともに、第１のＤ−ＦＦ４０のデータ
入力端子（Ｄ）に接続されている。また、入力端子３８
₂は第２のＩＮＶ回路４２に接続されている。そして、
この入力端子３８₂を介して入力された信号の反転信号
は第２のＤ−ＦＦ４３のクロック入力端子（ＣＫ）に接
続されている。Ｄ−ＦＦ４１の反転出力端子（Ｑ
（−））は、ＥＸＯＲ回路４１の他方の入力端子に接続
されているとともに、２入力ＡＮＤ回路４４の一方の入
力端子に接続されている。この２入力ＡＮＤ回路４４の
他方の入力端子にはＥＸＯＲ回路４１の出力端子が接続
されており、２入力ＡＮＤ回路４４の出力端子が第２の
Ｄ−ＦＦ４３のデータ入力端子（Ｄ）に接続されてい
る。ＥＸＯＲ回路４１の出力端子は、クロック信号生成
装置３０の出力端子４５に接続されおり、この出力端子
４５を介して外部に、入力されたクロック信号の立ち上
がりエッジの変化速度に関わらずデューティ比を一定に
保つクロック信号を出力する。

【００２６】外部から所定のデューティ比を有するクロ
ック原信号３７が入力され、その電位レベルが参照電圧
Ｖｒｅｆと比較される。入力されるクロック原信号３７
が、参照電圧Ｖｒｅｆより電位レベルが高いときは、第
１のトランジスタ３２がオン状態となり、電源電位レベ
ルＶＤＤから抵抗３５、第１のトランジスタ３２のコレ
クタ端子からエミッタ端子を経由して抵抗３４に所定の
オン電流が流れる。これにより、第１のトランジスタ３
２のエミッタ端子の電位が抵抗３４を流れるオン電流の
ため電位レベルが上昇する。そして、第２のトランジス
タ３３のベース端子に付加されている参照電圧Ｖｒｅｆ
とエミッタ端子の電位レベルが小さくなり、次第に第２
のトランジスタ３３はオフ状態になる。したがって、第
２のトランジスタ３３のコレクタ端子が接続されている
入力端子３８₂には、それまで第２のトランジスタ３３
がオン状態になっていたことによって抵抗３４を介して
ほぼグランド電位レベルＶＣＣにあった状態から、徐々
に電源電位レベルＶＤＤ付近の電位レベルまで遷移する
信号が供給されることになる。

【００２７】一方、入力されるクロック原信号３７が、
参照電圧Ｖｒｅｆより電位レベルが低いときは、第１お
よび第２のトランジスタ３２、３３の両特性がほぼ等し
いことから、電位レベルの高い参照電圧Ｖｒｅｆがベー
ス端子に供給されている第２のトランジスタ３３がオン
状態となる。そして、上述したのと同様に今度は第１の
トランジスタ３２のベース端子およびエミッタ端子間の
電位差が小さくなり、第１のトランジスタ３２はオフ状
態となる。したがって、入力端子３８₂に供給されてい
る信号は、第２のトランジスタ３３がオン状態になると
ともにグランド電位レベルＶＣＣに遷移する一方、第１
トランジスタ３２はこの第２のトランジスタ３３のオン
電流に応じて次第に第１のトランジスタ３２がオフ状態
になるためコレクタ端子が接続されている入力端子３８
₁には、それまで第１のトランジスタ３２がオン状態に
なっていたことによって抵抗３４を介してほぼグランド
電位レベルＶＣＣにあった状態からやがて電源電圧レベ
ルＶＤＤ付近の電位レベルまで遷移する信号が供給され
る。

【００２８】すなわちクロック信号生成装置３０には、
このようなレベルコンパレータ３１のオープンコレクタ
出力により、入力されるクロック原信号３７に同期し
て、それぞれ逆相で、かつ立ち上がりエッジが鈍く立ち
下がりエッジが急峻な信号が供給されることになる。入
力端子３８₁に入力される信号は、クロック原信号３７
の立ち上がりに同期してその立ち下がりが急峻な信号で
あり、入力端子３８₂に入力される信号は、クロック原
信号３７の立ち下がりに同期してその立ち下がりが急峻
な信号である。

【００２９】本実施例におけるクロック供給装置３０
は、入力端子３８₁から入力された信号が第１のＩＮＶ
回路３９を介してＴ−ＦＦの機能を有する第１のＤ−Ｆ
Ｆ４０のクロック入力端子（ＣＫ）に入力されているた
め、入力端子３８₁からの入力信号の立ち下がりエッジ
に同期した分周信号をＥＸＯＲ回路４１に出力する。同
様に、入力端子３８₂から入力された信号についても、
第２のＩＮＶ回路４２を介してＴ−ＦＦの機能を有する
第２のＤ−ＦＦ４３のクロック入力端子（ＣＫ）に入力
されているため、入力端子３８₂からの入力信号の立ち
下がりエッジに同期した分周信号をＥＸＯＲ回路４１に
出力する。

【００３０】この際、第２のＤ−ＦＦ４３の反転出力Ｑ
（−）端子は、２入力ＡＮＤ回路４４にも接続されてお
り、入力端子３８₂から入力される信号の立ち下がり時
にＥＸＯＲ回路４１が“Ｌ”レベルのとき第２のＤ−Ｆ
Ｆ４３のデータ入力端子（Ｄ）にも強制的に“Ｌ”レベ
ルを入力させるようにする。すなわち、第１のＤ−ＦＦ
４０および第２のＤ−ＦＦ４３の初期状態が常にある所
定の値とならないために、ＥＸＯＲ回路４１の出力信号
と、クロック原信号３７と同相となる入力端子３８₂か
ら入力される信号との位相が一致しない場合、Ｄ−ＦＦ
２４のＤ端子に強制的に“Ｌ”レベルを設定させること
で、これ以降両者の位相が合うようにしている。

【００３１】図２は図１におけるクロック信号生成装置
３０およびレベルコンパレータ３１の各ポイントにおけ
る信号レベルの変化の様子を表わしたものである。すな
わち同図（ａ）は、図１における入力されるクロック原
信号３７の信号波形を表わしたものである。図２（ｂ）
は、図１における入力端子３８₁から入力される第１の
クロック信号４７の信号波形を表わしたものである。図
２（ｃ）は、図１における入力端子３８₂から入力され
る第２のクロック信号４８の信号波形を表わしたもので
ある。図２（ｄ）は、第１のＤ−ＦＦ４０の反転出力Ｑ
（−）端子から出力される第１の反転出力信号４９の信
号波形を表わしたものである。同図（ｅ）は、第２のＤ
−ＦＦ４３の反転出力Ｑ（−）端子から出力される第２
の反転出力信号５０の信号波形を表わしたものである。
同図（ｆ）は、図１における出力端子４５から出力され
る出力クロック信号５１の信号波形を表わしたものであ
る。

【００３２】ここで、図２（ａ）に示すように外部から
所定のデューティ比を有するクロック原信号３７が入力
されているものとする。、上述したようにレベルコンパ
レータ３１では、クロック原信号３７が参照電圧Ｖｒｅ
ｆと比較される。そして、クロック原信号３７の電圧レ
ベルが参照電圧Ｖｒｅｆより高いときには第１のトラン
ジスタ３２がオン状態となり、同図（ｂ）に示すように
第１のクロック信号４７はグランド電位レベルＶＣＣと
なる。また、同時に同図（ｃ）に示すように、第２のト
ランジスタ３３は次第にオフ状態になるため、入力端子
３８₂に供給される第２のクロック信号４８は次第に電
源電圧レベルＶＤＤに近づく。一方、クロック原信号３
７の電圧レベルが参照電圧Ｖｒｅｆより低いときには第
２のトランジスタ３３がオン状態となり、同図（ｃ）に
示すように第２のクロック信号４８はグランド電位レベ
ルＶＣＣとなる。また、同時に同図（ｂ）に示すよう
に、第１のトランジスタ３２は次第にオフ状態になるた
め、入力端子３８₁に供給される第１のクロック信号４
７は次第に電源電圧レベルＶＤＤに近づく。第１のＤ−
ＦＦ４０は、Ｔ−ＦＦとして機能するため、第１のクロ
ック信号４７の立ち下がりエッジに同期して、同図
（ｄ）に示すようにその入力のたびに出力を反転させ
る。また、第２のＤ−ＦＦ４３も同様に、Ｔ−ＦＦとし
て機能するため第２のクロック信号４８の立ち下がりエ
ッジに同期して、同図（ｅ）に示すようにその入力のた
びに出力を反転させる。

【００３３】期間５２では、ＥＸＯＲ回路４１の出力で
ある出力クロック信号５１と、クロック原信号３７と同
相となる入力端子３８₂から入力される第２のクロック
信号４８との位相が一致しないため、２入力ＡＮＤ回路
４４で第２のＤ−ＦＦ４３のデータ入力端子（Ｄ）に強
制的に“Ｌ”レベルを設定させている。これにより、第
２のＤ−ＦＦ４３のクロック入力端子（ＣＫ）に入力さ
れる第２のクロック信号４８の立ち下がりでこの“Ｌ”
レベルがサンプリングされ、これ以降両者の位相が合う
ようにしている。

【００３４】このように本実施例におけるクロック信号
生成装置では、クロック原信号３７の論理レベルを変換
する際に、クロック原信号の“Ｈ”レベルおよび“Ｌ”
レベルそれぞれに対応してオープンコレクタ出力された
第１および第２のクロック信号４７、４８が入力されて
いる。これら第１および第２のクロック信号４７、４８
はそれぞれ立ち上がりエッジが鈍く、立ち下がりエッジ
が急峻な波形となるため、この変化速度が急峻である立
ち下がりエッジのみを使用して、第１および第２ののク
ロック信号４７、４８をそれぞれ２分周して、両者の排
他的論理和をとることでクロック原信号３７のデューデ
ィ比と同じ出力クロック信号５１を生成するようにして
いる。また、第１のＤ−ＦＦ４０および第２のＤ−ＦＦ
４３の初期状態が常にある所定の値とならないために、
ＥＸＯＲ回路４１の出力信号と、クロック原信号と同相
となる入力端子３８₂から入力される信号との位相が一
致しない場合、第２のＤ−ＦＦ４３のデータ入力端子
（Ｄ）に強制的に“Ｌ”レベルを設定させることで、こ
れ以降両者の位相が合うようにしている。これにより、
クロック原信号３７と同じデューティ比を有し、かつ両
エッジが急峻で、レベルコンパレータ３１によって変換
された論理レベルで、デバイスの電源電圧の変化や製造
ばらつきの影響を受けないクロック信号を生成すること
ができ、このクロック信号を使用するデバイスの設計も
容易にする。

【００３５】なお本実施例では、第２の反転出力信号５
０と出力クロック信号５１のＡＮＤにより第２のＤ−Ｆ
Ｆ４３の出力を調整していたが、これに限定されるもの
ではない。たとえば、出力クロック信号５１と第１の反
転出力信号４９とに基づいて第１のＤ−ＦＦ４０の出力
を適切に調整することも可能である。

【００３６】なお本実施例ではオープンコレクタ出力の
レベルコンパレータ３１の出力信号をからクロック信号
を生成するため、立ち下がりエッジのみを使用するよう
にしていたが、入力されたクロック信号の立ち上がりエ
ッジが急峻で、立ち下がりエッジが鈍いような場合に
は、立ち上がりエッジのみを使用して同様に入力クロッ
ク信号と同じデューティ比の出力クロック信号を生成す
ることも可能である。たとえばクロック信号生成装置３
０で第１および第２のＩＮＶ回路３９、４２をそれぞれ
除去することによって、第１のクロック信号４７の立ち
上がりエッジに同期した信号の分周信号と、第２のクロ
ック信号４８の立ち上がりエッジに同期した信号の分周
信号との排他的論理和をとることで、第２のクロック信
号４８の立ち上がりエッジに同期した立ち上がりエッ
ジ、第１のクロック信号４７の立ち上がりエッジに同期
した立ち下がりエッジ、それぞれを有する出力クロック
信号を生成することができる。その場合も出力クロック
信号５１と第１あるいは第２の反転出力信号とに基づい
て、所望の値に設定することで位相の調整を行うことが
できる。

【００３７】

【発明の効果】以上説明したように請求項１記載の発明
によれば、クロック信号から得られる第１および第２の
パルス信号の立ち上がりエッジが鈍っていても、クロッ
ク信号と同じデューティ比を有し、かつ両エッジが急峻
な出力クロック信号を生成することができる。また、こ
のようなクロック信号は、デバイスの電源電圧の変化や
製造ばらつきの影響を受けないため、このクロック信号
を使用するデバイスの設計も容易にする。

【００３８】さらに請求項２記載の発明によれば、クロ
ック信号自体の立ち上がりエッジが鈍っていたとして
も、このクロック信号から得られる第１および第２のパ
ルス信号の立ち下がりエッジのみを用いるので、クロッ
ク信号と同じデューティ比を有し、かつ両エッジが急峻
な出力クロック信号を生成することができる。また、こ
のようなクロック信号は、デバイスの電源電圧の変化や
製造ばらつきの影響を受けないため、このクロック信号
を使用するデバイスの設計も容易にする。

【００３９】さらにまた請求項３記載の発明によれば、
クロック信号から得られる第１および第２のパルス信号
の立ち下がりエッジが鈍っていても、あるいはクロック
信号自体の立ち下がりエッジが鈍っていたとしても、こ
のクロック信号から得られる第１および第２のパルス信
号の立ち上がりエッジのみを用いるので、クロック信号
と同じデューティ比を有し、かつ両エッジが急峻な出力
クロック信号を生成することができる。

【００４０】さらに請求項４記載の発明によれば、所定
のデューティ比を有するクロック信号から両エッジが急
峻で、かつ元のクロック信号と同じデューティ比を有す
る同位相の出力クロック信号を生成することができる。

【００４１】さらに請求項５記載の発明によれば、所定
のデューティ比を有するクロック信号の論理レベルと、
第１および第２のパルス信号の論理レベルとの変換を行
ったクロック信号について、入力されたクロック信号と
同じデューティ比を有し、かつ両エッジが急峻な出力ク
ロック信号を生成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるクロック信号生成装
置をレベルコンパレータを介してクロック信号が入力さ
れるシステムに適用した構成の概要を示す構成図であ
る。

【図２】図１に示すシステムの各信号の変化の様子を示
す信号波形図である。（ａ）は、クロック原信号の信号
波形を示す信号波形図である。（ｂ）は、第１のクロッ
ク信号の信号波形を示す信号波形図である。（ｃ）は、
第２のクロック信号の信号波形を示す信号波形図であ
る。（ｄ）は、第１の反転出力信号の信号波形を示す信
号波形図である。（ｅ）は、第２の反転出力信号の信号
波形を示す信号波形図である。（ｆ）は、出力クロック
信号５１の信号波形を示す信号波形図である。

【図３】従来提案されたクロック信号生成装置の構成の
概要を示す構成図である。

【図４】図３に示すクロック信号生成装置における各信
号の変化の様子を示す信号波形図である。（ａ）はクロ
ック入力信号１１の信号波形を示す信号波形図である。
（ｂ）は立ち上がり検出信号１４の信号波形を示す信号
波形図である。（ｃ）は遅延信号１６の信号波形を示す
信号波形図である。（ｄ）は逓倍信号１８の信号波形を
示す信号波形図である。（ｅ）は出力信号２１の信号波
形を示す信号波形図である。（ｆ）は出力クロック信号
２２の信号波形を示す信号波形図である。（ｇ）は反転
出力信号２０の信号波形を示す信号波形図である。

【符号の説明】

３０クロック信号生成装置３１レベルコンパレータ３２第１のトランジスタ３３第２のトランジスタ３４〜３６抵抗３７クロック原信号３８₁、３８₂ 入力端子３９第１のＩＮＶ回路４０第１のＤ−ＦＦ４１ＥＸＯＲ回路４２第２のＩＮＶ回路４３第２のＤ−ＦＦ４４２入力ＡＮＤ回路４５出力端子４７第１のクロック信号４８第２のクロック信号４９第１の反転出力信号５０第２の反転出力信号５１出力クロック信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者黒沢勝彦東京都港区芝五丁目７番１号日本電気株式会社内Ｆターム(参考） 5J001 AA01 BB00 BB05 BB06 BB08 BB10 BB12 BB13 BB14 BB24

Claims

【特許請求の範囲】

【請求項１】所定のデューティ比を有するクロック信
号のハイレベル期間に対応して変化する第１のパルス信
号の立ち下がりエッジに同期してこれを２分周する第１
の分周手段と、前記クロック信号のローレベル期間に対応して変化する
第２のパルス信号の立ち下がりエッジに同期してこれを
２分周する第２の分周手段と、前記第１の分周手段によって生成された第１の分周信号
を一方の入力端子に供給するとともに前記第２の分周手
段によって生成された第２の分周信号を他方の入力端子
に供給しその出力端子から出力クロック信号を出力する
排他的論理和回路とを具備することを特徴とするクロッ
ク信号生成装置。
【請求項２】所定のデューティ比を有するクロック信
号のハイレベル期間と同相の第１のパルス信号と、前記
クロック信号のローレベル期間と同相の第２のパルス信
号を生成するパルス信号生成手段と、このパルス信号生成手段によって生成された第１のパル
ス信号の立ち下がりエッジに同期してこれを２分周する
第１の分周手段と、前記パルス信号生成手段によって生成された第２のパル
ス信号の立ち下がりエッジに同期してこれを２分周する
第２の分周手段と、前記第１の分周手段によって生成された第１の分周信号
を一方の入力端子に供給するとともに前記第２の分周手
段によって生成された第２の分周信号を他方の入力端子
に供給しその出力端子から出力クロック信号を出力する
排他的論理和回路とを具備することを特徴とするクロッ
ク信号生成装置。
【請求項３】前記第１の分周手段は前記第１のパルス
信号の立ち上がりエッジに同期してこれを２分周し、前
記第２の分周手段は前記第２のパルス信号の立ち上がり
エッジに同期してこれを２分周することを特徴とする請
求項１または請求項２記載のクロック信号生成装置。
【請求項４】前記第１または第２の分周手段のいずれ
か一方は、前記出力クロック信号と前記第１または第２
のパルス信号とに基づいて、出力クロック信号の位相を
変更することを特徴とする請求項１〜請求項３記載のク
ロック信号生成装置。
【請求項５】前記パルス信号生成手段は、前記クロッ
ク信号の電圧レベルが予め決められた参照電圧を越えた
か否かを判別する判別手段と、この判別手段によって前
記参照電圧を超えたと判別されたときには所定の論理レ
ベルを出力することによって前記第１のパルスを生成す
る第１のパルス生成手段と、前記判別手段によって前記
参照電圧を超えていないと判別されたときには前記所定
の論理レベルを出力することによって前記第２のパルス
を生成する第２のパルス生成手段とを具備することを特
徴とする請求項１〜４記載のクロック信号生成装置。