JP3080389B2 - クロツク発生回路及び本回路を用いた情報処理装置 - Google Patents
クロツク発生回路及び本回路を用いた情報処理装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロツク発生回路に係り、特にクロツクに基
づいて論理動作が行われる情報処理装置に内蔵される半
導体集積回路装置のクロツク発生回路に関する。
づいて論理動作が行われる情報処理装置に内蔵される半
導体集積回路装置のクロツク発生回路に関する。
クロツクに基づいて論理動作が行なわれる情報処理装
置では、内部論理の誤動作防止や高速化のためにクロツ
クのタイミングの管理が重要である。特に、複数の情報
処理装置がある場合、情報処理装置間でのデータ転送を
確実にかつ高速に行なうために、各情報処理装置のクロ
ツクが同期しているとともに、クロツクスキユーと呼ば
れるクロツク間の位相変動が小さいことが望ましい。
置では、内部論理の誤動作防止や高速化のためにクロツ
クのタイミングの管理が重要である。特に、複数の情報
処理装置がある場合、情報処理装置間でのデータ転送を
確実にかつ高速に行なうために、各情報処理装置のクロ
ツクが同期しているとともに、クロツクスキユーと呼ば
れるクロツク間の位相変動が小さいことが望ましい。
このような要求を満たすため、従来は特開昭63−2680
20号公報に記載のように、外部信号と同期したクロツク
を発生させるクロツク発生回路を用いていた。また、こ
のようなクロツク発生回路についてはアイ イー イー
イー ジヤーナル オブ ソリツド ステート、サー
キツツ、エス シー22,ナンバー２（1987年）第255頁か
ら第261頁（IEEE Journal of Solid−State Circuits,V
ol.SC22,No.2（1987）pp225−261）に論じられているよ
うに、位相同期ループ（以下PPLと略す:Phase−Locke L
oop）を用いることが示されている。
20号公報に記載のように、外部信号と同期したクロツク
を発生させるクロツク発生回路を用いていた。また、こ
のようなクロツク発生回路についてはアイ イー イー
イー ジヤーナル オブ ソリツド ステート、サー
キツツ、エス シー22,ナンバー２（1987年）第255頁か
ら第261頁（IEEE Journal of Solid−State Circuits,V
ol.SC22,No.2（1987）pp225−261）に論じられているよ
うに、位相同期ループ（以下PPLと略す:Phase−Locke L
oop）を用いることが示されている。
このPLLを用いた従来のクロツク発生回路のブロツク
構成を第２図に示す。クロツク発生回路100は、位相比
較器10,ローパスフイルタ（LPF）20,電圧制御発振器（V
CO）30,分周器40から成るPLLで構成されている。ここ
で、位相比較器10は外部信号に係るタイミング信号STと
同期クロツク信号CPとの位相差を常に比較し、この位相
差によつて生じる出力をLPF20で平滑し、VCO30の制御信
号として与える。VCO30はLPF20の出力に応じて発振周波
数を増減し、分周器40を介して同期クロツク信号として
出力する帰還系となつている。
構成を第２図に示す。クロツク発生回路100は、位相比
較器10,ローパスフイルタ（LPF）20,電圧制御発振器（V
CO）30,分周器40から成るPLLで構成されている。ここ
で、位相比較器10は外部信号に係るタイミング信号STと
同期クロツク信号CPとの位相差を常に比較し、この位相
差によつて生じる出力をLPF20で平滑し、VCO30の制御信
号として与える。VCO30はLPF20の出力に応じて発振周波
数を増減し、分周器40を介して同期クロツク信号として
出力する帰還系となつている。
このクロツク発生回路は、タイミング信号の位相が同
相クロツク信号の位相よりも進んでいるときは、位相比
較器10はその位相差を検出し、LPF20を介してVCO30の発
振周波数を上げるように動作する。VCO30の発振周波数
が上がれば同期クロツク信号の周波数が上がるため、同
期クロツク信号の位相は進み、タイミング信号との位相
差を小さくするよう動作する。逆にタイミング信号の位
相が同期クロツク信号の位相よりも遅れているときは、
同期クロツク信号の位相を遅らせるように動作するた
め、タイミング信号と同期クロツク信号との位相差を同
様に小さくなる。すなわち、クロツク発生回路100はタ
イミング信号と同期クロツク信号との位相差を同期さ
せ、かつ周波数が一致するよう動作し、自動周波数制御
の役目を果たしている。
相クロツク信号の位相よりも進んでいるときは、位相比
較器10はその位相差を検出し、LPF20を介してVCO30の発
振周波数を上げるように動作する。VCO30の発振周波数
が上がれば同期クロツク信号の周波数が上がるため、同
期クロツク信号の位相は進み、タイミング信号との位相
差を小さくするよう動作する。逆にタイミング信号の位
相が同期クロツク信号の位相よりも遅れているときは、
同期クロツク信号の位相を遅らせるように動作するた
め、タイミング信号と同期クロツク信号との位相差を同
様に小さくなる。すなわち、クロツク発生回路100はタ
イミング信号と同期クロツク信号との位相差を同期さ
せ、かつ周波数が一致するよう動作し、自動周波数制御
の役目を果たしている。
まず、上記従来技術の問題点について説明する。第２
図のクロツク発生回路100では、各部10〜40で構成するP
LLの帰還系により、タイミング信号と同期クロツク信号
との位相同期と周波数の一致を実現している。しかし、
同期クロツク信号の周波数範囲はVCO30の発振周波数可
変範囲で制限されるので周波数範囲を広くするにはVCO
の利得を大きくしなければならない。一方、クロツクス
キユーを低減するには、VCOの利得又はLPFの広域利得を
小さくすることでPLLの一巡ループ利得を小さくしなけ
ればならない。このように、同期クロツク信号の周波数
範囲拡大と、クロツクスキユーの低減はVCOの利得だけ
では両立できない。前記アイ イー イー イー ジヤ
ーナル オブ ソリツド ステート、サーキツツ、エス
シー22,ナンバー２（1987年）第225頁から第261頁に
示されているクロツク発生回路では、LPFの広域利得を
小さくして両立を図つている。ここで、広域利得を小さ
くするとLPFの時定数が小さくなりPLLが不安定になるた
め、0.1μＦの外部コンデンサを用いて時定数を確保し
ていた。このように、コンデンサを外付けにすると、リ
ードピンを介してノイズが入り同期クロツク信号のスキ
ユーが大きくなる問題があつた。
図のクロツク発生回路100では、各部10〜40で構成するP
LLの帰還系により、タイミング信号と同期クロツク信号
との位相同期と周波数の一致を実現している。しかし、
同期クロツク信号の周波数範囲はVCO30の発振周波数可
変範囲で制限されるので周波数範囲を広くするにはVCO
の利得を大きくしなければならない。一方、クロツクス
キユーを低減するには、VCOの利得又はLPFの広域利得を
小さくすることでPLLの一巡ループ利得を小さくしなけ
ればならない。このように、同期クロツク信号の周波数
範囲拡大と、クロツクスキユーの低減はVCOの利得だけ
では両立できない。前記アイ イー イー イー ジヤ
ーナル オブ ソリツド ステート、サーキツツ、エス
シー22,ナンバー２（1987年）第225頁から第261頁に
示されているクロツク発生回路では、LPFの広域利得を
小さくして両立を図つている。ここで、広域利得を小さ
くするとLPFの時定数が小さくなりPLLが不安定になるた
め、0.1μＦの外部コンデンサを用いて時定数を確保し
ていた。このように、コンデンサを外付けにすると、リ
ードピンを介してノイズが入り同期クロツク信号のスキ
ユーが大きくなる問題があつた。
本発明の目的は、広い範囲で周波数が変化する外部入
力のタイミング信号に追従して動作し、小さなクロツク
スキユーの同期クロツク信号を発生するクロツク発生回
路を提供することにある。
力のタイミング信号に追従して動作し、小さなクロツク
スキユーの同期クロツク信号を発生するクロツク発生回
路を提供することにある。
上記目的は、位相比較手段と該位相比較手段の出力を
平滑するループフイルタ手段と該ループフイルタ手段の
出力レベルに応じた周波数信号を発生する電圧制御発振
手段を有し、該発振周波数信号の位相と外部から入力さ
れるタイミング信号とを前記位相比較手段に入力し、該
タイミング信号に同期した同期クロツク信号を出力する
構成のクロツク発生回路において、前記ローパスフイル
タ手段の出力を入力とし前記電圧制御発振手段の自走周
波数を変化させる自走周波数制御手段を設けることで達
成している。
平滑するループフイルタ手段と該ループフイルタ手段の
出力レベルに応じた周波数信号を発生する電圧制御発振
手段を有し、該発振周波数信号の位相と外部から入力さ
れるタイミング信号とを前記位相比較手段に入力し、該
タイミング信号に同期した同期クロツク信号を出力する
構成のクロツク発生回路において、前記ローパスフイル
タ手段の出力を入力とし前記電圧制御発振手段の自走周
波数を変化させる自走周波数制御手段を設けることで達
成している。
PLLは、タイミング信号の周波数が同期クロツク信号
よりも高くなると、ループフイルタ手段の出力を高い方
に変化させる。また、自走周波数制御手段は、ループフ
イルタ手段の出力が高くなると電圧制御発振手段の発振
する中心周波数を高いほうに変化させる。それらによつ
て、タイミング信号の周波数が高くなると、クロツク発
生回路の同期クロツク信号の周波数範囲も周波数の高い
ほうに変化させる。逆に、タイミング信号の周波数が低
くなると、同期クロツク信号の周波数範囲を周波数の低
いほうに変化させる。このように、自走周波数制御手段
を有するクロツク発生回路はタイミング信号の周波数に
応じて同期クロツク信号の周波数範囲が変化されるので
広い周波数のタイミング信号に同期できる。
よりも高くなると、ループフイルタ手段の出力を高い方
に変化させる。また、自走周波数制御手段は、ループフ
イルタ手段の出力が高くなると電圧制御発振手段の発振
する中心周波数を高いほうに変化させる。それらによつ
て、タイミング信号の周波数が高くなると、クロツク発
生回路の同期クロツク信号の周波数範囲も周波数の高い
ほうに変化させる。逆に、タイミング信号の周波数が低
くなると、同期クロツク信号の周波数範囲を周波数の低
いほうに変化させる。このように、自走周波数制御手段
を有するクロツク発生回路はタイミング信号の周波数に
応じて同期クロツク信号の周波数範囲が変化されるので
広い周波数のタイミング信号に同期できる。
さらに、動作周波数範囲は自走周波数制御手段により
確保できるので、VCOの利得を小さくして同期クロツク
信号のスキユーをを低減できる。
確保できるので、VCOの利得を小さくして同期クロツク
信号のスキユーをを低減できる。
以下、本発明の一実施例を図面を用いて説明する。第
１図は本発明の第１の実施例のブロツク構成を示す。図
示のように本実施例は、PLLを用いたクロツク発生回路1
00であり、第２図の従来例と同一符号のものは同一の機
能・構成を有する部分である。図において第２図の従来
例と異なるところは、ループフイルタの出力信号VFを入
力とし、その電圧に応じてVCO30の発振する中心周波数
を変化させる自走周波数制御回路50が設けられているこ
とである。
１図は本発明の第１の実施例のブロツク構成を示す。図
示のように本実施例は、PLLを用いたクロツク発生回路1
00であり、第２図の従来例と同一符号のものは同一の機
能・構成を有する部分である。図において第２図の従来
例と異なるところは、ループフイルタの出力信号VFを入
力とし、その電圧に応じてVCO30の発振する中心周波数
を変化させる自走周波数制御回路50が設けられているこ
とである。
この制御回路50は、LPF20の出力でVCO30の発振する中
心周波数を変化させる信号I0を出力する。タイミング信
号STの周波数が同期クロツク信号CPよりも高くなると、
PLLはLPF20の出力を高い方に変化させる。この変化によ
り、制御回路50は、VCO30の発振する中心周波数を高い
方に変化させる信号I0を出力する。逆に、タイミング信
号の周波数が低くなると、VCO30の中心周波数を低い方
に変化させる。
心周波数を変化させる信号I0を出力する。タイミング信
号STの周波数が同期クロツク信号CPよりも高くなると、
PLLはLPF20の出力を高い方に変化させる。この変化によ
り、制御回路50は、VCO30の発振する中心周波数を高い
方に変化させる信号I0を出力する。逆に、タイミング信
号の周波数が低くなると、VCO30の中心周波数を低い方
に変化させる。
この動作を第３図に示すVCOの特性図で説明する。こ
の特性はVCOの入力電圧VFと出力信号CP0の周波数の関係
を示したものである。タイミング信号STの周波数が同期
クロツク信号CPよりも高くなりLPF20の出力が高い方に
変化すると、自走周波数の制御信号I0がI0′に変化し、
VCOの中心周波数が高いほうに変化する。逆に、タイミ
ング信号の周波数が低くなると、制御信号I0はI0″に変
化し、VCOの中心周波数を低い方に変化する。
の特性はVCOの入力電圧VFと出力信号CP0の周波数の関係
を示したものである。タイミング信号STの周波数が同期
クロツク信号CPよりも高くなりLPF20の出力が高い方に
変化すると、自走周波数の制御信号I0がI0′に変化し、
VCOの中心周波数が高いほうに変化する。逆に、タイミ
ング信号の周波数が低くなると、制御信号I0はI0″に変
化し、VCOの中心周波数を低い方に変化する。
ここで、同期クロツク信号CPはVCO30の発振出力信号C
P0を分周器40で分周した信号である。したがつて、同期
クロツク信号CPの周波数範囲はVCO30の発振周波数範囲
と比較関係にある。
P0を分周器40で分周した信号である。したがつて、同期
クロツク信号CPの周波数範囲はVCO30の発振周波数範囲
と比較関係にある。
このように、本実施例によればタイミング信号STの周
波数に応じて同期クロツク信号の周波数範囲が変化され
るので広い周波数のタイミング信号に同期できる。さら
に、VCOの動作周波数は自走周波数制御回路で変化させ
るので、VCOの利得を小さくしてスキユーを低減でき
る。したがつて、本実施例によればタイミング信号STの
周波数変化に対応可能な広い周波数範囲で動作し、かつ
スキユーが小さいクロツク発生回路を実現できる。
波数に応じて同期クロツク信号の周波数範囲が変化され
るので広い周波数のタイミング信号に同期できる。さら
に、VCOの動作周波数は自走周波数制御回路で変化させ
るので、VCOの利得を小さくしてスキユーを低減でき
る。したがつて、本実施例によればタイミング信号STの
周波数変化に対応可能な広い周波数範囲で動作し、かつ
スキユーが小さいクロツク発生回路を実現できる。
第４図に本発明の他の実施例のブロツク図を示す。第
１図の従来例と同一の機能・構成を有する部分は同一符
号で示している。ここでは、LPF20,VCO30,自走周波数制
御回路50のブロツク構成を詳しく示している。なお、各
ブロツクの具体的な実施例については第５〜９図によ
り、後述する。
１図の従来例と同一の機能・構成を有する部分は同一符
号で示している。ここでは、LPF20,VCO30,自走周波数制
御回路50のブロツク構成を詳しく示している。なお、各
ブロツクの具体的な実施例については第５〜９図によ
り、後述する。
第４図において、LPF20は、定電流回路21,22と、コン
デンサ23と、MOSトランジスタ24,25と、抵抗26〜28で構
成される。ここで、LPF20の入力信号である位相比較器1
0の出力PU,PDのパルス幅は、タイミング信号STと同期ク
ロツク信号CPUの位相差で変化する。定電流回路21,22
は、これらのパルス信号でスイツチングされるので、コ
ンデンサ23には前記STとCPの位相差に比例した電流が流
れる。この結果、コンデンサ23の電圧VFCは前記STとCP
の位相差を積分した信号となる。
デンサ23と、MOSトランジスタ24,25と、抵抗26〜28で構
成される。ここで、LPF20の入力信号である位相比較器1
0の出力PU,PDのパルス幅は、タイミング信号STと同期ク
ロツク信号CPUの位相差で変化する。定電流回路21,22
は、これらのパルス信号でスイツチングされるので、コ
ンデンサ23には前記STとCPの位相差に比例した電流が流
れる。この結果、コンデンサ23の電圧VFCは前記STとCP
の位相差を積分した信号となる。
また、MOSトランジスタ24,25も前記パルス信号ST,CP
でスイツチングされるので、抵抗26〜28で分圧した電圧
VFRは、前記PU,PDと等しいパルス幅で変化し、その平均
電圧は前記STとCPの位相差に比較する。このように、LP
F20は位相差に比較した電圧VFRと位相差を積分した電圧
VFCを出力する。
でスイツチングされるので、抵抗26〜28で分圧した電圧
VFRは、前記PU,PDと等しいパルス幅で変化し、その平均
電圧は前記STとCPの位相差に比較する。このように、LP
F20は位相差に比較した電圧VFRと位相差を積分した電圧
VFCを出力する。
VCO30はV/I31,加算回路33,電流制御発振器（CCO）32
で構成し、LPF20の出力電圧VFCとVFRの電圧差はV/I31で
電流に変換される。CCO32はこの電流と前記制御回路50
の制御電流I0和に比例した周波数の信号CP0を出力す
る。
で構成し、LPF20の出力電圧VFCとVFRの電圧差はV/I31で
電流に変換される。CCO32はこの電流と前記制御回路50
の制御電流I0和に比例した周波数の信号CP0を出力す
る。
自走周波数制御回路50は、電圧電流変換回路（V/I）5
1,52とコンデンサ53で構成されている。ここで、V/I51
は入力電圧VFRとV/I内部の基準電圧VRFとの差を電流に
変換するよう動作し、この電流はコンデンサ53で積分さ
れる。この結果、コンデンサ53の電圧はLPF20の出力電
圧VFCが基準電圧VRFと等しくなつた点で安定する。V/I5
2はこの電圧をVCOの自走周波数制御電流I0に変換して出
力する。
1,52とコンデンサ53で構成されている。ここで、V/I51
は入力電圧VFRとV/I内部の基準電圧VRFとの差を電流に
変換するよう動作し、この電流はコンデンサ53で積分さ
れる。この結果、コンデンサ53の電圧はLPF20の出力電
圧VFCが基準電圧VRFと等しくなつた点で安定する。V/I5
2はこの電圧をVCOの自走周波数制御電流I0に変換して出
力する。
第５図に位相比較器10の一実施例を示す。本回路は、
インバータ101と102、112と113、２入力NAND103〜108、
３入力NAND110と111、４入力NAND109のゲート回路から
構成されている周波数・位相比較型の位相比較器であ
る。これらの回路によりタイミング信号STと同期クロツ
クCPとの立ち上がり位相差をパルス信号PU,PDに変換し
て出力する。
インバータ101と102、112と113、２入力NAND103〜108、
３入力NAND110と111、４入力NAND109のゲート回路から
構成されている周波数・位相比較型の位相比較器であ
る。これらの回路によりタイミング信号STと同期クロツ
クCPとの立ち上がり位相差をパルス信号PU,PDに変換し
て出力する。
この動作を第６図に示すタイミングチヤートで説明す
る。タイミング信号STの位相が同期クロツク信号の位相
より進んでいるときは、図中（Ａ）で示すように信号PU
に位相差に相当するパルス幅のパルス信号を出力する。
逆に遅れているときは、図中（Ｂ）で示すように信号PD
に位相差に相当する信号を出力する。タイミング信号ST
と位相が同期クロツク信号CPの立ち上がりが一致したと
きが同期状態であり、図中（Ｃ）で示すようにいずれの
出力にも変化がない。
る。タイミング信号STの位相が同期クロツク信号の位相
より進んでいるときは、図中（Ａ）で示すように信号PU
に位相差に相当するパルス幅のパルス信号を出力する。
逆に遅れているときは、図中（Ｂ）で示すように信号PD
に位相差に相当する信号を出力する。タイミング信号ST
と位相が同期クロツク信号CPの立ち上がりが一致したと
きが同期状態であり、図中（Ｃ）で示すようにいずれの
出力にも変化がない。
すなわち、本実施例では、タイミング信号STと同期ク
ロツク信号CPとの位相差をPU,PDのパルス幅に変換して
出力している。
ロツク信号CPとの位相差をPU,PDのパルス幅に変換して
出力している。
第７図にループフイルタ20の一実施例を示す。本実施
例はインバータゲート回路201,202,212,206と、MOSトラ
ンジスタ204,205,207,208,210,213,214,221〜224と、抵
抗203,215〜216、コンデンサ211で構成している。ここ
で、MOSトランジスタ204,205,210及び207,208はそれぞ
れカレントミラー回路を構成し、抵抗203で決定される
定電流をMOSトランジスタ211〜224で構成する電流スイ
ツチに供給されている。この電流スイツチは位相比較器
10の出力信号PU,PDと、それらをインバータゲート201,2
02で反転した信号で差動で駆動している。このため、カ
レントミラーの出力であるMOSトランニスタ208及び210
のドレイン電流の変化がなく、高速な電流スイツチが可
能となる。又、入出力を接続したインバータゲート206
はダミースイツチのMOSトランジスタ221と223のドレイ
ンにバイアスを与えるものであり、本回路により、差動
MOSスイツチ、211〜214のドレイン電圧が等しくなるの
で、寄生容量チヤージシエアが小さく、精度良く電流切
換ができる。このように、高速でかつ精度良くスイツチ
ングされた電流をコンデンサに流すことができるので、
出力電圧VFCは正確な入力位相の積分値となる。
例はインバータゲート回路201,202,212,206と、MOSトラ
ンジスタ204,205,207,208,210,213,214,221〜224と、抵
抗203,215〜216、コンデンサ211で構成している。ここ
で、MOSトランジスタ204,205,210及び207,208はそれぞ
れカレントミラー回路を構成し、抵抗203で決定される
定電流をMOSトランジスタ211〜224で構成する電流スイ
ツチに供給されている。この電流スイツチは位相比較器
10の出力信号PU,PDと、それらをインバータゲート201,2
02で反転した信号で差動で駆動している。このため、カ
レントミラーの出力であるMOSトランニスタ208及び210
のドレイン電流の変化がなく、高速な電流スイツチが可
能となる。又、入出力を接続したインバータゲート206
はダミースイツチのMOSトランジスタ221と223のドレイ
ンにバイアスを与えるものであり、本回路により、差動
MOSスイツチ、211〜214のドレイン電圧が等しくなるの
で、寄生容量チヤージシエアが小さく、精度良く電流切
換ができる。このように、高速でかつ精度良くスイツチ
ングされた電流をコンデンサに流すことができるので、
出力電圧VFCは正確な入力位相の積分値となる。
一方、MOSトランジスタ213,抵抗215〜217,インバータ
ゲート212は位相比較器10の出力信号PU,PDで動作し、そ
の出力VFRはPU,PDが共に“0"のとき、電源電圧VDDを抵
抗216と217で分圧した電圧となり、PU又はPDのいずれか
が“1"になるとMOSトランジスタ213又は214がON状態と
なり、出力電圧VFRをΔＶだけ正又は負に変化する。こ
の変化する時間は前記PU,PDのパルス幅と等しいので、
この変化電圧の平値はクロツク発生回路10の入力位相差
と比例する。
ゲート212は位相比較器10の出力信号PU,PDで動作し、そ
の出力VFRはPU,PDが共に“0"のとき、電源電圧VDDを抵
抗216と217で分圧した電圧となり、PU又はPDのいずれか
が“1"になるとMOSトランジスタ213又は214がON状態と
なり、出力電圧VFRをΔＶだけ正又は負に変化する。こ
の変化する時間は前記PU,PDのパルス幅と等しいので、
この変化電圧の平値はクロツク発生回路10の入力位相差
と比例する。
以上の動作により、本実施例のタイミング20は入力位
相に比例した電圧VFRと入力位相の積分値に比例した電
圧VFCを発生している。
相に比例した電圧VFRと入力位相の積分値に比例した電
圧VFCを発生している。
第８図に電圧制御発振器30の一実施例を示す。本実施
例はMOSトランジスタ302〜310,314,316,319,322,バイポ
ーラトランジスタ311,312,317,318、ダイオード313,31
5、抵抗301,コンデンサ325、インバータ323で構成して
いる。ここで、トランジスタ302〜307と抵抗301は入力
電圧であるVFCとVFRの電圧差を電流Idに変換し、MOSト
ランジスタ305と307のドレインから出力する。また、MO
Sトランジスタ308〜309,314,316と、バイポーラトラン
ジスタ311,312,317,318、ダイオード313,315、コンデン
サ325は、電流制御発振回路を構成し、この発振周波数
はMOSトランジスタ308のドレインの電流で制御できる。
この発振周波数０は、コンデンサ325の容量をC0、ダ
イオード313,315の順方向電圧をVBEとし、MOSトランジ
スタ308〜310のサイズが等しいとすると、次式で示され
る。
例はMOSトランジスタ302〜310,314,316,319,322,バイポ
ーラトランジスタ311,312,317,318、ダイオード313,31
5、抵抗301,コンデンサ325、インバータ323で構成して
いる。ここで、トランジスタ302〜307と抵抗301は入力
電圧であるVFCとVFRの電圧差を電流Idに変換し、MOSト
ランジスタ305と307のドレインから出力する。また、MO
Sトランジスタ308〜309,314,316と、バイポーラトラン
ジスタ311,312,317,318、ダイオード313,315、コンデン
サ325は、電流制御発振回路を構成し、この発振周波数
はMOSトランジスタ308のドレインの電流で制御できる。
この発振周波数０は、コンデンサ325の容量をC0、ダ
イオード313,315の順方向電圧をVBEとし、MOSトランジ
スタ308〜310のサイズが等しいとすると、次式で示され
る。
また、MOSトランジスタ319〜322とインバータゲート
回路323は前記電流制御発振器の差動出力を０〜VDDのCM
OSレベルの信号に変換する回路である。（１）式で示さ
れるように、本実施例の電圧制御発振回路は自走周波数
制御回路からの制御電流I0で発振周波数の中心を変える
ことができる。
回路323は前記電流制御発振器の差動出力を０〜VDDのCM
OSレベルの信号に変換する回路である。（１）式で示さ
れるように、本実施例の電圧制御発振回路は自走周波数
制御回路からの制御電流I0で発振周波数の中心を変える
ことができる。
第９図に分周器40の一実施例を示す。本実施例は、ク
ロツクドインバータゲート回路402,404,412,414とイン
バータゲート回路403,413による帰還形ラツチ回路401,4
11をインバータゲート回路405を介して帰還し、各帰還
形ラツチ回路をVCOの出力信号であるCP0とCP0をインバ
ータゲート回路406を介した信号で駆動するよう構成し
ている。この構成により、VCOの出力信号であるCP0の周
波数を1/2に分周し、同期クロツク信号CPとして出力し
ている。
ロツクドインバータゲート回路402,404,412,414とイン
バータゲート回路403,413による帰還形ラツチ回路401,4
11をインバータゲート回路405を介して帰還し、各帰還
形ラツチ回路をVCOの出力信号であるCP0とCP0をインバ
ータゲート回路406を介した信号で駆動するよう構成し
ている。この構成により、VCOの出力信号であるCP0の周
波数を1/2に分周し、同期クロツク信号CPとして出力し
ている。
第10図に自走周波数制御回路50の一実施例を示す。本
実施例はMOSトランニスタ502〜508,511〜514、抵抗509,
510、コンデンサ515で構成される。ここで、MOSトラン
ジスタ502〜508,511、抵抗509,511は入力電圧VFCを電流
に変換する電圧電流変換回路である。本回路は、抵抗50
9と510で分圧した電圧VREFと入力電圧VFCの差電圧を電
流に変換しコンデンサ511に流す。この電流出力は正負
に変化しかつ、出力点は電圧変化範囲が広いことが必要
である。このため、PMOSトランジスタ502〜504で構成す
る定電流のカレントミラー回路と、NMOSトランジスタ50
7と511で構成する入力電圧で変化するカレントミラー回
路を設け、これらのカレントミラー出力を接続する構成
とした。
実施例はMOSトランニスタ502〜508,511〜514、抵抗509,
510、コンデンサ515で構成される。ここで、MOSトラン
ジスタ502〜508,511、抵抗509,511は入力電圧VFCを電流
に変換する電圧電流変換回路である。本回路は、抵抗50
9と510で分圧した電圧VREFと入力電圧VFCの差電圧を電
流に変換しコンデンサ511に流す。この電流出力は正負
に変化しかつ、出力点は電圧変化範囲が広いことが必要
である。このため、PMOSトランジスタ502〜504で構成す
る定電流のカレントミラー回路と、NMOSトランジスタ50
7と511で構成する入力電圧で変化するカレントミラー回
路を設け、これらのカレントミラー出力を接続する構成
とした。
コンデンサ511の電圧はMOSトランジスタ514で電流に
変換し、この電流をMOSトランジスタ512,513で構成する
カレントミラーで変換し、制御電流I0を出力している。
変換し、この電流をMOSトランジスタ512,513で構成する
カレントミラーで変換し、制御電流I0を出力している。
第11図は、第１図又は第２図のクロツク発生回路を用
いて構成した情報処理装置の一実施例である。情報処理
LSI710〜730はクロツク発生回路711〜713を内蔵してい
る。各クロツク回路はタイミング制御回路60から出力さ
れる共通のタイミング信号で制御されている。したがつ
て各LSI710〜730の論理ブロツク712,713,722,723,732を
制御するクロツク信号はすべて同期し、LSI間でローカ
ルバス750やシステムバス760を介するデータ転送の同期
がとられ、データ転送を確実に行なうことができる。ま
た、データ転送が確実にできることにより、高速化が可
能となり、高速な情報処理装置が実現できる。
いて構成した情報処理装置の一実施例である。情報処理
LSI710〜730はクロツク発生回路711〜713を内蔵してい
る。各クロツク回路はタイミング制御回路60から出力さ
れる共通のタイミング信号で制御されている。したがつ
て各LSI710〜730の論理ブロツク712,713,722,723,732を
制御するクロツク信号はすべて同期し、LSI間でローカ
ルバス750やシステムバス760を介するデータ転送の同期
がとられ、データ転送を確実に行なうことができる。ま
た、データ転送が確実にできることにより、高速化が可
能となり、高速な情報処理装置が実現できる。
以上説明したように、本発明によれば、自走周波数制
御手段により、電圧制御発振手段の発振周波数範囲はル
ープフイルタ手段の出力レベルで変化するよう動作する
ので、タイミング信号の周波数が変化しても、同期クロ
ツク信号の周波数範囲をタイミング信号の周波数に同期
させることができる。さらに、電圧制御発振手段の利得
はタイミング信号に周波数変化に関係なく設定できるの
で、電圧制御発振手段の利得を下げてクロツクスキユー
を低減することができる。
御手段により、電圧制御発振手段の発振周波数範囲はル
ープフイルタ手段の出力レベルで変化するよう動作する
ので、タイミング信号の周波数が変化しても、同期クロ
ツク信号の周波数範囲をタイミング信号の周波数に同期
させることができる。さらに、電圧制御発振手段の利得
はタイミング信号に周波数変化に関係なく設定できるの
で、電圧制御発振手段の利得を下げてクロツクスキユー
を低減することができる。
これにより、複数の情報処理装置間のデータ転送を含
むデータ処理の動作を確実に同期させることが可能にな
る。
むデータ処理の動作を確実に同期させることが可能にな
る。
第１図は本発明の一実施例のクロツク発生回路、第２図
は従来例のクロツク発生回路、第３図は本発明の電圧制
御発振器の特性、第４図は本発明の他の実施例のクロツ
ク発生回路、第５図は位相比較器10の一実施例の構成
図、第６図は第５図位相比較器のタイムチヤート、第７
図はループフイルタ20の一実施例の構成図、第８図は電
圧制御発振器30の一実施例の構成図、第９図は分周器40
の一実施例の構成図、第10図は自走周波数制御回路50の
一実施例の構成図、第11図は本発明のクロツク発生回路
を用いた情報処理装置である。 10……位相比較器、20……ループフイルタ、30……電圧
制御発振器、40……分周器、50……自走周波数制御回
路。
は従来例のクロツク発生回路、第３図は本発明の電圧制
御発振器の特性、第４図は本発明の他の実施例のクロツ
ク発生回路、第５図は位相比較器10の一実施例の構成
図、第６図は第５図位相比較器のタイムチヤート、第７
図はループフイルタ20の一実施例の構成図、第８図は電
圧制御発振器30の一実施例の構成図、第９図は分周器40
の一実施例の構成図、第10図は自走周波数制御回路50の
一実施例の構成図、第11図は本発明のクロツク発生回路
を用いた情報処理装置である。 10……位相比較器、20……ループフイルタ、30……電圧
制御発振器、40……分周器、50……自走周波数制御回
路。
フロントページの続き (72)発明者 村林 文夫 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 平３−206726（ＪＰ，Ａ) 実開 平２−8233（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14
Claims (2)
- 【請求項１】２つの入力信号の位相差に応じた信号を出
力する位相比較手段と、該位相比較手段の出力信号を入
力し伝達特性を制御するループフィルタ手段と、該ルー
プフィルタ手段の出力信号に応じた周波数の信号を発生
する電圧制御発振手段とを有し、該発振手段の出力信号
に基づいたクロック信号を出力するとともに、該クロッ
ク信号と外部から与えられるタイミング信号とを前記位
相比較手段に入力してなるクロック発生回路において、 前記ループフィルタ手段の出力信号を入力し、入力した
出力信号を積分する積分手段と、該積分手段の出力を前
記電圧制御発振手段の自走発振周波数を制御する信号に
変換する信号変換手段を有する自走周波数制御手段を備
えたクロック発生回路。 - 【請求項２】複数の情報処理装置がバスを介して接続さ
れ、各情報処理装置は共通に与えられるタイミング信号
に同期したクロック信号を発生するクロック発生手段を
有し、該クロック信号に基づいて他の情報処理装置間と
のデータ転送を含む処理を同期させて実行する情報処理
システムにおいて、前記各情報処理装置に設けられるク
ロック発生手段が、２つの入力信号の位相差に応じた信
号を出力する位相比較手段と、該位相比較手段の出力信
号を入力し伝達特性を制御するループフィルタ手段と、
該ループフィルタ手段の出力信号に応じた周波数の信号
を発生する電圧制御発振手段と、前記電圧制御発振手段
の自走発振周波数を制御させる自走周波数制御手段を有
し、前記電圧制御発振手段から出力されるクロック信号
と外部から与えられるクロック信号とを前記位相比較手
段に入力して構成することを特徴とする情報処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02141399A JP3080389B2 (ja) | 1990-06-01 | 1990-06-01 | クロツク発生回路及び本回路を用いた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02141399A JP3080389B2 (ja) | 1990-06-01 | 1990-06-01 | クロツク発生回路及び本回路を用いた情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0437219A JPH0437219A (ja) | 1992-02-07 |
| JP3080389B2 true JP3080389B2 (ja) | 2000-08-28 |
Family
ID=15291098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02141399A Expired - Fee Related JP3080389B2 (ja) | 1990-06-01 | 1990-06-01 | クロツク発生回路及び本回路を用いた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080389B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3094977B2 (ja) * | 1997-11-28 | 2000-10-03 | 日本電気株式会社 | Ｐｌｌ回路 |
| US8143957B2 (en) * | 2006-01-11 | 2012-03-27 | Qualcomm, Incorporated | Current-mode gain-splitting dual-path VCO |
| JP5234979B2 (ja) * | 2009-03-23 | 2013-07-10 | 日置電機株式会社 | 位相同期回路 |
-
1990
- 1990-06-01 JP JP02141399A patent/JP3080389B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0437219A (ja) | 1992-02-07 |
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