JP3098471B2 - 低電源用半導体装置 - Google Patents
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Description
特に低電圧電源で用いる半導体装置に関する。
大きく変動する半導体集積回路の例として、PLL回路
がある。電源電圧変動に対する回路動作の補償を行った
PLL回路としては、特開平4−167815号公報に
記載の技術を参照できる。
回路を説明すると、電源電圧105で動作する位相比較
器1は、入力信号101と、電圧制御発振器3の出力信
号104との各位相を比較して第1の位相誤差信号10
2を出力する。また、定電圧発生器4は第2の電源電圧
107を入力し、ある一定電圧108をゲート回路5へ
出力する。
2を入力し、低域ろ波器2に第2の位相誤差信号106
を出力する。また、低域ろ波器2では平均化された制御
電圧信号103を電圧制御発振器3に出力し、電圧制御
発振器3はこの制御電圧信号103を受けて出力信号1
04を位相比較器1に出力する。
の電源電圧105が変動したときには第1の位相誤差信
号102も変動する。しかしながら、ゲート回路5の動
作により、定電圧発生器4から出力される電圧108が
一定であり、ゲート回路5から出力される第2の位相誤
差信号106は一定の電圧に保たれる。
2から出力される制御信号103の電圧も変動されず、
電圧制御発振器3の発振周波数も変動されることはな
い。この結果、第1電源電圧105の変動に影響されな
いPLL回路が実現できる。
回路は、位相比較器1をトランジスタで構成した場合、
第1の電源電圧105が低くなるにつれ位相比較器1を
構成するトランジスタの動作速度が遅くなる為、位相比
較器1で判定する位相誤差精度が悪くなり、ゲート回路
5の電源を安定した定電源である第2の電源電圧107
から供給しても、位相比較器1に入力する入力信号10
1の周波数が一定以上になると、位相比較器1が入力信
号101に追従できずPLL回路が誤動作する。
ないので、定電圧発生器4に入力する第2の電源電圧が
低下すると、定電圧発生器4はゲート回路5が必要とす
るゲート回路用電源電圧108を出力することができな
くなる。従って、従来のPLL回路を低電圧電源で使用
することは困難である。
用いても動作速度及び精度が低下することなく、正常な
回路動作を行う低電源用半導体装置を提供することにあ
る。
電源電圧までの広い電源電圧範囲で動作する低電源用半
導体装置を提供することにある。
圧する際に発生するノイズの影響を受けない低電源用半
導体装置を提供することにある。
低電源用半導体装置は、外部端子より入力するかもしく
はクロック発生回路より生成される第1のクロック信号
に同期して動作する内部回路と、前記第1のクロック信
号を所定の遅延量だけ遅延させた第2のクロック信号を
生成する遅延回路と、前記第2のクロック信号に同期し
て電源電圧を昇圧し、前記第2のクロック信号に同期し
て発生したノイズが重畳された昇圧電圧を出力する昇圧
回路と、前記昇圧電圧を入力し、前記第2のクロック信
号に同期したノイズが重畳された一定電圧を前記内部回
路に電源電圧として供給する定電圧回路とを備え、前記
所定の遅延量を前記昇圧回路で発生した前記ノイズの時
間幅よりも大きく設定したことを特徴としている。
について図面を参照して説明する。
明するためのブロック図であり、クロック信号XIを入
力し、互いに立ち上がりエッジが重ならない2相クロッ
ク信号CLK1,CLK2を生成するクロック発生回路
10と、クロック信号CLK2に同期して電源電圧Vd
dを昇圧電圧Vdd2に昇圧する昇圧回路11と、昇圧
電圧Vdd2から一定電圧Vregを発生する定電圧回
路12と、PLL回路、サンプルホールド回路、コンパ
レータ回路、A/Dコンバータ、D/Aコンバータなど
クロック信号CLK1に同期して演算処理を行うがノイ
ズに対して敏感に応答して誤動作する内部回路13とを
備えている。
にインバータINV1〜INV4、抵抗R1及びコンデ
ンサC1とから構成される。
ついて、図3に示すタイミングチャートを参照して説明
すると、インバータINV4は、クロック信号XIを反
転したクロック信号CLK1を出力し、インバータIN
V1の出力信号は抵抗R1及びコンデンサ1により定ま
る時定数で遅延し、さらにインバータINV2で波形整
形された後、図3のCLK2で示すクロック信号として
インバータINV3から出力される。従って、クロック
信号CLK2はクロック信号CLK1に対して遅延時間
τだけ遅延しているので、両方のクロック信号の立ち上
がり/立ち下がりエッジが重なることはない。
電源電圧Vddを昇圧して昇圧電圧Vdd2を出力す
る。本実施の形態では、電源電圧Vddが0.9〜3.
6Vに対し2倍の昇圧を行い、昇圧電圧Vdd2として
1.8〜7.2Vを出力する。
説明すると、昇圧回路11は縦列接続されたPチャネル
トランジスタP1〜P3及びNチャネルトランジスタN
1と、インバータINV5〜INV11と、NAND回
路NAND1,2と、NOR回路NOR1,2と、Pチ
ャネルトランジスタP1のソースと接地間に接続された
コンデンサC2と、PチャネルトランジスタP1のドレ
インとPチャネルトランジスタP2のソースとの共通接
点Aと、PチャネルトランジスタP3のドレインとNチ
ャネルトランジスタN1のドレインとの共通接点Bとの
間に接続されたコンデンサC3とから構成される。
明する。
チャネルトランジスタP1,P2の各ゲートがロウレベ
ルなので、PチャネルトランジスタP1,P2ともオン
する。また、PチャネルトランジスタP3及びNチャネ
ルトランジスタN1の各ゲートがハイレベルなので、P
チャネルトランジスタP3はオフ、Nチャネルトランジ
スタN1はオンする。従って、コンデンサC2,C3は
一端を接地し、他端をPチャネルトランジスタP2のド
レインとPチャネルトランジスタP3のソースとの共通
接点Cに接続するので、各コンデンサとも電源電圧Vd
dに充電され昇圧動作は行われない。
AND回路NAND1,2及びNOR回路NOR1,2
ともクロック信号CLK2を通すようになり、クロック
信号がハイレベルでは、PチャネルトランジスタP1,
P3がオン、PチャネルトランジスタP2及びNチャネ
ルトランジスタN1がオフとなる。
ンジスタP1とコンデンサC3さらにPチャネルトラン
ジスタP3を介して共通接点Cに接続されるため、昇圧
電圧Vdd2は電源電圧Vddの2倍近くに、図3に示
すように周期T1,T2,T3で順次昇圧され、最終的
には図4に示すように電源電圧Vddのちょうど2倍に
昇圧される。
示すように、クロック信号CLK2の立ち上がりエッジ
のタイミングで昇圧する際に発生する過渡的なノイズが
昇圧電圧Vdd2に重畳する。
チャネルトランジスタP2及びNチャネルトランジスタ
N1が共にオン,PチャネルトランジスタP1,P3が
共にオフするため、コンデンサC2は2倍の電源電圧を
保ち、一方コンデンサC3はPチャネルトランジスタP
2を介して、共通接点Cから電源電圧Vddに充電され
る。
倍に昇圧するダブラー回路の場合について説明したが、
同様な回路動作により昇圧動作を行う回路であれば同様
に適用できる。
昇圧電圧Vdd2を入力して一定電圧Vregとして例
えば1.5Vを内部回路13に出力する。上記の説明か
らわかるように、本発明の低電源用半導体装置は、電源
電圧Vddの広い範囲に渡って、内部回路13に一定電
圧Vregを供給することができる。従って、低電圧
(0.9v)から通常の電源電圧(3.6v)までの広
い電源電圧範囲で動作する低電源用半導体装置を実現で
きる。
ようにクロック信号CLK2の立ち上がりに同期してノ
イズが重畳する場合がある。すなわち、昇圧回路11で
生成した昇圧電圧Vdd2に重畳したノイズが定電圧回
路12で完全に除去できずに、一部一定電圧Vregに
出力されてしまう場合がある。
ールド回路、コンパレータ回路、A/Dコンバータ、D
/Aコンバータなどノイズに敏感に反応する回路であり
ノイズにより誤動作しやすいが、図3からわかるように
ノイズが発生するクロック信号CLK2の立ち上がり
(立ち下がり)と、内部回路13で演算処理するタイミ
ングであるクロック信号CLK1の立ち上がり(立ち下
がり)では、タイミング差を設けてあるので、ノイズが
演算処理に影響を及ぼすことがない。
発生するノイズの影響を受けない高精度の低電源用半導
体装置を実現することができる。
2の実施の形態について説明する。
図1に示すブロック図と同様である。図6において、昇
圧回路11に供給する電源電圧Vddの範囲は、Vdd
(1)〜Vdd(2)であり、定電圧回路が出力する一
定電圧をVregとし、電源電圧Vddが一定電圧Vr
egにマージン分ΔVを加えた電圧Vdd(3)(=V
reg+ΔV)になったときに、制御信号をハイレベル
からロウレベルに変化させて昇圧回路11の昇圧動作を
停止し、昇圧回路11から電源電圧Vddをそのまま出
力する。ここで、マージン分ΔVとしては例えば1.0
Vとする。
圧Vdd(3)(=Vreg+ΔV)を受けて、一定電
圧Vregを出力するように回路動作するが、マージン
分ΔVとして1.0V程度とれば、定電圧回路として安
定に動作する。
が高くなると不必要な昇圧動作を行わないので、回路電
流を低減できるという効果がある。
図7に示すブロック図を参照して説明する。
ク発生回路10と、定電圧回路12と、内部回路13に
加え、電源電圧Vddが一定値V*以下であればハイレ
ベル、一定値V*以上であればロウレベルの判定信号を
出力する電源電圧判定回路14と、昇圧回路11と機能
的に同様であるものの判定信号に基づき自己の回路電流
を遮断する昇圧回路110と、昇圧回路110からの昇
圧電圧Vdd2か電源電圧Vddのいずれかを判定信号
に基づいて選択し、定電圧回路12に出力する切替回路
15とを備えている。
きは、電源電圧判定回路14からの判定信号がハイレベ
ルであるので、昇圧回路110は昇圧回路11と同様の
昇圧動作を行い、切替回路15に対し昇圧電圧Vdd2
を出力する。切替回路15は判定信号のハイレベルによ
り、昇圧電圧Vdd2と電源電圧Vddのうち昇圧電圧
Vdd2を選択して、定電圧回路12に出力する。
りも高くなると、電源電圧判定回路14からの判定信号
がロウレベルとなり、昇圧回路110はこのロウレベル
を受けて自己の回路電流を遮断し回路動作を停止する。
また、切替回路15は判定信号のロウレベルにより、昇
圧電圧Vdd2と電源電圧Vddのうち電源電圧Vdd
を選択して、定電圧回路12に出力する。
形態と同様にV*=Vreg+ΔVとし、マージン分Δ
Vとして1.0V程度とれば、定電圧回路12は一定電
圧Vregを出力するように安定して回路動作を行う。
が高くなると昇圧回路110の回路電流が遮断されるの
で、回路電流を第2の実施の形態に対しさらに低減でき
るという効果がある。
図面を参照して説明する。
置を説明するためのブロック図であり、図1に示すクロ
ック発生回路10と、昇圧回路11と、定電圧回路12
に加え、クロック信号CLK1を受けてリファレンスセ
レクタ信号RSelを出力する選択手段16と、PLL
回路17とを備えている。
にクロック信号CLK1を2分周〜n分周(n=2,
3,・・・)し、この分周信号の中からリファレンスセ
レクタ信号RSelによってリファレンスクロックFr
efを選択するリファレンスクロック回路171と、リ
ファレンスクロックFrefと分周周波数Fnとのパル
ス立ち下がり時の位相差を比較し、分周周波数Fnがリ
ファレンスクロックFrefより位相が進んでいるとき
はダウン信号Downを出力し、分周周波数Fnがリフ
ァレンスクロックFrefより位相が遅れているときは
アップ信号UPを出力し、分周周波数Fnとリファレン
スクロックFrefの位相が一致したときはハイレベル
を出力する位相比較器172と、ダウン信号Downが
入力すると出力端から電流を引き込み、アップ信号UP
が入力すると出力端から電流を流し込み、ハイレベルが
入力するとハイインピーダンスを出力するチャージポン
プ回路173と、コンデンサを内蔵しチャージポンプ回
路173からの出力電流を充放電することにより平滑化
するLPF(ローパスフィルタ)174と、LPF17
4の出力信号により発振周波数が制御されるVCO(ボ
ルテージ・コントロールド・オシレータ)175と、V
CO175の発信出力Voの発振周波数Foを1/N
(N=1,2,・・・)に分周する分周回路176を備
え、各回路ブロックは一定電圧Vregを電源電圧とす
る。
ついて図10及び図11を参照して説明する。
0に示すようにフリップフロップ21〜23と、NAN
D回路NAND3と、1/4分周器24〜1/n分周器
2nと、周波数セレクタ31とを備えている。
うにクロック信号CLK1を1/2分周した分周クロッ
クf2を周波数セレクタ31の一入力端子に出力し、フ
リップフロップ22,23及びNAND回路NAND3
からなる1/3分周器は、同様に図11に示すようにク
ロック信号CLK1を1/3分周した分周クロックf3
を周波数セレクタ31の他の入力端子に出力する。
2nもそれぞれ、図11に示すようにクロック信号CL
K1を1/4〜1/n分周して分周クロックf4〜fn
を周波数セレクタ31の各入力端子に出力する。また、
周波数セレクタ31は、リファレンスセレクタ信号RS
elによって、各分周クロックf2〜fnの中の1つを
選択してリファレンスクロックFrefとし、位相比較
器172に出力する。
及び図12を参照して説明する。
リファレンスクロックFrefの位相よりも遅れている
場合を表し、この場合位相比較器172は両方の信号の
位相差を検出し、位相差に相当するアップ信号UPをチ
ャージポンプ回路に出力する。
UPが入力すると、LPF174を構成するコンデンサ
(図示せず)に電流を流し込む。このため、LPF17
4に内蔵するコンデンサがチャージポンプ回路173に
より充電されるので、VCO175に出力する電圧は高
くなる。従って、VCO175の発振周波数Fo及び分
周器176の出力信号である分周周波数Fnは共に高く
なり、リファレンスクロックFrefと分周周波数Fn
の位相が一致する方向にフィードバックがかかる。
波数Fnの位相がリファレンスクロックFrefの位相
よりも進んでいる場合、位相比較器172は位相差に相
当するダウン信号Downをチャージポンプ回路に出力
する。
Downが入力すると、LPF174を構成するコンデ
ンサ(図示せず)から電流を引き込む。このため、LP
F174に内蔵するコンデンサがチャージポンプ回路1
73により放電されるので、VCO175に出力する電
圧は低くなる。従って、VCO175の発振周波数Fo
及び分周器176の出力信号である分周周波数Fnは共
に低くなり、リファレンスクロックFrefと分周周波
数Fnの位相が一致する方向にフィードバックがかか
る。
波数Fnの位相とリファレンスクロックFrefの位相
が一致する場合、位相比較器172はハイレベルをチャ
ージポンプ回路に出力する。
が入力すると出力端はハイインピーダンスとなるので、
出力端からの電流駆動は行わない。従って、LPF17
4の出力電圧は一定になることから、VCO175の発
振周波数Fo及び分周器176の出力信号である分周周
波数Fnは共に一定となる。
周波数Fnの周波数がリファレンスクロックFrefの
周波数よりも低い場合は、図12(a)と同様に位相比
較器172はアップ信号UPをチャージポンプ回路に出
力するので、分周周波数Fnの周波数がリファレンスク
ロックFrefの周波数に一致するようにPLLループ
が作用する。
17においてリファレンスクロックFrefと分周周波
数Fnの位相が一致しているとき、すなわちPLL回路
17がロックしているときに限り、チャージポンプ回路
173の出力端EOは、ハイインピーダンスとなる。
置の実施の形態の動作について主要な点に限定して説明
する。
入力してリファレンスセレクタ信号RSelを、図9及
び図10に示すようにPLL回路17を構成するリファ
レンスクロック回路171の一部である周波数セレクタ
31に出力する。
ロック回路171は、リファレンスセレクタ信号RSe
lによって、クロック信号を分周した分周クロックf2
〜fnの中から1つを選択して、リファレンスクロック
Frefとして位相比較器172に出力する。分周器1
76の分周比をm、リファレンスクロック回路171で
選択した分周比をnとすると、Fo=(m/n)・(ク
ロック信号CLK1の周波数)となる。
り、クロック信号CLK1に同期した任意のパルス信号
を得ることができる。
号の中から1つの受信信号を選局するDTS(ディジタ
ル・チューニング・システム)に適用する場合、PLL
回路17の出力信号Voを復調回路(図示せず)に出力
することで、自動選局が可能となる。
インピーダンスになったかどうかを判定することによ
り、PLL回路17がロック状態かどうかを判定できる
ので、選局中か選局完了かを容易に判定できる。
LL回路17に及ぼす影響について図13を参照して説
明する。図13のVo’は、昇圧回路11のクロック信
号としてCLK1を用い、VCO175の発信出力Vo
に昇圧回路11で発生したノイズが重畳した場合の信号
波形図を示している。
れる際に、信号Fn’のようにノイズによって期間t1
では正に反転し、期間t2では負に反転し、期間t4で
は負に期間t5では正に反転しする。
リファレンスクロックFrefの位相比較を行い、期間
t4で発生したノイズに反応してダウン信号Down’
を出力する。従って、チャージポンプ回路173の出力
端EOには、図13に示すような誤った信号が出力され
る。
ロック信号として、クロック信号CLK1より遅延時間
τだけ遅れたCLK2を用いているので、VCO175
の発信出力Voは、図13のVoに示したように期間t
3,t6にノイズが重畳した波形となる。
れる際に、図13のFnで示す正常波形に波形整形され
るか、あるいはノイズによって反転したパルス信号が発
生したとしても、リファレンスクロックFrefの立ち
下がりエッジから十分離れたところにノイズによるパル
ス信号が発生する。
の立ち下がりエッジからノイズパルス信号の発生位置ま
での時間間隔を、クロック発生回路10の抵抗R1とコ
ンデンサC1による時定数を設定することにより、ノイ
ズパルスが位相比較器172の位相比較の動作に影響し
ないように決めることができる。
スクロックFrefと分周周波数Fnの位相比較を行う
が、昇圧回路11で発生するノイズの影響を受けないの
で、PLL回路のノイズ耐性は格段に向上し、安定した
動作を行うことができる。
装置は、昇圧回路11と定電圧回路12を内蔵している
ので、0.9V程度の低電圧電源から3.6V程度の通
常電圧電源に至る広範囲の電源電圧範囲で安定して動作
することができる。
が低下すると応答速度が低下することがなく、高速のP
LL回路を実現できる。
(図示せず)を用いてもかまわない。すなわち、DTS
システムでは、CPUを内蔵し、DTSに搭載されてい
る多数の回路ブロックを制御しているので、CPUを用
いてリファレンスセレクタ信号RSelを出力するよう
にした方が都合がよい。
PF174及びVCO175は、クロック発生回路1
0、昇圧回路11、定電圧回路12、リファレンスクロ
ック回路171、位相比較器172、チャージポンプ回
路173などが搭載されている半導体チップの外部に外
付け回路として設けてもかまわない。
に供給する電源としては、電源電圧Vdd及び昇圧電圧
Vdd2とは異なる電源を用いることになるので、昇圧
回路11で発生したノイズがLPF174及びVCO1
75に影響を及ぼすことはない。
し、3相以上のクロック信号で処理することも本発明の
技術思想から容易に適用可能である。
導体装置は、昇圧回路及び定電圧回路を内蔵しているの
で、低電圧電源から通常電圧電源に至る広範囲の各種電
源に対応し、動作速度や回路精度が低下することがなく
安定して動作することができる。
を用いることにより、昇圧回路において、一方の立ち下
がりエッジで発生したノイズが、他方のクロック信号に
同期してデータ処理を行うノイズに敏感な回路に影響を
及ぼすことがないため、昇圧回路で発生したノイズに対
し安定した動作を行うことができる。
ある。
Vdd2及び一定電圧Vregに重畳するノイズを説明
するための信号波形図である。
圧Vregとの関係を表す説明図である。
Vregから電圧Vdd(3)を決定する方法を説明す
るための説明図である。
ある。
ある。
図である。
明するためのタイミングチャートである。
ミングチャートである。
75の出力信号Voに重畳した場合の動作を説明するた
めの信号波形図である。
Claims (7)
- 【請求項1】 外部端子より入力するかもしくはクロッ
ク発生回路より生成される第1のクロック信号に同期し
て動作する内部回路と、前記第1のクロック信号を所定の遅延量だけ遅延させた
第2のクロック信号を生成する遅延回路と、 前 記第2のクロック信号に同期して電源電圧を昇圧し、
前記第2のクロック信号に同期して発生したノイズが重
畳された昇圧電圧を出力する昇圧回路と、 前記昇圧電圧を入力し、前記第2のクロック信号に同期
したノイズが重畳された一定電圧を前記内部回路に電源
電圧として供給する定電圧回路とを備え、 前記所定の遅延量を前記昇圧回路で発生した前記ノイズ
の時間幅よりも大きく設定したことを特徴とする 低電源
用半導体装置。 - 【請求項2】 前記昇圧回路は、前記電源電圧が所定値
よりも低い場合は昇圧動作を行い、前記所定値よりも高
い場合は昇圧動作を停止し前記電源電圧を出力すること
を特徴とする請求項1記載の低電源用半導体装置。 - 【請求項3】 前記所定値は、前記定電圧回路から出力
される一定電圧に正のマージン電圧を加えて設定される
ことを特徴とする請求項2記載の低電源用半導体装置。 - 【請求項4】 外部端子より入力するかもしくはクロッ
ク発生回路より生成される第1のクロック信号に同期し
て動作する内部回路と、前記第1のクロック信号を所定の遅延量だけ遅延させた
第2のクロック信号を生成する遅延回路と、 電源電圧がしきい値より高いか否かの判定信号を出力す
る電源電圧判定回路と、前 記第2のクロック信号に同期して電源電圧を昇圧する
と共に前記判定信号により前記電源電圧が前記しきい値
よりも高くなったときは内部の回路電流を遮断し、前記
第2のクロック信号に同期して発生したノイズが重畳さ
れた昇圧電圧を出力する昇圧回路と、 前記判定信号により、前記電源電圧が前記しきい値より
も低いときは前記昇圧回路からの昇圧電圧を出力し、前
記電源電圧が前記しきい値よりも高いときは前記電源電
圧を出力する切替回路と、 前記切替回路の出力電圧を入力し、前記第2のクロック
信号に同期したノイズが重畳された一定電圧を前記内部
回路に電源電圧として供給する定電圧回路とを備え、 前記所定の遅延量を前記昇圧回路で発生した前記ノイズ
の時間幅よりも大きく設定したことを特徴とする 低電源
用半導体装置。 - 【請求項5】 前記内部回路は、基準クロックと分周器
の分周信号の位相差を検出し、位相差に相当する誤差信
号を出力する位相比較器と、 前記誤差信号を入力し3ステート出力信号を出力するチ
ャージポンプ回路と、 前記3ステート出力信号を入力し、前記分周信号の位相
が前記基準クロックの位相よりも遅れているときは出力
電圧を高くし、逆に前記分周信号の位相が前記基準クロ
ックの位相よりも進んでいるときは出力電圧を低くする
ローパスフィルタと、 前記ローパスフィルタの出力信号により発振周波数が変
化する電圧制御発振器と、 前記電圧制御発振器の出力信号を分周する前記分周器と
を備えるPLL回路であることを特徴とする請求項1記
載の低電源用半導体装置。 - 【請求項6】 前記基準クロックは、前記第1のクロッ
ク信号をn(nは2以上の整数)分周した信号であるこ
とを特徴とする請求項5記載の低電源用半導体装置。 - 【請求項7】 前記昇圧回路は、ソースを第1のコンデ
ンサの一端に接続した第1のPチャネルトランジスタ
と、 ソースを前記第1のPチャネルトランジスタのドレイン
及び第2のコンデンサの一端に接続した第2のPチャネ
ルトランジスタと、 ソースを前記第2のPチャネルトランジスタのドレイン
及び電源に接続した第3のPチャネルトランジスタと、
ドレインを前記第3のPチャネルトランジスタのドレイ
ン及び前記第2のコンデンサの他端に接続した第1のN
チャネルトランジスタとを備え、 昇圧動作時には、第1のPチャネルトランジスタと第3
のPチャネルトランジスタがオンし、かつ第2のPチャ
ネルトランジスタと第1のNチャネルトランジスタがオ
フし、非昇圧動作時には、第2のPチャネルトランジス
タと第1のNチャネルトランジスタがオンし、かつ第1
のPチャネルトランジスタと第3のPチャネルトランジ
スタがオフすることを特徴とする請求項1記載の低電源
用半導体装置。
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