JP3098471B2 - 低電源用半導体装置 - Google Patents
低電源用半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に低電圧電源で用いる半導体装置に関する。
特に低電圧電源で用いる半導体装置に関する。
【０００２】
【従来の技術】従来、電源電圧変動に対して回路特性が
大きく変動する半導体集積回路の例として、ＰＬＬ回路
がある。電源電圧変動に対する回路動作の補償を行った
ＰＬＬ回路としては、特開平４−１６７８１５号公報に
記載の技術を参照できる。
大きく変動する半導体集積回路の例として、ＰＬＬ回路
がある。電源電圧変動に対する回路動作の補償を行った
ＰＬＬ回路としては、特開平４−１６７８１５号公報に
記載の技術を参照できる。
【０００３】図１４を参照して、上記公報記載のＰＬＬ
回路を説明すると、電源電圧１０５で動作する位相比較
器１は、入力信号１０１と、電圧制御発振器３の出力信
号１０４との各位相を比較して第１の位相誤差信号１０
２を出力する。また、定電圧発生器４は第２の電源電圧
１０７を入力し、ある一定電圧１０８をゲート回路５へ
出力する。
回路を説明すると、電源電圧１０５で動作する位相比較
器１は、入力信号１０１と、電圧制御発振器３の出力信
号１０４との各位相を比較して第１の位相誤差信号１０
２を出力する。また、定電圧発生器４は第２の電源電圧
１０７を入力し、ある一定電圧１０８をゲート回路５へ
出力する。
【０００４】ゲート回路５は、第１の位相誤差信号１０
２を入力し、低域ろ波器２に第２の位相誤差信号１０６
を出力する。また、低域ろ波器２では平均化された制御
電圧信号１０３を電圧制御発振器３に出力し、電圧制御
発振器３はこの制御電圧信号１０３を受けて出力信号１
０４を位相比較器１に出力する。
２を入力し、低域ろ波器２に第２の位相誤差信号１０６
を出力する。また、低域ろ波器２では平均化された制御
電圧信号１０３を電圧制御発振器３に出力し、電圧制御
発振器３はこの制御電圧信号１０３を受けて出力信号１
０４を位相比較器１に出力する。
【０００５】この構成によれば、位相比較器１は、第１
の電源電圧１０５が変動したときには第１の位相誤差信
号１０２も変動する。しかしながら、ゲート回路５の動
作により、定電圧発生器４から出力される電圧１０８が
一定であり、ゲート回路５から出力される第２の位相誤
差信号１０６は一定の電圧に保たれる。
の電源電圧１０５が変動したときには第１の位相誤差信
号１０２も変動する。しかしながら、ゲート回路５の動
作により、定電圧発生器４から出力される電圧１０８が
一定であり、ゲート回路５から出力される第２の位相誤
差信号１０６は一定の電圧に保たれる。
【０００６】従って、この電圧を平均化した低域ろ波器
２から出力される制御信号１０３の電圧も変動されず、
電圧制御発振器３の発振周波数も変動されることはな
い。この結果、第１電源電圧１０５の変動に影響されな
いＰＬＬ回路が実現できる。
２から出力される制御信号１０３の電圧も変動されず、
電圧制御発振器３の発振周波数も変動されることはな
い。この結果、第１電源電圧１０５の変動に影響されな
いＰＬＬ回路が実現できる。
【０００７】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、位相比較器１をトランジスタで構成した場合、
第１の電源電圧１０５が低くなるにつれ位相比較器１を
構成するトランジスタの動作速度が遅くなる為、位相比
較器１で判定する位相誤差精度が悪くなり、ゲート回路
５の電源を安定した定電源である第２の電源電圧１０７
から供給しても、位相比較器１に入力する入力信号１０
１の周波数が一定以上になると、位相比較器１が入力信
号１０１に追従できずＰＬＬ回路が誤動作する。
回路は、位相比較器１をトランジスタで構成した場合、
第１の電源電圧１０５が低くなるにつれ位相比較器１を
構成するトランジスタの動作速度が遅くなる為、位相比
較器１で判定する位相誤差精度が悪くなり、ゲート回路
５の電源を安定した定電源である第２の電源電圧１０７
から供給しても、位相比較器１に入力する入力信号１０
１の周波数が一定以上になると、位相比較器１が入力信
号１０１に追従できずＰＬＬ回路が誤動作する。
【０００８】また、定電圧発生回路４は昇圧機能をもた
ないので、定電圧発生器４に入力する第２の電源電圧が
低下すると、定電圧発生器４はゲート回路５が必要とす
るゲート回路用電源電圧１０８を出力することができな
くなる。従って、従来のＰＬＬ回路を低電圧電源で使用
することは困難である。
ないので、定電圧発生器４に入力する第２の電源電圧が
低下すると、定電圧発生器４はゲート回路５が必要とす
るゲート回路用電源電圧１０８を出力することができな
くなる。従って、従来のＰＬＬ回路を低電圧電源で使用
することは困難である。
【０００９】このため、本発明の目的は、低電圧電源を
用いても動作速度及び精度が低下することなく、正常な
回路動作を行う低電源用半導体装置を提供することにあ
る。
用いても動作速度及び精度が低下することなく、正常な
回路動作を行う低電源用半導体装置を提供することにあ
る。
【００１０】また、本発明の目的は、低電圧から通常の
電源電圧までの広い電源電圧範囲で動作する低電源用半
導体装置を提供することにある。
電源電圧までの広い電源電圧範囲で動作する低電源用半
導体装置を提供することにある。
【００１１】さらに、本発明の目的は、低電圧電源を昇
圧する際に発生するノイズの影響を受けない低電源用半
導体装置を提供することにある。
圧する際に発生するノイズの影響を受けない低電源用半
導体装置を提供することにある。
【００１２】
【課題を解決するための手段】そのため、本発明による
低電源用半導体装置は、外部端子より入力するかもしく
はクロック発生回路より生成される第１のクロック信号
に同期して動作する内部回路と、前記第１のクロック信
号を所定の遅延量だけ遅延させた第２のクロック信号を
生成する遅延回路と、前記第２のクロック信号に同期し
て電源電圧を昇圧し、前記第２のクロック信号に同期し
て発生したノイズが重畳された昇圧電圧を出力する昇圧
回路と、前記昇圧電圧を入力し、前記第２のクロック信
号に同期したノイズが重畳された一定電圧を前記内部回
路に電源電圧として供給する定電圧回路とを備え、前記
所定の遅延量を前記昇圧回路で発生した前記ノイズの時
間幅よりも大きく設定したことを特徴としている。
低電源用半導体装置は、外部端子より入力するかもしく
はクロック発生回路より生成される第１のクロック信号
に同期して動作する内部回路と、前記第１のクロック信
号を所定の遅延量だけ遅延させた第２のクロック信号を
生成する遅延回路と、前記第２のクロック信号に同期し
て電源電圧を昇圧し、前記第２のクロック信号に同期し
て発生したノイズが重畳された昇圧電圧を出力する昇圧
回路と、前記昇圧電圧を入力し、前記第２のクロック信
号に同期したノイズが重畳された一定電圧を前記内部回
路に電源電圧として供給する定電圧回路とを備え、前記
所定の遅延量を前記昇圧回路で発生した前記ノイズの時
間幅よりも大きく設定したことを特徴としている。
【００１３】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００１４】図１は、本発明の低電源用半導体装置を説
明するためのブロック図であり、クロック信号ＸＩを入
力し、互いに立ち上がりエッジが重ならない２相クロッ
ク信号ＣＬＫ１，ＣＬＫ２を生成するクロック発生回路
１０と、クロック信号ＣＬＫ２に同期して電源電圧Ｖｄ
ｄを昇圧電圧Ｖｄｄ２に昇圧する昇圧回路１１と、昇圧
電圧Ｖｄｄ２から一定電圧Ｖｒｅｇを発生する定電圧回
路１２と、ＰＬＬ回路、サンプルホールド回路、コンパ
レータ回路、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなど
クロック信号ＣＬＫ１に同期して演算処理を行うがノイ
ズに対して敏感に応答して誤動作する内部回路１３とを
備えている。
明するためのブロック図であり、クロック信号ＸＩを入
力し、互いに立ち上がりエッジが重ならない２相クロッ
ク信号ＣＬＫ１，ＣＬＫ２を生成するクロック発生回路
１０と、クロック信号ＣＬＫ２に同期して電源電圧Ｖｄ
ｄを昇圧電圧Ｖｄｄ２に昇圧する昇圧回路１１と、昇圧
電圧Ｖｄｄ２から一定電圧Ｖｒｅｇを発生する定電圧回
路１２と、ＰＬＬ回路、サンプルホールド回路、コンパ
レータ回路、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなど
クロック信号ＣＬＫ１に同期して演算処理を行うがノイ
ズに対して敏感に応答して誤動作する内部回路１３とを
備えている。
【００１５】クロック発生回路１０は、図２に示すよう
にインバータＩＮＶ１〜ＩＮＶ４、抵抗Ｒ１及びコンデ
ンサＣ１とから構成される。
にインバータＩＮＶ１〜ＩＮＶ４、抵抗Ｒ１及びコンデ
ンサＣ１とから構成される。
【００１６】次に、クロック発生回路１０の回路動作に
ついて、図３に示すタイミングチャートを参照して説明
すると、インバータＩＮＶ４は、クロック信号ＸＩを反
転したクロック信号ＣＬＫ１を出力し、インバータＩＮ
Ｖ１の出力信号は抵抗Ｒ１及びコンデンサ１により定ま
る時定数で遅延し、さらにインバータＩＮＶ２で波形整
形された後、図３のＣＬＫ２で示すクロック信号として
インバータＩＮＶ３から出力される。従って、クロック
信号ＣＬＫ２はクロック信号ＣＬＫ１に対して遅延時間
τだけ遅延しているので、両方のクロック信号の立ち上
がり／立ち下がりエッジが重なることはない。
ついて、図３に示すタイミングチャートを参照して説明
すると、インバータＩＮＶ４は、クロック信号ＸＩを反
転したクロック信号ＣＬＫ１を出力し、インバータＩＮ
Ｖ１の出力信号は抵抗Ｒ１及びコンデンサ１により定ま
る時定数で遅延し、さらにインバータＩＮＶ２で波形整
形された後、図３のＣＬＫ２で示すクロック信号として
インバータＩＮＶ３から出力される。従って、クロック
信号ＣＬＫ２はクロック信号ＣＬＫ１に対して遅延時間
τだけ遅延しているので、両方のクロック信号の立ち上
がり／立ち下がりエッジが重なることはない。
【００１７】また、昇圧回路１１は、図４に示すように
電源電圧Ｖｄｄを昇圧して昇圧電圧Ｖｄｄ２を出力す
る。本実施の形態では、電源電圧Ｖｄｄが０．９〜３．
６Ｖに対し２倍の昇圧を行い、昇圧電圧Ｖｄｄ２として
１．８〜７．２Ｖを出力する。
電源電圧Ｖｄｄを昇圧して昇圧電圧Ｖｄｄ２を出力す
る。本実施の形態では、電源電圧Ｖｄｄが０．９〜３．
６Ｖに対し２倍の昇圧を行い、昇圧電圧Ｖｄｄ２として
１．８〜７．２Ｖを出力する。
【００１８】このときの昇圧回路１１を図５を参照して
説明すると、昇圧回路１１は縦列接続されたＰチャネル
トランジスタＰ１〜Ｐ３及びＮチャネルトランジスタＮ
１と、インバータＩＮＶ５〜ＩＮＶ１１と、ＮＡＮＤ回
路ＮＡＮＤ１，２と、ＮＯＲ回路ＮＯＲ１，２と、Ｐチ
ャネルトランジスタＰ１のソースと接地間に接続された
コンデンサＣ２と、ＰチャネルトランジスタＰ１のドレ
インとＰチャネルトランジスタＰ２のソースとの共通接
点Ａと、ＰチャネルトランジスタＰ３のドレインとＮチ
ャネルトランジスタＮ１のドレインとの共通接点Ｂとの
間に接続されたコンデンサＣ３とから構成される。
説明すると、昇圧回路１１は縦列接続されたＰチャネル
トランジスタＰ１〜Ｐ３及びＮチャネルトランジスタＮ
１と、インバータＩＮＶ５〜ＩＮＶ１１と、ＮＡＮＤ回
路ＮＡＮＤ１，２と、ＮＯＲ回路ＮＯＲ１，２と、Ｐチ
ャネルトランジスタＰ１のソースと接地間に接続された
コンデンサＣ２と、ＰチャネルトランジスタＰ１のドレ
インとＰチャネルトランジスタＰ２のソースとの共通接
点Ａと、ＰチャネルトランジスタＰ３のドレインとＮチ
ャネルトランジスタＮ１のドレインとの共通接点Ｂとの
間に接続されたコンデンサＣ３とから構成される。
【００１９】次に、昇圧回路１１の回路動作について説
明する。
明する。
【００２０】最初に、制御信号がロウレベルのとき、Ｐ
チャネルトランジスタＰ１，Ｐ２の各ゲートがロウレベ
ルなので、ＰチャネルトランジスタＰ１，Ｐ２ともオン
する。また、ＰチャネルトランジスタＰ３及びＮチャネ
ルトランジスタＮ１の各ゲートがハイレベルなので、Ｐ
チャネルトランジスタＰ３はオフ、Ｎチャネルトランジ
スタＮ１はオンする。従って、コンデンサＣ２，Ｃ３は
一端を接地し、他端をＰチャネルトランジスタＰ２のド
レインとＰチャネルトランジスタＰ３のソースとの共通
接点Ｃに接続するので、各コンデンサとも電源電圧Ｖｄ
ｄに充電され昇圧動作は行われない。
チャネルトランジスタＰ１，Ｐ２の各ゲートがロウレベ
ルなので、ＰチャネルトランジスタＰ１，Ｐ２ともオン
する。また、ＰチャネルトランジスタＰ３及びＮチャネ
ルトランジスタＮ１の各ゲートがハイレベルなので、Ｐ
チャネルトランジスタＰ３はオフ、Ｎチャネルトランジ
スタＮ１はオンする。従って、コンデンサＣ２，Ｃ３は
一端を接地し、他端をＰチャネルトランジスタＰ２のド
レインとＰチャネルトランジスタＰ３のソースとの共通
接点Ｃに接続するので、各コンデンサとも電源電圧Ｖｄ
ｄに充電され昇圧動作は行われない。
【００２１】次に、制御信号がハイレベルになると、Ｎ
ＡＮＤ回路ＮＡＮＤ１，２及びＮＯＲ回路ＮＯＲ１，２
ともクロック信号ＣＬＫ２を通すようになり、クロック
信号がハイレベルでは、ＰチャネルトランジスタＰ１，
Ｐ３がオン、ＰチャネルトランジスタＰ２及びＮチャネ
ルトランジスタＮ１がオフとなる。
ＡＮＤ回路ＮＡＮＤ１，２及びＮＯＲ回路ＮＯＲ１，２
ともクロック信号ＣＬＫ２を通すようになり、クロック
信号がハイレベルでは、ＰチャネルトランジスタＰ１，
Ｐ３がオン、ＰチャネルトランジスタＰ２及びＮチャネ
ルトランジスタＮ１がオフとなる。
【００２２】従って、コンデンサＣ２はＰチャネルトラ
ンジスタＰ１とコンデンサＣ３さらにＰチャネルトラン
ジスタＰ３を介して共通接点Ｃに接続されるため、昇圧
電圧Ｖｄｄ２は電源電圧Ｖｄｄの２倍近くに、図３に示
すように周期Ｔ１，Ｔ２，Ｔ３で順次昇圧され、最終的
には図４に示すように電源電圧Ｖｄｄのちょうど２倍に
昇圧される。
ンジスタＰ１とコンデンサＣ３さらにＰチャネルトラン
ジスタＰ３を介して共通接点Ｃに接続されるため、昇圧
電圧Ｖｄｄ２は電源電圧Ｖｄｄの２倍近くに、図３に示
すように周期Ｔ１，Ｔ２，Ｔ３で順次昇圧され、最終的
には図４に示すように電源電圧Ｖｄｄのちょうど２倍に
昇圧される。
【００２３】このとき、図３のＶｄｄ２の信号波形図に
示すように、クロック信号ＣＬＫ２の立ち上がりエッジ
のタイミングで昇圧する際に発生する過渡的なノイズが
昇圧電圧Ｖｄｄ２に重畳する。
示すように、クロック信号ＣＬＫ２の立ち上がりエッジ
のタイミングで昇圧する際に発生する過渡的なノイズが
昇圧電圧Ｖｄｄ２に重畳する。
【００２４】また、クロック信号がロウレベルでは、Ｐ
チャネルトランジスタＰ２及びＮチャネルトランジスタ
Ｎ１が共にオン，ＰチャネルトランジスタＰ１，Ｐ３が
共にオフするため、コンデンサＣ２は２倍の電源電圧を
保ち、一方コンデンサＣ３はＰチャネルトランジスタＰ
２を介して、共通接点Ｃから電源電圧Ｖｄｄに充電され
る。
チャネルトランジスタＰ２及びＮチャネルトランジスタ
Ｎ１が共にオン，ＰチャネルトランジスタＰ１，Ｐ３が
共にオフするため、コンデンサＣ２は２倍の電源電圧を
保ち、一方コンデンサＣ３はＰチャネルトランジスタＰ
２を介して、共通接点Ｃから電源電圧Ｖｄｄに充電され
る。
【００２５】なお、上記の説明では電源電圧Ｖｄｄを２
倍に昇圧するダブラー回路の場合について説明したが、
同様な回路動作により昇圧動作を行う回路であれば同様
に適用できる。
倍に昇圧するダブラー回路の場合について説明したが、
同様な回路動作により昇圧動作を行う回路であれば同様
に適用できる。
【００２６】次に、定電圧回路１２は図４に示すように
昇圧電圧Ｖｄｄ２を入力して一定電圧Ｖｒｅｇとして例
えば１．５Ｖを内部回路１３に出力する。上記の説明か
らわかるように、本発明の低電源用半導体装置は、電源
電圧Ｖｄｄの広い範囲に渡って、内部回路１３に一定電
圧Ｖｒｅｇを供給することができる。従って、低電圧
（０．９ｖ）から通常の電源電圧（３．６ｖ）までの広
い電源電圧範囲で動作する低電源用半導体装置を実現で
きる。
昇圧電圧Ｖｄｄ２を入力して一定電圧Ｖｒｅｇとして例
えば１．５Ｖを内部回路１３に出力する。上記の説明か
らわかるように、本発明の低電源用半導体装置は、電源
電圧Ｖｄｄの広い範囲に渡って、内部回路１３に一定電
圧Ｖｒｅｇを供給することができる。従って、低電圧
（０．９ｖ）から通常の電源電圧（３．６ｖ）までの広
い電源電圧範囲で動作する低電源用半導体装置を実現で
きる。
【００２７】また、一定電圧Ｖｒｅｇには、図３に示す
ようにクロック信号ＣＬＫ２の立ち上がりに同期してノ
イズが重畳する場合がある。すなわち、昇圧回路１１で
生成した昇圧電圧Ｖｄｄ２に重畳したノイズが定電圧回
路１２で完全に除去できずに、一部一定電圧Ｖｒｅｇに
出力されてしまう場合がある。
ようにクロック信号ＣＬＫ２の立ち上がりに同期してノ
イズが重畳する場合がある。すなわち、昇圧回路１１で
生成した昇圧電圧Ｖｄｄ２に重畳したノイズが定電圧回
路１２で完全に除去できずに、一部一定電圧Ｖｒｅｇに
出力されてしまう場合がある。
【００２８】内部回路１３は、ＰＬＬ回路、サンプルホ
ールド回路、コンパレータ回路、Ａ／Ｄコンバータ、Ｄ
／Ａコンバータなどノイズに敏感に反応する回路であり
ノイズにより誤動作しやすいが、図３からわかるように
ノイズが発生するクロック信号ＣＬＫ２の立ち上がり
（立ち下がり）と、内部回路１３で演算処理するタイミ
ングであるクロック信号ＣＬＫ１の立ち上がり（立ち下
がり）では、タイミング差を設けてあるので、ノイズが
演算処理に影響を及ぼすことがない。
ールド回路、コンパレータ回路、Ａ／Ｄコンバータ、Ｄ
／Ａコンバータなどノイズに敏感に反応する回路であり
ノイズにより誤動作しやすいが、図３からわかるように
ノイズが発生するクロック信号ＣＬＫ２の立ち上がり
（立ち下がり）と、内部回路１３で演算処理するタイミ
ングであるクロック信号ＣＬＫ１の立ち上がり（立ち下
がり）では、タイミング差を設けてあるので、ノイズが
演算処理に影響を及ぼすことがない。
【００２９】このため、電源電圧Ｖｄｄを昇圧する際に
発生するノイズの影響を受けない高精度の低電源用半導
体装置を実現することができる。
発生するノイズの影響を受けない高精度の低電源用半導
体装置を実現することができる。
【００３０】次に、図１及び図６を参照して本発明の第
２の実施の形態について説明する。
２の実施の形態について説明する。
【００３１】本発明の第２の実施の形態のブロック図は
図１に示すブロック図と同様である。図６において、昇
圧回路１１に供給する電源電圧Ｖｄｄの範囲は、Ｖｄｄ
（１）〜Ｖｄｄ（２）であり、定電圧回路が出力する一
定電圧をＶｒｅｇとし、電源電圧Ｖｄｄが一定電圧Ｖｒ
ｅｇにマージン分ΔＶを加えた電圧Ｖｄｄ（３）（＝Ｖ
ｒｅｇ＋ΔＶ）になったときに、制御信号をハイレベル
からロウレベルに変化させて昇圧回路１１の昇圧動作を
停止し、昇圧回路１１から電源電圧Ｖｄｄをそのまま出
力する。ここで、マージン分ΔＶとしては例えば１．０
Ｖとする。
図１に示すブロック図と同様である。図６において、昇
圧回路１１に供給する電源電圧Ｖｄｄの範囲は、Ｖｄｄ
（１）〜Ｖｄｄ（２）であり、定電圧回路が出力する一
定電圧をＶｒｅｇとし、電源電圧Ｖｄｄが一定電圧Ｖｒ
ｅｇにマージン分ΔＶを加えた電圧Ｖｄｄ（３）（＝Ｖ
ｒｅｇ＋ΔＶ）になったときに、制御信号をハイレベル
からロウレベルに変化させて昇圧回路１１の昇圧動作を
停止し、昇圧回路１１から電源電圧Ｖｄｄをそのまま出
力する。ここで、マージン分ΔＶとしては例えば１．０
Ｖとする。
【００３２】定電圧回路１２は、昇圧回路１１からの電
圧Ｖｄｄ（３）（＝Ｖｒｅｇ＋ΔＶ）を受けて、一定電
圧Ｖｒｅｇを出力するように回路動作するが、マージン
分ΔＶとして１．０Ｖ程度とれば、定電圧回路として安
定に動作する。
圧Ｖｄｄ（３）（＝Ｖｒｅｇ＋ΔＶ）を受けて、一定電
圧Ｖｒｅｇを出力するように回路動作するが、マージン
分ΔＶとして１．０Ｖ程度とれば、定電圧回路として安
定に動作する。
【００３３】本発明の実施の形態では、電源電圧Ｖｄｄ
が高くなると不必要な昇圧動作を行わないので、回路電
流を低減できるという効果がある。
が高くなると不必要な昇圧動作を行わないので、回路電
流を低減できるという効果がある。
【００３４】次に本発明の第３の実施の形態について、
図７に示すブロック図を参照して説明する。
図７に示すブロック図を参照して説明する。
【００３５】本発明の実施の形態は、図１に示すクロッ
ク発生回路１０と、定電圧回路１２と、内部回路１３に
加え、電源電圧Ｖｄｄが一定値Ｖ＊以下であればハイレ
ベル、一定値Ｖ＊以上であればロウレベルの判定信号を
出力する電源電圧判定回路１４と、昇圧回路１１と機能
的に同様であるものの判定信号に基づき自己の回路電流
を遮断する昇圧回路１１０と、昇圧回路１１０からの昇
圧電圧Ｖｄｄ２か電源電圧Ｖｄｄのいずれかを判定信号
に基づいて選択し、定電圧回路１２に出力する切替回路
１５とを備えている。
ク発生回路１０と、定電圧回路１２と、内部回路１３に
加え、電源電圧Ｖｄｄが一定値Ｖ＊以下であればハイレ
ベル、一定値Ｖ＊以上であればロウレベルの判定信号を
出力する電源電圧判定回路１４と、昇圧回路１１と機能
的に同様であるものの判定信号に基づき自己の回路電流
を遮断する昇圧回路１１０と、昇圧回路１１０からの昇
圧電圧Ｖｄｄ２か電源電圧Ｖｄｄのいずれかを判定信号
に基づいて選択し、定電圧回路１２に出力する切替回路
１５とを備えている。
【００３６】電源電圧Ｖｄｄが一定値Ｖ＊よりも低いと
きは、電源電圧判定回路１４からの判定信号がハイレベ
ルであるので、昇圧回路１１０は昇圧回路１１と同様の
昇圧動作を行い、切替回路１５に対し昇圧電圧Ｖｄｄ２
を出力する。切替回路１５は判定信号のハイレベルによ
り、昇圧電圧Ｖｄｄ２と電源電圧Ｖｄｄのうち昇圧電圧
Ｖｄｄ２を選択して、定電圧回路１２に出力する。
きは、電源電圧判定回路１４からの判定信号がハイレベ
ルであるので、昇圧回路１１０は昇圧回路１１と同様の
昇圧動作を行い、切替回路１５に対し昇圧電圧Ｖｄｄ２
を出力する。切替回路１５は判定信号のハイレベルによ
り、昇圧電圧Ｖｄｄ２と電源電圧Ｖｄｄのうち昇圧電圧
Ｖｄｄ２を選択して、定電圧回路１２に出力する。
【００３７】また逆に、電源電圧Ｖｄｄが一定値Ｖ＊よ
りも高くなると、電源電圧判定回路１４からの判定信号
がロウレベルとなり、昇圧回路１１０はこのロウレベル
を受けて自己の回路電流を遮断し回路動作を停止する。
また、切替回路１５は判定信号のロウレベルにより、昇
圧電圧Ｖｄｄ２と電源電圧Ｖｄｄのうち電源電圧Ｖｄｄ
を選択して、定電圧回路１２に出力する。
りも高くなると、電源電圧判定回路１４からの判定信号
がロウレベルとなり、昇圧回路１１０はこのロウレベル
を受けて自己の回路電流を遮断し回路動作を停止する。
また、切替回路１５は判定信号のロウレベルにより、昇
圧電圧Ｖｄｄ２と電源電圧Ｖｄｄのうち電源電圧Ｖｄｄ
を選択して、定電圧回路１２に出力する。
【００３８】一定値Ｖ＊として、本発明の第２の実施の
形態と同様にＶ＊＝Ｖｒｅｇ＋ΔＶとし、マージン分Δ
Ｖとして１．０Ｖ程度とれば、定電圧回路１２は一定電
圧Ｖｒｅｇを出力するように安定して回路動作を行う。
形態と同様にＶ＊＝Ｖｒｅｇ＋ΔＶとし、マージン分Δ
Ｖとして１．０Ｖ程度とれば、定電圧回路１２は一定電
圧Ｖｒｅｇを出力するように安定して回路動作を行う。
【００３９】本発明の実施の形態では、電源電圧Ｖｄｄ
が高くなると昇圧回路１１０の回路電流が遮断されるの
で、回路電流を第２の実施の形態に対しさらに低減でき
るという効果がある。
が高くなると昇圧回路１１０の回路電流が遮断されるの
で、回路電流を第２の実施の形態に対しさらに低減でき
るという効果がある。
【００４０】次に、本発明の第４の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４１】図８は、本実施の形態の低電源用半導体装
置を説明するためのブロック図であり、図１に示すクロ
ック発生回路１０と、昇圧回路１１と、定電圧回路１２
に加え、クロック信号ＣＬＫ１を受けてリファレンスセ
レクタ信号ＲＳｅｌを出力する選択手段１６と、ＰＬＬ
回路１７とを備えている。
置を説明するためのブロック図であり、図１に示すクロ
ック発生回路１０と、昇圧回路１１と、定電圧回路１２
に加え、クロック信号ＣＬＫ１を受けてリファレンスセ
レクタ信号ＲＳｅｌを出力する選択手段１６と、ＰＬＬ
回路１７とを備えている。
【００４２】また、ＰＬＬ回路１７は、図９に示すよう
にクロック信号ＣＬＫ１を２分周〜ｎ分周（ｎ＝２，
３，・・・）し、この分周信号の中からリファレンスセ
レクタ信号ＲＳｅｌによってリファレンスクロックＦｒ
ｅｆを選択するリファレンスクロック回路１７１と、リ
ファレンスクロックＦｒｅｆと分周周波数Ｆｎとのパル
ス立ち下がり時の位相差を比較し、分周周波数Ｆｎがリ
ファレンスクロックＦｒｅｆより位相が進んでいるとき
はダウン信号Ｄｏｗｎを出力し、分周周波数Ｆｎがリフ
ァレンスクロックＦｒｅｆより位相が遅れているときは
アップ信号ＵＰを出力し、分周周波数Ｆｎとリファレン
スクロックＦｒｅｆの位相が一致したときはハイレベル
を出力する位相比較器１７２と、ダウン信号Ｄｏｗｎが
入力すると出力端から電流を引き込み、アップ信号ＵＰ
が入力すると出力端から電流を流し込み、ハイレベルが
入力するとハイインピーダンスを出力するチャージポン
プ回路１７３と、コンデンサを内蔵しチャージポンプ回
路１７３からの出力電流を充放電することにより平滑化
するＬＰＦ（ローパスフィルタ）１７４と、ＬＰＦ１７
４の出力信号により発振周波数が制御されるＶＣＯ（ボ
ルテージ・コントロールド・オシレータ）１７５と、Ｖ
ＣＯ１７５の発信出力Ｖｏの発振周波数Ｆｏを１／Ｎ
（Ｎ＝１，２，・・・）に分周する分周回路１７６を備
え、各回路ブロックは一定電圧Ｖｒｅｇを電源電圧とす
る。
にクロック信号ＣＬＫ１を２分周〜ｎ分周（ｎ＝２，
３，・・・）し、この分周信号の中からリファレンスセ
レクタ信号ＲＳｅｌによってリファレンスクロックＦｒ
ｅｆを選択するリファレンスクロック回路１７１と、リ
ファレンスクロックＦｒｅｆと分周周波数Ｆｎとのパル
ス立ち下がり時の位相差を比較し、分周周波数Ｆｎがリ
ファレンスクロックＦｒｅｆより位相が進んでいるとき
はダウン信号Ｄｏｗｎを出力し、分周周波数Ｆｎがリフ
ァレンスクロックＦｒｅｆより位相が遅れているときは
アップ信号ＵＰを出力し、分周周波数Ｆｎとリファレン
スクロックＦｒｅｆの位相が一致したときはハイレベル
を出力する位相比較器１７２と、ダウン信号Ｄｏｗｎが
入力すると出力端から電流を引き込み、アップ信号ＵＰ
が入力すると出力端から電流を流し込み、ハイレベルが
入力するとハイインピーダンスを出力するチャージポン
プ回路１７３と、コンデンサを内蔵しチャージポンプ回
路１７３からの出力電流を充放電することにより平滑化
するＬＰＦ（ローパスフィルタ）１７４と、ＬＰＦ１７
４の出力信号により発振周波数が制御されるＶＣＯ（ボ
ルテージ・コントロールド・オシレータ）１７５と、Ｖ
ＣＯ１７５の発信出力Ｖｏの発振周波数Ｆｏを１／Ｎ
（Ｎ＝１，２，・・・）に分周する分周回路１７６を備
え、各回路ブロックは一定電圧Ｖｒｅｇを電源電圧とす
る。
【００４３】次に、リファレンスクロック回路の詳細に
ついて図１０及び図１１を参照して説明する。
ついて図１０及び図１１を参照して説明する。
【００４４】リファレンスクロック回路１７１は、図１
０に示すようにフリップフロップ２１〜２３と、ＮＡＮ
Ｄ回路ＮＡＮＤ３と、１／４分周器２４〜１／ｎ分周器
２ｎと、周波数セレクタ３１とを備えている。
０に示すようにフリップフロップ２１〜２３と、ＮＡＮ
Ｄ回路ＮＡＮＤ３と、１／４分周器２４〜１／ｎ分周器
２ｎと、周波数セレクタ３１とを備えている。
【００４５】フリップフロップ２１は、図１１に示すよ
うにクロック信号ＣＬＫ１を１／２分周した分周クロッ
クｆ２を周波数セレクタ３１の一入力端子に出力し、フ
リップフロップ２２，２３及びＮＡＮＤ回路ＮＡＮＤ３
からなる１／３分周器は、同様に図１１に示すようにク
ロック信号ＣＬＫ１を１／３分周した分周クロックｆ３
を周波数セレクタ３１の他の入力端子に出力する。
うにクロック信号ＣＬＫ１を１／２分周した分周クロッ
クｆ２を周波数セレクタ３１の一入力端子に出力し、フ
リップフロップ２２，２３及びＮＡＮＤ回路ＮＡＮＤ３
からなる１／３分周器は、同様に図１１に示すようにク
ロック信号ＣＬＫ１を１／３分周した分周クロックｆ３
を周波数セレクタ３１の他の入力端子に出力する。
【００４６】同様に、１／４分周器２４〜１／ｎ分周器
２ｎもそれぞれ、図１１に示すようにクロック信号ＣＬ
Ｋ１を１／４〜１／ｎ分周して分周クロックｆ４〜ｆｎ
を周波数セレクタ３１の各入力端子に出力する。また、
周波数セレクタ３１は、リファレンスセレクタ信号ＲＳ
ｅｌによって、各分周クロックｆ２〜ｆｎの中の１つを
選択してリファレンスクロックＦｒｅｆとし、位相比較
器１７２に出力する。
２ｎもそれぞれ、図１１に示すようにクロック信号ＣＬ
Ｋ１を１／４〜１／ｎ分周して分周クロックｆ４〜ｆｎ
を周波数セレクタ３１の各入力端子に出力する。また、
周波数セレクタ３１は、リファレンスセレクタ信号ＲＳ
ｅｌによって、各分周クロックｆ２〜ｆｎの中の１つを
選択してリファレンスクロックＦｒｅｆとし、位相比較
器１７２に出力する。
【００４７】次に、ＰＬＬ回路の回路動作について図９
及び図１２を参照して説明する。
及び図１２を参照して説明する。
【００４８】図１２（ａ）は、分周周波数Ｆｎの位相が
リファレンスクロックＦｒｅｆの位相よりも遅れている
場合を表し、この場合位相比較器１７２は両方の信号の
位相差を検出し、位相差に相当するアップ信号ＵＰをチ
ャージポンプ回路に出力する。
リファレンスクロックＦｒｅｆの位相よりも遅れている
場合を表し、この場合位相比較器１７２は両方の信号の
位相差を検出し、位相差に相当するアップ信号ＵＰをチ
ャージポンプ回路に出力する。
【００４９】チャージポンプ回路１７３は、アップ信号
ＵＰが入力すると、ＬＰＦ１７４を構成するコンデンサ
（図示せず）に電流を流し込む。このため、ＬＰＦ１７
４に内蔵するコンデンサがチャージポンプ回路１７３に
より充電されるので、ＶＣＯ１７５に出力する電圧は高
くなる。従って、ＶＣＯ１７５の発振周波数Ｆｏ及び分
周器１７６の出力信号である分周周波数Ｆｎは共に高く
なり、リファレンスクロックＦｒｅｆと分周周波数Ｆｎ
の位相が一致する方向にフィードバックがかかる。
ＵＰが入力すると、ＬＰＦ１７４を構成するコンデンサ
（図示せず）に電流を流し込む。このため、ＬＰＦ１７
４に内蔵するコンデンサがチャージポンプ回路１７３に
より充電されるので、ＶＣＯ１７５に出力する電圧は高
くなる。従って、ＶＣＯ１７５の発振周波数Ｆｏ及び分
周器１７６の出力信号である分周周波数Ｆｎは共に高く
なり、リファレンスクロックＦｒｅｆと分周周波数Ｆｎ
の位相が一致する方向にフィードバックがかかる。
【００５０】逆に、図１２（ｂ）に示すように、分周周
波数Ｆｎの位相がリファレンスクロックＦｒｅｆの位相
よりも進んでいる場合、位相比較器１７２は位相差に相
当するダウン信号Ｄｏｗｎをチャージポンプ回路に出力
する。
波数Ｆｎの位相がリファレンスクロックＦｒｅｆの位相
よりも進んでいる場合、位相比較器１７２は位相差に相
当するダウン信号Ｄｏｗｎをチャージポンプ回路に出力
する。
【００５１】チャージポンプ回路１７３は、ダウン信号
Ｄｏｗｎが入力すると、ＬＰＦ１７４を構成するコンデ
ンサ（図示せず）から電流を引き込む。このため、ＬＰ
Ｆ１７４に内蔵するコンデンサがチャージポンプ回路１
７３により放電されるので、ＶＣＯ１７５に出力する電
圧は低くなる。従って、ＶＣＯ１７５の発振周波数Ｆｏ
及び分周器１７６の出力信号である分周周波数Ｆｎは共
に低くなり、リファレンスクロックＦｒｅｆと分周周波
数Ｆｎの位相が一致する方向にフィードバックがかか
る。
Ｄｏｗｎが入力すると、ＬＰＦ１７４を構成するコンデ
ンサ（図示せず）から電流を引き込む。このため、ＬＰ
Ｆ１７４に内蔵するコンデンサがチャージポンプ回路１
７３により放電されるので、ＶＣＯ１７５に出力する電
圧は低くなる。従って、ＶＣＯ１７５の発振周波数Ｆｏ
及び分周器１７６の出力信号である分周周波数Ｆｎは共
に低くなり、リファレンスクロックＦｒｅｆと分周周波
数Ｆｎの位相が一致する方向にフィードバックがかか
る。
【００５２】また、図１２（ｃ）に示すように、分周周
波数Ｆｎの位相とリファレンスクロックＦｒｅｆの位相
が一致する場合、位相比較器１７２はハイレベルをチャ
ージポンプ回路に出力する。
波数Ｆｎの位相とリファレンスクロックＦｒｅｆの位相
が一致する場合、位相比較器１７２はハイレベルをチャ
ージポンプ回路に出力する。
【００５３】チャージポンプ回路１７３は、ハイレベル
が入力すると出力端はハイインピーダンスとなるので、
出力端からの電流駆動は行わない。従って、ＬＰＦ１７
４の出力電圧は一定になることから、ＶＣＯ１７５の発
振周波数Ｆｏ及び分周器１７６の出力信号である分周周
波数Ｆｎは共に一定となる。
が入力すると出力端はハイインピーダンスとなるので、
出力端からの電流駆動は行わない。従って、ＬＰＦ１７
４の出力電圧は一定になることから、ＶＣＯ１７５の発
振周波数Ｆｏ及び分周器１７６の出力信号である分周周
波数Ｆｎは共に一定となる。
【００５４】さらに、図１２（ｄ）に示すように、分周
周波数Ｆｎの周波数がリファレンスクロックＦｒｅｆの
周波数よりも低い場合は、図１２（ａ）と同様に位相比
較器１７２はアップ信号ＵＰをチャージポンプ回路に出
力するので、分周周波数Ｆｎの周波数がリファレンスク
ロックＦｒｅｆの周波数に一致するようにＰＬＬループ
が作用する。
周波数Ｆｎの周波数がリファレンスクロックＦｒｅｆの
周波数よりも低い場合は、図１２（ａ）と同様に位相比
較器１７２はアップ信号ＵＰをチャージポンプ回路に出
力するので、分周周波数Ｆｎの周波数がリファレンスク
ロックＦｒｅｆの周波数に一致するようにＰＬＬループ
が作用する。
【００５５】上記の説明からわかるように、ＰＬＬ回路
１７においてリファレンスクロックＦｒｅｆと分周周波
数Ｆｎの位相が一致しているとき、すなわちＰＬＬ回路
１７がロックしているときに限り、チャージポンプ回路
１７３の出力端ＥＯは、ハイインピーダンスとなる。
１７においてリファレンスクロックＦｒｅｆと分周周波
数Ｆｎの位相が一致しているとき、すなわちＰＬＬ回路
１７がロックしているときに限り、チャージポンプ回路
１７３の出力端ＥＯは、ハイインピーダンスとなる。
【００５６】次に図８に示す本発明の低電源用半導体装
置の実施の形態の動作について主要な点に限定して説明
する。
置の実施の形態の動作について主要な点に限定して説明
する。
【００５７】選択手段１６は、クロック信号ＣＬＫ１を
入力してリファレンスセレクタ信号ＲＳｅｌを、図９及
び図１０に示すようにＰＬＬ回路１７を構成するリファ
レンスクロック回路１７１の一部である周波数セレクタ
３１に出力する。
入力してリファレンスセレクタ信号ＲＳｅｌを、図９及
び図１０に示すようにＰＬＬ回路１７を構成するリファ
レンスクロック回路１７１の一部である周波数セレクタ
３１に出力する。
【００５８】ＰＬＬ回路１７を構成するリファレンスク
ロック回路１７１は、リファレンスセレクタ信号ＲＳｅ
ｌによって、クロック信号を分周した分周クロックｆ２
〜ｆｎの中から１つを選択して、リファレンスクロック
Ｆｒｅｆとして位相比較器１７２に出力する。分周器１
７６の分周比をｍ、リファレンスクロック回路１７１で
選択した分周比をｎとすると、Ｆｏ＝（ｍ／ｎ）・（ク
ロック信号ＣＬＫ１の周波数）となる。
ロック回路１７１は、リファレンスセレクタ信号ＲＳｅ
ｌによって、クロック信号を分周した分周クロックｆ２
〜ｆｎの中から１つを選択して、リファレンスクロック
Ｆｒｅｆとして位相比較器１７２に出力する。分周器１
７６の分周比をｍ、リファレンスクロック回路１７１で
選択した分周比をｎとすると、Ｆｏ＝（ｍ／ｎ）・（ク
ロック信号ＣＬＫ１の周波数）となる。
【００５９】ここで、ｍ，ｎを適当に選択することによ
り、クロック信号ＣＬＫ１に同期した任意のパルス信号
を得ることができる。
り、クロック信号ＣＬＫ１に同期した任意のパルス信号
を得ることができる。
【００６０】本実施の形態を多数の放送局からの受信信
号の中から１つの受信信号を選局するＤＴＳ（ディジタ
ル・チューニング・システム）に適用する場合、ＰＬＬ
回路１７の出力信号Ｖｏを復調回路（図示せず）に出力
することで、自動選局が可能となる。
号の中から１つの受信信号を選局するＤＴＳ（ディジタ
ル・チューニング・システム）に適用する場合、ＰＬＬ
回路１７の出力信号Ｖｏを復調回路（図示せず）に出力
することで、自動選局が可能となる。
【００６１】また、ＰＬＬ回路１７の出力端ＥＯがハイ
インピーダンスになったかどうかを判定することによ
り、ＰＬＬ回路１７がロック状態かどうかを判定できる
ので、選局中か選局完了かを容易に判定できる。
インピーダンスになったかどうかを判定することによ
り、ＰＬＬ回路１７がロック状態かどうかを判定できる
ので、選局中か選局完了かを容易に判定できる。
【００６２】次に、昇圧回路１１で発生するノイズがＰ
ＬＬ回路１７に及ぼす影響について図１３を参照して説
明する。図１３のＶｏ’は、昇圧回路１１のクロック信
号としてＣＬＫ１を用い、ＶＣＯ１７５の発信出力Ｖｏ
に昇圧回路１１で発生したノイズが重畳した場合の信号
波形図を示している。
ＬＬ回路１７に及ぼす影響について図１３を参照して説
明する。図１３のＶｏ’は、昇圧回路１１のクロック信
号としてＣＬＫ１を用い、ＶＣＯ１７５の発信出力Ｖｏ
に昇圧回路１１で発生したノイズが重畳した場合の信号
波形図を示している。
【００６３】この信号は分周器１７６により波形整形さ
れる際に、信号Ｆｎ’のようにノイズによって期間ｔ１
では正に反転し、期間ｔ２では負に反転し、期間ｔ４で
は負に期間ｔ５では正に反転しする。
れる際に、信号Ｆｎ’のようにノイズによって期間ｔ１
では正に反転し、期間ｔ２では負に反転し、期間ｔ４で
は負に期間ｔ５では正に反転しする。
【００６４】位相比較器１７２は、分周周波数Ｆｎ’と
リファレンスクロックＦｒｅｆの位相比較を行い、期間
ｔ４で発生したノイズに反応してダウン信号Ｄｏｗｎ’
を出力する。従って、チャージポンプ回路１７３の出力
端ＥＯには、図１３に示すような誤った信号が出力され
る。
リファレンスクロックＦｒｅｆの位相比較を行い、期間
ｔ４で発生したノイズに反応してダウン信号Ｄｏｗｎ’
を出力する。従って、チャージポンプ回路１７３の出力
端ＥＯには、図１３に示すような誤った信号が出力され
る。
【００６５】一方、本実施の形態では昇圧回路１１のク
ロック信号として、クロック信号ＣＬＫ１より遅延時間
τだけ遅れたＣＬＫ２を用いているので、ＶＣＯ１７５
の発信出力Ｖｏは、図１３のＶｏに示したように期間ｔ
３，ｔ６にノイズが重畳した波形となる。
ロック信号として、クロック信号ＣＬＫ１より遅延時間
τだけ遅れたＣＬＫ２を用いているので、ＶＣＯ１７５
の発信出力Ｖｏは、図１３のＶｏに示したように期間ｔ
３，ｔ６にノイズが重畳した波形となる。
【００６６】この信号は分周器１７５により波形整形さ
れる際に、図１３のＦｎで示す正常波形に波形整形され
るか、あるいはノイズによって反転したパルス信号が発
生したとしても、リファレンスクロックＦｒｅｆの立ち
下がりエッジから十分離れたところにノイズによるパル
ス信号が発生する。
れる際に、図１３のＦｎで示す正常波形に波形整形され
るか、あるいはノイズによって反転したパルス信号が発
生したとしても、リファレンスクロックＦｒｅｆの立ち
下がりエッジから十分離れたところにノイズによるパル
ス信号が発生する。
【００６７】すなわち、リファレンスクロックＦｒｅｆ
の立ち下がりエッジからノイズパルス信号の発生位置ま
での時間間隔を、クロック発生回路１０の抵抗Ｒ１とコ
ンデンサＣ１による時定数を設定することにより、ノイ
ズパルスが位相比較器１７２の位相比較の動作に影響し
ないように決めることができる。
の立ち下がりエッジからノイズパルス信号の発生位置ま
での時間間隔を、クロック発生回路１０の抵抗Ｒ１とコ
ンデンサＣ１による時定数を設定することにより、ノイ
ズパルスが位相比較器１７２の位相比較の動作に影響し
ないように決めることができる。
【００６８】従って、位相比較器１７２は、リファレン
スクロックＦｒｅｆと分周周波数Ｆｎの位相比較を行う
が、昇圧回路１１で発生するノイズの影響を受けないの
で、ＰＬＬ回路のノイズ耐性は格段に向上し、安定した
動作を行うことができる。
スクロックＦｒｅｆと分周周波数Ｆｎの位相比較を行う
が、昇圧回路１１で発生するノイズの影響を受けないの
で、ＰＬＬ回路のノイズ耐性は格段に向上し、安定した
動作を行うことができる。
【００６９】また、本実施の形態による低電源用半導体
装置は、昇圧回路１１と定電圧回路１２を内蔵している
ので、０．９Ｖ程度の低電圧電源から３．６Ｖ程度の通
常電圧電源に至る広範囲の電源電圧範囲で安定して動作
することができる。
装置は、昇圧回路１１と定電圧回路１２を内蔵している
ので、０．９Ｖ程度の低電圧電源から３．６Ｖ程度の通
常電圧電源に至る広範囲の電源電圧範囲で安定して動作
することができる。
【００７０】また、従来のＰＬＬ回路のように電源電圧
が低下すると応答速度が低下することがなく、高速のＰ
ＬＬ回路を実現できる。
が低下すると応答速度が低下することがなく、高速のＰ
ＬＬ回路を実現できる。
【００７１】なお、図８において選択手段１６はＣＰＵ
（図示せず）を用いてもかまわない。すなわち、ＤＴＳ
システムでは、ＣＰＵを内蔵し、ＤＴＳに搭載されてい
る多数の回路ブロックを制御しているので、ＣＰＵを用
いてリファレンスセレクタ信号ＲＳｅｌを出力するよう
にした方が都合がよい。
（図示せず）を用いてもかまわない。すなわち、ＤＴＳ
システムでは、ＣＰＵを内蔵し、ＤＴＳに搭載されてい
る多数の回路ブロックを制御しているので、ＣＰＵを用
いてリファレンスセレクタ信号ＲＳｅｌを出力するよう
にした方が都合がよい。
【００７２】また、図９に示すＰＬＬ回路において、Ｌ
ＰＦ１７４及びＶＣＯ１７５は、クロック発生回路１
０、昇圧回路１１、定電圧回路１２、リファレンスクロ
ック回路１７１、位相比較器１７２、チャージポンプ回
路１７３などが搭載されている半導体チップの外部に外
付け回路として設けてもかまわない。
ＰＦ１７４及びＶＣＯ１７５は、クロック発生回路１
０、昇圧回路１１、定電圧回路１２、リファレンスクロ
ック回路１７１、位相比較器１７２、チャージポンプ回
路１７３などが搭載されている半導体チップの外部に外
付け回路として設けてもかまわない。
【００７３】この場合、ＬＰＦ１７４及びＶＣＯ１７５
に供給する電源としては、電源電圧Ｖｄｄ及び昇圧電圧
Ｖｄｄ２とは異なる電源を用いることになるので、昇圧
回路１１で発生したノイズがＬＰＦ１７４及びＶＣＯ１
７５に影響を及ぼすことはない。
に供給する電源としては、電源電圧Ｖｄｄ及び昇圧電圧
Ｖｄｄ２とは異なる電源を用いることになるので、昇圧
回路１１で発生したノイズがＬＰＦ１７４及びＶＣＯ１
７５に影響を及ぼすことはない。
【００７４】さらに、クロックの相数を３以上に増や
し、３相以上のクロック信号で処理することも本発明の
技術思想から容易に適用可能である。
し、３相以上のクロック信号で処理することも本発明の
技術思想から容易に適用可能である。
【００７５】
【発明の効果】以上説明したように本発明の低電源用半
導体装置は、昇圧回路及び定電圧回路を内蔵しているの
で、低電圧電源から通常電圧電源に至る広範囲の各種電
源に対応し、動作速度や回路精度が低下することがなく
安定して動作することができる。
導体装置は、昇圧回路及び定電圧回路を内蔵しているの
で、低電圧電源から通常電圧電源に至る広範囲の各種電
源に対応し、動作速度や回路精度が低下することがなく
安定して動作することができる。
【００７６】また、位相をずらした２つのクロック信号
を用いることにより、昇圧回路において、一方の立ち下
がりエッジで発生したノイズが、他方のクロック信号に
同期してデータ処理を行うノイズに敏感な回路に影響を
及ぼすことがないため、昇圧回路で発生したノイズに対
し安定した動作を行うことができる。
を用いることにより、昇圧回路において、一方の立ち下
がりエッジで発生したノイズが、他方のクロック信号に
同期してデータ処理を行うノイズに敏感な回路に影響を
及ぼすことがないため、昇圧回路で発生したノイズに対
し安定した動作を行うことができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】クロック発生回路１０の等価回路図である。
【図３】クロック発生回路１０のタイミングと昇圧電圧
Ｖｄｄ２及び一定電圧Ｖｒｅｇに重畳するノイズを説明
するための信号波形図である。
Ｖｄｄ２及び一定電圧Ｖｒｅｇに重畳するノイズを説明
するための信号波形図である。
【図４】電源電圧Ｖｄｄと昇圧電圧Ｖｄｄ２及び一定電
圧Ｖｒｅｇとの関係を表す説明図である。
圧Ｖｒｅｇとの関係を表す説明図である。
【図５】昇圧回路１１の等価回路図である。
【図６】本発明の第２の実施の形態において、一定電圧
Ｖｒｅｇから電圧Ｖｄｄ（３）を決定する方法を説明す
るための説明図である。
Ｖｒｅｇから電圧Ｖｄｄ（３）を決定する方法を説明す
るための説明図である。
【図７】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図８】本発明の第４の実施の形態を示すブロック図で
ある。
ある。
【図９】ＰＬＬ回路１７のブロック図である。
【図１０】リファレンスクロック回路１７１のブロック
図である。
図である。
【図１１】リファレンスクロック回路１７１の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１２】ＰＬＬ回路１７の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図１３】ＰＬＬ回路１７において、ノイズがＶＣＯ１
７５の出力信号Ｖｏに重畳した場合の動作を説明するた
めの信号波形図である。
７５の出力信号Ｖｏに重畳した場合の動作を説明するた
めの信号波形図である。
【図１４】従来のＰＬＬ回路のブロック図である。
１，１７２ 位相比較器 ２ 低域ろ波器 ３ 電圧制御発振器 ４ 定電圧発生器 ５ ゲート回路 １０ クロック発生回路 １１，１１０ 昇圧回路 １２ 定電圧回路 １３ 内部回路 １４ 電源電圧判定回路 １５ 切替回路 １６ 選択手段 １７ ＰＬＬ回路 ２１〜２３ フリップフロップ ２４〜２ｎ，１７６ 分周器 ３１ 周波数セレクタ １７１ リファレンスクロック回路 １７３ チャージポンプ回路 １７４ ＬＰＦ １７５ ＶＣＯ ＩＮＶ１〜ＩＮＶ１１ インバータ Ｃ１〜Ｃ３ コンデンサ Ｒ１ 抵抗 Ｐ１〜Ｐ３ Ｐチャネルトランジスタ Ｎ１ Ｎチャネルトランジスタ ＮＡＮＤ１，２，３ ＮＡＮＤ回路 ＮＯＲ１，２ ＮＯＲ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/08 H02H 7/20 H02M 3/07
Claims (7)
- 【請求項１】 外部端子より入力するかもしくはクロッ
ク発生回路より生成される第１のクロック信号に同期し
て動作する内部回路と、前記第１のクロック信号を所定の遅延量だけ遅延させた
第２のクロック信号を生成する遅延回路と、 前 記第２のクロック信号に同期して電源電圧を昇圧し、
前記第２のクロック信号に同期して発生したノイズが重
畳された昇圧電圧を出力する昇圧回路と、 前記昇圧電圧を入力し、前記第２のクロック信号に同期
したノイズが重畳された一定電圧を前記内部回路に電源
電圧として供給する定電圧回路とを備え、 前記所定の遅延量を前記昇圧回路で発生した前記ノイズ
の時間幅よりも大きく設定したことを特徴とする 低電源
用半導体装置。 - 【請求項２】 前記昇圧回路は、前記電源電圧が所定値
よりも低い場合は昇圧動作を行い、前記所定値よりも高
い場合は昇圧動作を停止し前記電源電圧を出力すること
を特徴とする請求項１記載の低電源用半導体装置。 - 【請求項３】 前記所定値は、前記定電圧回路から出力
される一定電圧に正のマージン電圧を加えて設定される
ことを特徴とする請求項２記載の低電源用半導体装置。 - 【請求項４】 外部端子より入力するかもしくはクロッ
ク発生回路より生成される第１のクロック信号に同期し
て動作する内部回路と、前記第１のクロック信号を所定の遅延量だけ遅延させた
第２のクロック信号を生成する遅延回路と、 電源電圧がしきい値より高いか否かの判定信号を出力す
る電源電圧判定回路と、前 記第２のクロック信号に同期して電源電圧を昇圧する
と共に前記判定信号により前記電源電圧が前記しきい値
よりも高くなったときは内部の回路電流を遮断し、前記
第２のクロック信号に同期して発生したノイズが重畳さ
れた昇圧電圧を出力する昇圧回路と、 前記判定信号により、前記電源電圧が前記しきい値より
も低いときは前記昇圧回路からの昇圧電圧を出力し、前
記電源電圧が前記しきい値よりも高いときは前記電源電
圧を出力する切替回路と、 前記切替回路の出力電圧を入力し、前記第２のクロック
信号に同期したノイズが重畳された一定電圧を前記内部
回路に電源電圧として供給する定電圧回路とを備え、 前記所定の遅延量を前記昇圧回路で発生した前記ノイズ
の時間幅よりも大きく設定したことを特徴とする 低電源
用半導体装置。 - 【請求項５】 前記内部回路は、基準クロックと分周器
の分周信号の位相差を検出し、位相差に相当する誤差信
号を出力する位相比較器と、 前記誤差信号を入力し３ステート出力信号を出力するチ
ャージポンプ回路と、 前記３ステート出力信号を入力し、前記分周信号の位相
が前記基準クロックの位相よりも遅れているときは出力
電圧を高くし、逆に前記分周信号の位相が前記基準クロ
ックの位相よりも進んでいるときは出力電圧を低くする
ローパスフィルタと、 前記ローパスフィルタの出力信号により発振周波数が変
化する電圧制御発振器と、 前記電圧制御発振器の出力信号を分周する前記分周器と
を備えるＰＬＬ回路であることを特徴とする請求項１記
載の低電源用半導体装置。 - 【請求項６】 前記基準クロックは、前記第１のクロッ
ク信号をｎ（ｎは２以上の整数）分周した信号であるこ
とを特徴とする請求項５記載の低電源用半導体装置。 - 【請求項７】 前記昇圧回路は、ソースを第１のコンデ
ンサの一端に接続した第１のＰチャネルトランジスタ
と、 ソースを前記第１のＰチャネルトランジスタのドレイン
及び第２のコンデンサの一端に接続した第２のＰチャネ
ルトランジスタと、 ソースを前記第２のＰチャネルトランジスタのドレイン
及び電源に接続した第３のＰチャネルトランジスタと、
ドレインを前記第３のＰチャネルトランジスタのドレイ
ン及び前記第２のコンデンサの他端に接続した第１のＮ
チャネルトランジスタとを備え、 昇圧動作時には、第１のＰチャネルトランジスタと第３
のＰチャネルトランジスタがオンし、かつ第２のＰチャ
ネルトランジスタと第１のＮチャネルトランジスタがオ
フし、非昇圧動作時には、第２のＰチャネルトランジス
タと第１のＮチャネルトランジスタがオンし、かつ第１
のＰチャネルトランジスタと第３のＰチャネルトランジ
スタがオフすることを特徴とする請求項１記載の低電源
用半導体装置。
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|---|---|---|---|
| JP09256997A JP3098471B2 (ja) | 1997-09-22 | 1997-09-22 | 低電源用半導体装置 |
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|---|---|---|---|
| JP09256997A JP3098471B2 (ja) | 1997-09-22 | 1997-09-22 | 低電源用半導体装置 |
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Family
ID=17300294
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| JPH03118758A (ja) * | 1989-09-29 | 1991-05-21 | Nec Corp | 直流電源装置 |
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