JP2000013222A - Ｐｌｌ回路 - Google Patents
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- JP2000013222A JP2000013222A JP10171087A JP17108798A JP2000013222A JP 2000013222 A JP2000013222 A JP 2000013222A JP 10171087 A JP10171087 A JP 10171087A JP 17108798 A JP17108798 A JP 17108798A JP 2000013222 A JP2000013222 A JP 2000013222A
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Abstract
(57)【要約】
【課題】ロック時間を短縮すると共にジッタを低減し、
さらにハードウェア規模の増大を抑制する。 【解決手段】基準信号Ｒと帰還信号Ｄの位相を比較して
比較信号ＵＰ１／ＤＮ１を出力する位相比較回路１１
と、逓倍基準信号ＲＭと中間帰還信号ＤＭの位相を比較
して比較信号ＵＰ２／ＤＮ２を出力する位相比較回路１
Ａと、信号ＵＰ１／ＤＮ１，ＵＰ２／ＤＮ２をそれぞれ
チャージポンプ信号ＰＣ１，ＰＣ２に変換するチャージ
ポンプ回路１２，２Ａと、信号ＰＣ１，ＰＣ２を加算及
び積分して制御信号ＣＯを出力するＬＰＦ３と、信号Ｃ
Ｏに応じて周波数が制御され発振信号ＰＯを出力するＶ
ＣＯ４と、信号ＰＯを分周し信号Ｄ，ＤＭを出力する分
周回路５Ａと、信号Ｒを逓倍し逓倍基準信号ＲＭを出力
する逓倍回路６とを備える。
さらにハードウェア規模の増大を抑制する。 【解決手段】基準信号Ｒと帰還信号Ｄの位相を比較して
比較信号ＵＰ１／ＤＮ１を出力する位相比較回路１１
と、逓倍基準信号ＲＭと中間帰還信号ＤＭの位相を比較
して比較信号ＵＰ２／ＤＮ２を出力する位相比較回路１
Ａと、信号ＵＰ１／ＤＮ１，ＵＰ２／ＤＮ２をそれぞれ
チャージポンプ信号ＰＣ１，ＰＣ２に変換するチャージ
ポンプ回路１２，２Ａと、信号ＰＣ１，ＰＣ２を加算及
び積分して制御信号ＣＯを出力するＬＰＦ３と、信号Ｃ
Ｏに応じて周波数が制御され発振信号ＰＯを出力するＶ
ＣＯ４と、信号ＰＯを分周し信号Ｄ，ＤＭを出力する分
周回路５Ａと、信号Ｒを逓倍し逓倍基準信号ＲＭを出力
する逓倍回路６とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特にマイクロプロセッサ等のクロック生成用に好適な高
速ロック低ジッタ性能のＰＬＬ回路に関する。
特にマイクロプロセッサ等のクロック生成用に好適な高
速ロック低ジッタ性能のＰＬＬ回路に関する。
【０００２】
【従来の技術】一般的な従来の第１のＰＬＬ回路をブロ
ックで示す図１１を参照すると、この従来の第１のＰＬ
Ｌ回路は、入力された基準信号Ｒと発振信号ＰＯを分周
した帰還信号Ｄとを位相周波数比較し比較結果に対応す
る比較信号ＵＰ／ＤＮを出力する位相比較回路（ＰＦ
Ｄ）１と、比較信号ＵＰ／ＤＮの供給に応答して対応す
る直流信号であるチャージポンプ信号ＰＣを出力するチ
ャージポンプ回路（ＣＰ）２と、チャージポンプ信号Ｐ
Ｃを平滑化して不要高周波成分を除去するとともに所定
のループ時定数を与えた発振制御信号ＣＯを出力する低
域通過フィルタ（ＬＰＦ）３と、発振制御信号ＣＯによ
り周波数が制御され発振信号ＰＯを出力する電圧制御発
振器（ＶＣＯ）４と、発振信号ＰＯを所定分周比Ｎで分
周し帰還信号Ｄを出力する分周回路（ＤＩＶ）５とを備
える。
ックで示す図１１を参照すると、この従来の第１のＰＬ
Ｌ回路は、入力された基準信号Ｒと発振信号ＰＯを分周
した帰還信号Ｄとを位相周波数比較し比較結果に対応す
る比較信号ＵＰ／ＤＮを出力する位相比較回路（ＰＦ
Ｄ）１と、比較信号ＵＰ／ＤＮの供給に応答して対応す
る直流信号であるチャージポンプ信号ＰＣを出力するチ
ャージポンプ回路（ＣＰ）２と、チャージポンプ信号Ｐ
Ｃを平滑化して不要高周波成分を除去するとともに所定
のループ時定数を与えた発振制御信号ＣＯを出力する低
域通過フィルタ（ＬＰＦ）３と、発振制御信号ＣＯによ
り周波数が制御され発振信号ＰＯを出力する電圧制御発
振器（ＶＣＯ）４と、発振信号ＰＯを所定分周比Ｎで分
周し帰還信号Ｄを出力する分周回路（ＤＩＶ）５とを備
える。
【０００３】次に、図１１及び各部波形をタイムチャー
トで示す図１２を参照して、従来の第１のＰＬＬ回路の
動作について説明すると、位相比較回路１は、入力端子
を経由して入力した基準信号Ｒと分周回路５で出力発振
信号ＰＯを分周した帰還信号Ｄとの供給を受け、これら
信号ＲとＤとの位相・周波数を比較する。基準信号Ｒに
対して帰還信号Ｄの位相が進んでいる（周波数が高い）
ときは位相差に比例したパルス幅の比較信号ＤＮを出力
し、反対に帰還信号Ｄの位相が遅れている（周波数が低
い）場合は位相差に比例したパルス幅の比較信号ＵＰを
出力する。
トで示す図１２を参照して、従来の第１のＰＬＬ回路の
動作について説明すると、位相比較回路１は、入力端子
を経由して入力した基準信号Ｒと分周回路５で出力発振
信号ＰＯを分周した帰還信号Ｄとの供給を受け、これら
信号ＲとＤとの位相・周波数を比較する。基準信号Ｒに
対して帰還信号Ｄの位相が進んでいる（周波数が高い）
ときは位相差に比例したパルス幅の比較信号ＤＮを出力
し、反対に帰還信号Ｄの位相が遅れている（周波数が低
い）場合は位相差に比例したパルス幅の比較信号ＵＰを
出力する。
【０００４】チャージポンプ回路２は、供給を受けた比
較信号がＵＰの場合は正の、ＤＮの場合は負のそれぞれ
のパルス幅に対応する電圧のチャージポンプ信号ＰＣを
出力する。
較信号がＵＰの場合は正の、ＤＮの場合は負のそれぞれ
のパルス幅に対応する電圧のチャージポンプ信号ＰＣを
出力する。
【０００５】ＬＰＦ３は、チャージポンプ信号ＰＣを平
滑化し、また、ＰＬＬ回路全体のループ応答を適切に設
定して、発振制御信号ＣＯを生成する。
滑化し、また、ＰＬＬ回路全体のループ応答を適切に設
定して、発振制御信号ＣＯを生成する。
【０００６】ＶＣＯ４は、発振制御信号ＣＯの大きさに
応じた発振周波数で発振し、発振信号ＰＯを出力する。
応じた発振周波数で発振し、発振信号ＰＯを出力する。
【０００７】分周回路５は、発振信号ＰＯを所定分周比
Ｎで分周し帰還信号Ｄを生成して、位相比較回路１に供
給する。
Ｎで分周し帰還信号Ｄを生成して、位相比較回路１に供
給する。
【０００８】このように、従来の第１のＰＬＬ回路は、
位相比較回路１とチャージポンプ回路２とをそれぞれ１
個ずつ搭載していた。
位相比較回路１とチャージポンプ回路２とをそれぞれ１
個ずつ搭載していた。
【０００９】しかしながら、一般に、ＰＬＬ回路では、
ロック後も、電源や接地の各電位に含まれるノイズ、Ｌ
ＰＦのリーク等によりチャージポンプ信号ＰＣが変化し
てしまい、ＶＣＯの発振周波数の変化や、位相の進み／
遅れが生じてしまう。この場合の微少な変化に対しても
十分追従可能とし、出力周波数位相を補正するため、位
相比較回路１は不感帯（デッドゾーン）を小さく、チャ
ージポンプ回路の入力パルス幅に対する出力電圧特性す
なわち相互コンダクタンス（ｇｍ）を小さくしている。
ロック後も、電源や接地の各電位に含まれるノイズ、Ｌ
ＰＦのリーク等によりチャージポンプ信号ＰＣが変化し
てしまい、ＶＣＯの発振周波数の変化や、位相の進み／
遅れが生じてしまう。この場合の微少な変化に対しても
十分追従可能とし、出力周波数位相を補正するため、位
相比較回路１は不感帯（デッドゾーン）を小さく、チャ
ージポンプ回路の入力パルス幅に対する出力電圧特性す
なわち相互コンダクタンス（ｇｍ）を小さくしている。
【００１０】この場合の基準信号Ｒと帰還信号Ｄと比較
信号ＵＰ及びチャージポンプ信号ＰＣの関係をタイムチ
ャートで示す図１２を再度参照すると、この図１２は、
いずれも帰還信号Ｄの位相が進んでいる場合の例であ
り、（Ａ）はロック前の位相差が大きい場合でＡ点はそ
の場合のチャージポンプ信号ＰＣを、（Ｂ）は位相差が
小さい場合でＢ点はその場合のチャージポンプ信号ＰＣ
をそれぞれ示す。Ａ点とＢ点とを比較すると、ロック前
の位相差が大きい場合と小さい場合では、チャージポン
プ信号ＰＣの大きさが殆ど変わらず、したがって、制御
信号の変化も非常に小さいのでロックまでの時間が長く
なってしまう。この状態で、チャージポンプ回路２のｇ
ｍを大きくすると、入力パルス毎のチャージポンプ信号
ＰＣの大きさは大きくなるため、ロック時間は短くなる
が、ロック後の微少な補正が出来ず、出力発振信号ＰＯ
のジッタが大きくなってしまう。
信号ＵＰ及びチャージポンプ信号ＰＣの関係をタイムチ
ャートで示す図１２を再度参照すると、この図１２は、
いずれも帰還信号Ｄの位相が進んでいる場合の例であ
り、（Ａ）はロック前の位相差が大きい場合でＡ点はそ
の場合のチャージポンプ信号ＰＣを、（Ｂ）は位相差が
小さい場合でＢ点はその場合のチャージポンプ信号ＰＣ
をそれぞれ示す。Ａ点とＢ点とを比較すると、ロック前
の位相差が大きい場合と小さい場合では、チャージポン
プ信号ＰＣの大きさが殆ど変わらず、したがって、制御
信号の変化も非常に小さいのでロックまでの時間が長く
なってしまう。この状態で、チャージポンプ回路２のｇ
ｍを大きくすると、入力パルス毎のチャージポンプ信号
ＰＣの大きさは大きくなるため、ロック時間は短くなる
が、ロック後の微少な補正が出来ず、出力発振信号ＰＯ
のジッタが大きくなってしまう。
【００１１】近年のマイクロプロセッサ用のＰＬＬ回路
では、動作クロックの高周波数化に伴い、ジッタの一層
の低減が要求されており、この対策としてチャージポン
プ回路のｇｍを小さくしている。このためロック時間は
さらに長くなるという結果になってしまう。このような
ロック時間の短縮とジッタの低減という相反する事項を
解決するため、例えば、特開平９−９３１２２号公報
（文献１）記載の従来の第２のＰＬＬ回路は、入力基準
信号と帰還信号の位相及び周波数を比較して、位相差が
所定の値より大きく、周波数差が所定の値以下と判定す
ると、チャージポンプ回路の動作を停止させる。
では、動作クロックの高周波数化に伴い、ジッタの一層
の低減が要求されており、この対策としてチャージポン
プ回路のｇｍを小さくしている。このためロック時間は
さらに長くなるという結果になってしまう。このような
ロック時間の短縮とジッタの低減という相反する事項を
解決するため、例えば、特開平９−９３１２２号公報
（文献１）記載の従来の第２のＰＬＬ回路は、入力基準
信号と帰還信号の位相及び周波数を比較して、位相差が
所定の値より大きく、周波数差が所定の値以下と判定す
ると、チャージポンプ回路の動作を停止させる。
【００１２】従来の第２のＰＬＬ回路を図１１と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１３を参照すると、この図に示す従来の第
２のＰＬＬ回路の従来の第１のＰＬＬ回路との相違点
は、分周回路５Ａの前段のプリスケーラ５１の出力信号
であるプリスケーラ信号ＰＦと分周基準信号ＲＤとの比
較を行い比較信号ＦＨを出力する周波数比較部１０１
と、基準信号Ｒと帰還信号Ｄとの比較を行い比較信号Ｆ
Ｑを出力する周波数比較部１０１と、比較信号ＦＨから
周波数差ＤＨを検出する周波数差検出部１０３と、比較
信号ＦＱから周波数差ＤＱを検出する周波数差検出部１
０４と、基準信号Ｒを分周して分周基準信号ＲＤを出力
する基準分周器１０５と、周波数差ＤＨ，ＤＱが所定値
より小さく位相比較器１の出力の比較信号ＵＰ／ＤＮが
所定値より大きい場合にチャージポンプ回路２の動作を
停止させる判定信号ＣＨを出力する判定制御回路１０６
とを備えることである。
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１３を参照すると、この図に示す従来の第
２のＰＬＬ回路の従来の第１のＰＬＬ回路との相違点
は、分周回路５Ａの前段のプリスケーラ５１の出力信号
であるプリスケーラ信号ＰＦと分周基準信号ＲＤとの比
較を行い比較信号ＦＨを出力する周波数比較部１０１
と、基準信号Ｒと帰還信号Ｄとの比較を行い比較信号Ｆ
Ｑを出力する周波数比較部１０１と、比較信号ＦＨから
周波数差ＤＨを検出する周波数差検出部１０３と、比較
信号ＦＱから周波数差ＤＱを検出する周波数差検出部１
０４と、基準信号Ｒを分周して分周基準信号ＲＤを出力
する基準分周器１０５と、周波数差ＤＨ，ＤＱが所定値
より小さく位相比較器１の出力の比較信号ＵＰ／ＤＮが
所定値より大きい場合にチャージポンプ回路２の動作を
停止させる判定信号ＣＨを出力する判定制御回路１０６
とを備えることである。
【００１３】この従来の第２のＰＬＬ回路は、チャージ
ポンプ回路制御用の周波数比較部１０１，１０２や周波
数差判定部１０３，１０４及び判定制御部１０６等が新
たに必要であり、ハードウェア規模が大きくなる。
ポンプ回路制御用の周波数比較部１０１，１０２や周波
数差判定部１０３，１０４及び判定制御部１０６等が新
たに必要であり、ハードウェア規模が大きくなる。
【００１４】また、ジッタについては、入力基準信号を
逓倍せずに分周しているためジッタが大きくなる。
逓倍せずに分周しているためジッタが大きくなる。
【００１５】また、ジッタを低減し高精度化を図った、
特開平９−２８９４４６号公報（文献２）記載の従来の
第３のＰＬＬ回路は、比較的デッドゾーンの大きい従っ
て安価な位相比較回路を２個用い、そのうちの１個の入
力信号を両者の不感帯が重ならないよう一定時間遅延さ
せ並列使用し、これら両者の出力比較信号を加算積分し
てＶＣＯの制御信号を生成するというものである。
特開平９−２８９４４６号公報（文献２）記載の従来の
第３のＰＬＬ回路は、比較的デッドゾーンの大きい従っ
て安価な位相比較回路を２個用い、そのうちの１個の入
力信号を両者の不感帯が重ならないよう一定時間遅延さ
せ並列使用し、これら両者の出力比較信号を加算積分し
てＶＣＯの制御信号を生成するというものである。
【００１６】この従来の第３のＰＬＬ回路は、ジッタは
低減できるが、ロック時間の短縮については特に考慮し
ていない。
低減できるが、ロック時間の短縮については特に考慮し
ていない。
【００１７】
【発明が解決しようとする課題】上述した従来の第１の
ＰＬＬ回路は、ジッタ低減のため位相比較回路の不感帯
を小さくするとともに、チャージポンプ回路の入力パル
ス幅に対する出力電圧特性である相互コンダクタンスｇ
ｍを小さく設定しているため、ロック時間の短縮が困難
であるという欠点があった。
ＰＬＬ回路は、ジッタ低減のため位相比較回路の不感帯
を小さくするとともに、チャージポンプ回路の入力パル
ス幅に対する出力電圧特性である相互コンダクタンスｇ
ｍを小さく設定しているため、ロック時間の短縮が困難
であるという欠点があった。
【００１８】ジッタ低減とロック時間の短縮の両立を図
るため、入力基準信号と帰還信号の位相及び周波数を比
較して、位相差が所定の値より大きく、周波数差が所定
の値以下の場合にチャージポンプ回路の動作を停止させ
ることにより、ロック速度を高速化した従来の第２のＰ
ＬＬ回路は、チャージポンプ回路制御用の周波数比較部
や周波数差判定部及び判定制御部等が新たに必要であ
り、ハードウェア規模が大きくなるという欠点があっ
た。
るため、入力基準信号と帰還信号の位相及び周波数を比
較して、位相差が所定の値より大きく、周波数差が所定
の値以下の場合にチャージポンプ回路の動作を停止させ
ることにより、ロック速度を高速化した従来の第２のＰ
ＬＬ回路は、チャージポンプ回路制御用の周波数比較部
や周波数差判定部及び判定制御部等が新たに必要であ
り、ハードウェア規模が大きくなるという欠点があっ
た。
【００１９】さらに、比較的デッドゾーンの大きい位相
比較回路を複数個並列使用することによりジッタを低減
し高精度化を図った従来の第３ＰＬＬ回路は、位相比較
回路１個の場合よりジッタの低減は達成できるものの、
ロック時間の短縮については期待できないという欠点が
あった。
比較回路を複数個並列使用することによりジッタを低減
し高精度化を図った従来の第３ＰＬＬ回路は、位相比較
回路１個の場合よりジッタの低減は達成できるものの、
ロック時間の短縮については期待できないという欠点が
あった。
【００２０】本発明の目的は、上記欠点を解消し、ロッ
ク時間を短縮すると共にジッタを低減し、さらにハード
ウェア規模の増大を抑制したＰＬＬ回路を提供すること
にある。
ク時間を短縮すると共にジッタを低減し、さらにハード
ウェア規模の増大を抑制したＰＬＬ回路を提供すること
にある。
【００２１】
【課題を解決するための手段】本発明のＰＬＬ回路は、
基準信号と発振信号を第１の分周比で分周した第１の帰
還信号の位相とを比較してこれら両者の位相差である第
１の位相差に応じた第１の比較信号を出力する第１の位
相比較手段と、前記基準信号を所定数倍に逓倍した逓倍
基準信号と前記発振信号を前記第１の分周比より小さい
第２の分周比で分周し前記逓倍基準信号とほぼ同一周波
数の第２の帰還信号の位相とを比較してこれら両者の位
相差である第２の位相差に応じた第２の比較信号を出力
する第２の位相比較手段と、前記第１の比較信号をその
レベル及び極性に応じた第１の直流信号に変換する第１
の直流変換手段と、前記第２の比較信号をそのレベル及
び極性に応じた第２の直流信号に変換する第２の直流変
換手段と、前記第１及び第２の直流信号を加算及び積分
して発振制御信号を出力する加算積分手段と、前記発振
制御信号のレベルに応じて発振周波数が制御され前記発
振信号を出力する電圧制御発振回路と、前記発振信号を
前記第１及び第２の分周比でそれぞれ分周して前記第１
及び第２の帰還信号を出力する分周手段と、前記基準信
号を逓倍して前記逓倍基準信号を出力する逓倍手段とを
備えて構成されている。
基準信号と発振信号を第１の分周比で分周した第１の帰
還信号の位相とを比較してこれら両者の位相差である第
１の位相差に応じた第１の比較信号を出力する第１の位
相比較手段と、前記基準信号を所定数倍に逓倍した逓倍
基準信号と前記発振信号を前記第１の分周比より小さい
第２の分周比で分周し前記逓倍基準信号とほぼ同一周波
数の第２の帰還信号の位相とを比較してこれら両者の位
相差である第２の位相差に応じた第２の比較信号を出力
する第２の位相比較手段と、前記第１の比較信号をその
レベル及び極性に応じた第１の直流信号に変換する第１
の直流変換手段と、前記第２の比較信号をそのレベル及
び極性に応じた第２の直流信号に変換する第２の直流変
換手段と、前記第１及び第２の直流信号を加算及び積分
して発振制御信号を出力する加算積分手段と、前記発振
制御信号のレベルに応じて発振周波数が制御され前記発
振信号を出力する電圧制御発振回路と、前記発振信号を
前記第１及び第２の分周比でそれぞれ分周して前記第１
及び第２の帰還信号を出力する分周手段と、前記基準信
号を逓倍して前記逓倍基準信号を出力する逓倍手段とを
備えて構成されている。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図１
１と共通の構成要素には共通の参照文字／数字を付して
同様にブロックで示す図１を参照すると、この図に示す
本実施の形態のＰＬＬ回路は、従来と共通のチャージポ
ンプ信号ＰＣ１，ＰＣ２を平滑化して発振制御信号ＣＯ
を出力する低域通過フィルタ（ＬＰＦ）３と、発振制御
信号ＣＯにより周波数が制御され発振信号ＰＯを出力す
る電圧制御発振器（ＶＣＯ）４とに加えて、逓倍基準信
号ＲＭと帰還信号ＤＭとを位相周波数比較し比較結果に
対応する比較信号ＵＰ２／ＤＮ２を出力しデッドゾーン
が狭い位相比較回路（ＰＦＤ）１Ａと、比較信号ＵＰ２
／ＤＮ２の供給に応答してチャージポンプ信号ＰＣ２を
出力するチャージポンプ回路（ＣＰ）２Ａと、基準信号
Ｒと帰還信号Ｄとを位相周波数比較し比較結果に対応す
る比較信号ＵＰ１／ＤＮ１を出力しデッドゾーンが位相
比較回路１より広い位相比較回路（ＰＦＤ）１１と、比
較信号ＵＰ１／ＤＮ１の供給に応答してチャージポンプ
信号ＰＣ１を出力するチャージポンプ回路（ＣＰ）１２
と、発振信号ＰＯを所定分周比Ｎで分周し帰還信号Ｄと
逓倍基準信号ＲＭと等しい途中の分周信号である中間帰
還信号ＤＭを出力する分周回路（ＤＩＶ）５Ａと、基準
信号Ｒを所定倍数Ｍの逓倍を行い逓倍基準信号ＲＭを出
力する逓倍回路６とを備える。
１と共通の構成要素には共通の参照文字／数字を付して
同様にブロックで示す図１を参照すると、この図に示す
本実施の形態のＰＬＬ回路は、従来と共通のチャージポ
ンプ信号ＰＣ１，ＰＣ２を平滑化して発振制御信号ＣＯ
を出力する低域通過フィルタ（ＬＰＦ）３と、発振制御
信号ＣＯにより周波数が制御され発振信号ＰＯを出力す
る電圧制御発振器（ＶＣＯ）４とに加えて、逓倍基準信
号ＲＭと帰還信号ＤＭとを位相周波数比較し比較結果に
対応する比較信号ＵＰ２／ＤＮ２を出力しデッドゾーン
が狭い位相比較回路（ＰＦＤ）１Ａと、比較信号ＵＰ２
／ＤＮ２の供給に応答してチャージポンプ信号ＰＣ２を
出力するチャージポンプ回路（ＣＰ）２Ａと、基準信号
Ｒと帰還信号Ｄとを位相周波数比較し比較結果に対応す
る比較信号ＵＰ１／ＤＮ１を出力しデッドゾーンが位相
比較回路１より広い位相比較回路（ＰＦＤ）１１と、比
較信号ＵＰ１／ＤＮ１の供給に応答してチャージポンプ
信号ＰＣ１を出力するチャージポンプ回路（ＣＰ）１２
と、発振信号ＰＯを所定分周比Ｎで分周し帰還信号Ｄと
逓倍基準信号ＲＭと等しい途中の分周信号である中間帰
還信号ＤＭを出力する分周回路（ＤＩＶ）５Ａと、基準
信号Ｒを所定倍数Ｍの逓倍を行い逓倍基準信号ＲＭを出
力する逓倍回路６とを備える。
【００２３】位相比較回路１Ａ，１１を代表して位相比
較回路１Ａの構成例をブロックで示す図２を参照する
と、この図で示す位相比較回路１Ａは、一方の入力に基
準信号Ｒの他方の入力に信号Ｕの各々の供給を受ける２
入力のＮＡＮＤ回路Ａ１と、相互に入力の一方を他方の
論理回路出力とたすき掛け接続し入力の他方にＮＡＮＤ
回路Ａ１の出力及び信号Ｗの各々を入力する２入力のＮ
ＡＮＤ回路Ａ２，Ａ３と、一方の入力に帰還信号Ｄの他
方の入力に信号ＤＤの各々の供給を受ける２入力のＮＡ
ＮＤ回路Ａ６と、相互に入力の一方を他方の論理回路出
力とたすき掛け接続し入力の他方にＮＡＮＤ回路Ａ６の
出力及び信号Ｗの各々を入力する２入力のＮＡＮＤ回路
Ａ５，Ａ４と、ＮＡＮＤ回路Ａ１の出力を遅延する遅延
回路Ｄ１と、ＮＡＮＤ回路Ａ６の出力を遅延する遅延回
路Ｄ２と、遅延回路Ｄ１の出力とＮＡＮＤ回路Ａ２の出
力と信号Ｗとを入力とし信号Ｕを出力する３入力のＮＡ
ＮＤ回路Ａ７と、遅延回路Ｄ２の出力とＮＡＮＤ回路Ａ
５の出力と信号Ｗとを入力とし信号ＤＤを出力する３入
力のＮＡＮＤ回路Ａ８と、ＮＡＮＤ回路Ａ１，Ａ２，Ａ
５，Ａ６の出力を入力とし信号Ｗを出力する４入力のＮ
ＡＮＤ回路Ａ９と、信号Ｕを２回反転して信号ＵＰを出
力する直列接続したインバータＩ１，Ｉ２と、信号ＤＤ
を反転して信号ＤＮを出力するインバータＩ３とを備え
る。
較回路１Ａの構成例をブロックで示す図２を参照する
と、この図で示す位相比較回路１Ａは、一方の入力に基
準信号Ｒの他方の入力に信号Ｕの各々の供給を受ける２
入力のＮＡＮＤ回路Ａ１と、相互に入力の一方を他方の
論理回路出力とたすき掛け接続し入力の他方にＮＡＮＤ
回路Ａ１の出力及び信号Ｗの各々を入力する２入力のＮ
ＡＮＤ回路Ａ２，Ａ３と、一方の入力に帰還信号Ｄの他
方の入力に信号ＤＤの各々の供給を受ける２入力のＮＡ
ＮＤ回路Ａ６と、相互に入力の一方を他方の論理回路出
力とたすき掛け接続し入力の他方にＮＡＮＤ回路Ａ６の
出力及び信号Ｗの各々を入力する２入力のＮＡＮＤ回路
Ａ５，Ａ４と、ＮＡＮＤ回路Ａ１の出力を遅延する遅延
回路Ｄ１と、ＮＡＮＤ回路Ａ６の出力を遅延する遅延回
路Ｄ２と、遅延回路Ｄ１の出力とＮＡＮＤ回路Ａ２の出
力と信号Ｗとを入力とし信号Ｕを出力する３入力のＮＡ
ＮＤ回路Ａ７と、遅延回路Ｄ２の出力とＮＡＮＤ回路Ａ
５の出力と信号Ｗとを入力とし信号ＤＤを出力する３入
力のＮＡＮＤ回路Ａ８と、ＮＡＮＤ回路Ａ１，Ａ２，Ａ
５，Ａ６の出力を入力とし信号Ｗを出力する４入力のＮ
ＡＮＤ回路Ａ９と、信号Ｕを２回反転して信号ＵＰを出
力する直列接続したインバータＩ１，Ｉ２と、信号ＤＤ
を反転して信号ＤＮを出力するインバータＩ３とを備え
る。
【００２４】位相比較回路１１の動作について説明する
と、ＮＡＮＤ回路Ａ１〜Ａ３は基準信号Ｒの立ち下がり
エッジでセットされ信号Ｗの立ち下がりエッジでリセッ
トされるフリップフロップを構成し、ＮＡＮＤ回路Ａ４
〜Ａ６は帰還信号Ｄの立ち下がりエッジでセットされ信
号Ｗの立ち下がりエッジでリセットされるフリップフロ
ップを構成する。これらフリップフロップの各々の出力
（ＮＡＮＤ回路Ａ２，Ａ５の出力）はＮＡＮＤ回路Ａ９
に供給される。ＮＡＮＤ回路Ａ９はこれら、すなわち、
基準信号Ｒ及び帰還信号Ｄの各々の立ち下がりエッジ対
応のフリップフロップの各々の出力及びＮＡＮＤ回路Ａ
１，Ａ６のいずれかがＬレベルとなったときＨレベルの
信号Ｗを出力し、全てがＨレベルのときのみ信号ＷをＬ
レベルとする。
と、ＮＡＮＤ回路Ａ１〜Ａ３は基準信号Ｒの立ち下がり
エッジでセットされ信号Ｗの立ち下がりエッジでリセッ
トされるフリップフロップを構成し、ＮＡＮＤ回路Ａ４
〜Ａ６は帰還信号Ｄの立ち下がりエッジでセットされ信
号Ｗの立ち下がりエッジでリセットされるフリップフロ
ップを構成する。これらフリップフロップの各々の出力
（ＮＡＮＤ回路Ａ２，Ａ５の出力）はＮＡＮＤ回路Ａ９
に供給される。ＮＡＮＤ回路Ａ９はこれら、すなわち、
基準信号Ｒ及び帰還信号Ｄの各々の立ち下がりエッジ対
応のフリップフロップの各々の出力及びＮＡＮＤ回路Ａ
１，Ａ６のいずれかがＬレベルとなったときＨレベルの
信号Ｗを出力し、全てがＨレベルのときのみ信号ＷをＬ
レベルとする。
【００２５】このようにして、基準信号Ｒ及び帰還信号
Ｄの各々の立ち下がりエッジを比較して、基準信号Ｒの
立ち下がりエッジに対する帰還信号Ｄの立ち下がりエッ
ジの進み／遅れを検出する。この検出した進み／遅れの
分のパルス幅のＵＰ１信号／ＤＮ１信号を生成する。こ
の位相比較回路中に遅延素子Ｄ１，Ｄ２を挿入すること
により、信号Ｒ，Ｄの立ち下がりエッジの進み／遅れを
検出しない不感期間すなわちデッドゾーンを生成・調整
することが可能である。
Ｄの各々の立ち下がりエッジを比較して、基準信号Ｒの
立ち下がりエッジに対する帰還信号Ｄの立ち下がりエッ
ジの進み／遅れを検出する。この検出した進み／遅れの
分のパルス幅のＵＰ１信号／ＤＮ１信号を生成する。こ
の位相比較回路中に遅延素子Ｄ１，Ｄ２を挿入すること
により、信号Ｒ，Ｄの立ち下がりエッジの進み／遅れを
検出しない不感期間すなわちデッドゾーンを生成・調整
することが可能である。
【００２６】チャージポンプ回路１２，２Ａの各々の構
成例を回路図で示す図３（Ａ），（Ｂ）を参照すると、
図３（Ａ）で示すチャージポンプ回路１２は、ソースを
電源ＶＤに接続しゲートに比較信号ＵＰ１の供給を受け
大サイズすなわち相互コンダクタンスｇｍが大きいＰチ
ャネル型のトランジスタＰ１１と、ドレインをトランジ
スタＰ１１のドレインにソースを接地にそれぞれ接続し
ゲートに比較信号ＤＮ１の供給を受けトランジスタＰ１
１と同一サイズすなわち大相互コンダクタンスｇｍのＮ
チャネル型のトランジスタＮ１１とを備え、これらトラ
ンジスタＰ１１，Ｎ１１のドレイン共通接続点からチャ
ージポンプ信号ＰＣ１を出力する。
成例を回路図で示す図３（Ａ），（Ｂ）を参照すると、
図３（Ａ）で示すチャージポンプ回路１２は、ソースを
電源ＶＤに接続しゲートに比較信号ＵＰ１の供給を受け
大サイズすなわち相互コンダクタンスｇｍが大きいＰチ
ャネル型のトランジスタＰ１１と、ドレインをトランジ
スタＰ１１のドレインにソースを接地にそれぞれ接続し
ゲートに比較信号ＤＮ１の供給を受けトランジスタＰ１
１と同一サイズすなわち大相互コンダクタンスｇｍのＮ
チャネル型のトランジスタＮ１１とを備え、これらトラ
ンジスタＰ１１，Ｎ１１のドレイン共通接続点からチャ
ージポンプ信号ＰＣ１を出力する。
【００２７】図３（Ｂ）で示すチャージポンプ回路２Ａ
は、ソースを電源ＶＤに接続しゲートに比較信号ＵＰ２
の供給を受け小サイズすなわち相互コンダクタンスｇｍ
が小さいＰチャネル型のトランジスタＰ２１と、ドレイ
ンをトランジスタＰ２１のドレインにソースを接地にそ
れぞれ接続しゲートに比較信号ＤＮ２の供給を受けトラ
ンジスタＰ１１と同一サイズすなわち大相互コンダクタ
ンスｇｍのＮチャネル型のトランジスタＮ２１とを備
え、これらトランジスタＰ２１，Ｎ２１のドレイン共通
接続点からチャージポンプ信号ＰＣ２を出力する。
は、ソースを電源ＶＤに接続しゲートに比較信号ＵＰ２
の供給を受け小サイズすなわち相互コンダクタンスｇｍ
が小さいＰチャネル型のトランジスタＰ２１と、ドレイ
ンをトランジスタＰ２１のドレインにソースを接地にそ
れぞれ接続しゲートに比較信号ＤＮ２の供給を受けトラ
ンジスタＰ１１と同一サイズすなわち大相互コンダクタ
ンスｇｍのＮチャネル型のトランジスタＮ２１とを備
え、これらトランジスタＰ２１，Ｎ２１のドレイン共通
接続点からチャージポンプ信号ＰＣ２を出力する。
【００２８】ＬＰＦ３の構成例を回路図で示す図４を参
照すると、この図で示すＬＰＦ３は、一端にチャージポ
ンプ信号ＰＣ１／ＰＣ２の供給を受ける抵抗Ｒ１と、一
端を抵抗Ｒ１の他端に他端を接地にそれぞれ接続したコ
ンデンサＣ１とを備える。
照すると、この図で示すＬＰＦ３は、一端にチャージポ
ンプ信号ＰＣ１／ＰＣ２の供給を受ける抵抗Ｒ１と、一
端を抵抗Ｒ１の他端に他端を接地にそれぞれ接続したコ
ンデンサＣ１とを備える。
【００２９】チャージポンプ回路１２及びＬＰＦ３の動
作について説明すると、チャージポンプ回路１２は、位
相比較回路１１から出力される比較信号ＵＰ１／ＤＮ１
により駆動される。入力信号が比較信号ＵＰ１の場合
は、この信号ＵＰ１のアクティブ期間にトランジスタＰ
１１を導通状態とし、正のチャージポンプ信号ＰＣを生
成し、ＬＰＦ３のコンデンサＣ１をチャージアップ（充
電）する。逆に、比較信号ＤＮ１の場合は、この信号Ｄ
Ｎ１のアクティブ期間にトランジスタＮ１１を導通状態
とし、負のチャージポンプ信号ＰＣを生成し、ＬＰＦ３
のコンデンサＣ１をチャージダウン（放電）する。ＬＰ
Ｆ３は上記充放電を抵抗Ｒ１とコンデンサＣ１とで決ま
る時定数で行うことによりャージポンプ信号ＰＣ１を積
分して、制御信号ＣＯを出力する。
作について説明すると、チャージポンプ回路１２は、位
相比較回路１１から出力される比較信号ＵＰ１／ＤＮ１
により駆動される。入力信号が比較信号ＵＰ１の場合
は、この信号ＵＰ１のアクティブ期間にトランジスタＰ
１１を導通状態とし、正のチャージポンプ信号ＰＣを生
成し、ＬＰＦ３のコンデンサＣ１をチャージアップ（充
電）する。逆に、比較信号ＤＮ１の場合は、この信号Ｄ
Ｎ１のアクティブ期間にトランジスタＮ１１を導通状態
とし、負のチャージポンプ信号ＰＣを生成し、ＬＰＦ３
のコンデンサＣ１をチャージダウン（放電）する。ＬＰ
Ｆ３は上記充放電を抵抗Ｒ１とコンデンサＣ１とで決ま
る時定数で行うことによりャージポンプ信号ＰＣ１を積
分して、制御信号ＣＯを出力する。
【００３０】このチャージポンプ回路１２は、トランジ
スタＰ１１，Ｎ１１のサイズすなわちｇｍを調整するこ
とにより比較信号ＵＰ１／ＤＮ１の単位パルス幅当たり
の導通電流を変更することが可能である。
スタＰ１１，Ｎ１１のサイズすなわちｇｍを調整するこ
とにより比較信号ＵＰ１／ＤＮ１の単位パルス幅当たり
の導通電流を変更することが可能である。
【００３１】ＶＣＯ４は、制御信号ＣＯの電圧により出
力発振信号ＰＯの発振周波数を変化する。本実施の形態
では、説明の便宜上、制御信号ＣＯの電圧上昇にしたが
い発振信号ＰＯの発振周波数が増加するものとする。
力発振信号ＰＯの発振周波数を変化する。本実施の形態
では、説明の便宜上、制御信号ＣＯの電圧上昇にしたが
い発振信号ＰＯの発振周波数が増加するものとする。
【００３２】次に、図１，図２，図３，図４及び帰還信
号Ｄが基準信号Ｒより遅れている場合の各部波形をタイ
ムチャートで示す図５を参照して本実施の形態の動作に
ついて説明すると、まず、位相差が大きく帰還信号Ｄが
入力基準信号Ｒに対して、位相比較回路１１及び位相比
較回路１Ａの各々の設定デッドゾーン以上に遅れている
場合（図５（Ａ））、位相比較回路１１は入力基準信号
Ｒの立ち下がりＡ点から帰還信号Ｄの立ち下がりＢ点ま
での遅れを検出して比較信号ＵＰ１（Ｅ点）を出力す
る。同様に位相比較回路１Ａは逓倍基準信号ＲＭの立ち
下がりＣ点から分周回路４からの中間帰還信号ＤＭの立
ち下がりＤ点までの遅れを検出して比較信号ＵＰ２（Ｆ
点）を出力する。
号Ｄが基準信号Ｒより遅れている場合の各部波形をタイ
ムチャートで示す図５を参照して本実施の形態の動作に
ついて説明すると、まず、位相差が大きく帰還信号Ｄが
入力基準信号Ｒに対して、位相比較回路１１及び位相比
較回路１Ａの各々の設定デッドゾーン以上に遅れている
場合（図５（Ａ））、位相比較回路１１は入力基準信号
Ｒの立ち下がりＡ点から帰還信号Ｄの立ち下がりＢ点ま
での遅れを検出して比較信号ＵＰ１（Ｅ点）を出力す
る。同様に位相比較回路１Ａは逓倍基準信号ＲＭの立ち
下がりＣ点から分周回路４からの中間帰還信号ＤＭの立
ち下がりＤ点までの遅れを検出して比較信号ＵＰ２（Ｆ
点）を出力する。
【００３３】この場合、位相比較回路１１，１Ａは比較
信号ＵＰ１，ＵＰ２を共に出力し、それぞれ対応するチ
ャージポンプ回路１２，２Ａに供給するので、これらチ
ャージポンプ回路１２，２Ａの各々の出力チャージポン
プ信号ＰＣ１，ＰＣ２はＬＰＦ３で加算され、急速にコ
ンデンサＣ１を充電することにより、制御信号ＣＯを急
速に立ち上がらせる（Ｇ点）。
信号ＵＰ１，ＵＰ２を共に出力し、それぞれ対応するチ
ャージポンプ回路１２，２Ａに供給するので、これらチ
ャージポンプ回路１２，２Ａの各々の出力チャージポン
プ信号ＰＣ１，ＰＣ２はＬＰＦ３で加算され、急速にコ
ンデンサＣ１を充電することにより、制御信号ＣＯを急
速に立ち上がらせる（Ｇ点）。
【００３４】次に、位相差が小さく帰還信号Ｄが入力基
準信号Ｒに対して位相比較回路１１の設定デッドゾーン
以下であり、位相比較回路１Ａの設定デッドゾーン以上
の遅れの場合（図５（Ｂ））、位相比較回路１１は動作
せず、比較信号ＵＰ１はＨレベルを保持している。位相
比較回路１Ａは、逓倍基準信号ＲＭの立ち下がりＨ点か
ら中間帰還信号ＤＭの立ち下がりＩ点までの遅れを検出
して対応の比較信号ＵＰ２（Ｊ点）を出力する。
準信号Ｒに対して位相比較回路１１の設定デッドゾーン
以下であり、位相比較回路１Ａの設定デッドゾーン以上
の遅れの場合（図５（Ｂ））、位相比較回路１１は動作
せず、比較信号ＵＰ１はＨレベルを保持している。位相
比較回路１Ａは、逓倍基準信号ＲＭの立ち下がりＨ点か
ら中間帰還信号ＤＭの立ち下がりＩ点までの遅れを検出
して対応の比較信号ＵＰ２（Ｊ点）を出力する。
【００３５】この場合、位相比較回路１Ａに対応するチ
ャージポンプ回路２のみのチャージポンプ信号ＰＣ２に
より、ＬＰＦ３のコンデンサＣ１を充電するため、制御
信号ＣＯは緩やかに立ち上がる（Ｋ点）。さらに、位相
差が小さく帰還信号Ｄが入力基準信号Ｒに対して位相比
較回路１１及び位相比較回路１Ａの各々の設定デッドゾ
ーン以下の遅れの場合は、ＰＬＬはロック状態となり、
位相比較回路１１及び位相比較回路１Ａの両方とも動作
せずこれらの出力比較信号ＵＰ１，ＵＰ２はＨレベル状
態を保持する。
ャージポンプ回路２のみのチャージポンプ信号ＰＣ２に
より、ＬＰＦ３のコンデンサＣ１を充電するため、制御
信号ＣＯは緩やかに立ち上がる（Ｋ点）。さらに、位相
差が小さく帰還信号Ｄが入力基準信号Ｒに対して位相比
較回路１１及び位相比較回路１Ａの各々の設定デッドゾ
ーン以下の遅れの場合は、ＰＬＬはロック状態となり、
位相比較回路１１及び位相比較回路１Ａの両方とも動作
せずこれらの出力比較信号ＵＰ１，ＵＰ２はＨレベル状
態を保持する。
【００３６】また、上述の帰還信号Ｄが入力基準信号に
対して遅れている場合の動作と反対に、帰還信号Ｄが入
力基準信号Ｒに対して進んでいる場合は、位相比較回路
１１及び位相比較回路１Ａの各々は、比較信号ＵＰ１，
ＵＰ２に代わり比較信号ＤＮ１，ＤＮ２を出力し、それ
ぞれ対応するチャージポンプ回路１２，２Ａに供給する
ので、チャージポンプ回路１２，２Ａはこれら比較信号
ＤＮ１，ＤＮ２の供給に応答して負のチャージポンプ信
号ＰＣ１，ＰＣ２を出力し、ＬＰＦ３のコンデンサＣ１
を放電させる。これにより、制御信号ＣＯのレベルを低
下させる。
対して遅れている場合の動作と反対に、帰還信号Ｄが入
力基準信号Ｒに対して進んでいる場合は、位相比較回路
１１及び位相比較回路１Ａの各々は、比較信号ＵＰ１，
ＵＰ２に代わり比較信号ＤＮ１，ＤＮ２を出力し、それ
ぞれ対応するチャージポンプ回路１２，２Ａに供給する
ので、チャージポンプ回路１２，２Ａはこれら比較信号
ＤＮ１，ＤＮ２の供給に応答して負のチャージポンプ信
号ＰＣ１，ＰＣ２を出力し、ＬＰＦ３のコンデンサＣ１
を放電させる。これにより、制御信号ＣＯのレベルを低
下させる。
【００３７】以上述べたように、本実施の形態では、基
準信号と帰還信号の位相差が大きい場合には、デッドゾ
ーンが異なる２つの位相比較回路の出力する比較信号対
応のチャージポンプ信号を加算してロック時間を短縮す
ると共に、両者の位相差が小さいロック状態では、デッ
ドゾーンが小さい方の位相比較回路に対し基準信号より
高周波の逓倍基準信号を使うことによって、ジッタを従
来より小さくしている。
準信号と帰還信号の位相差が大きい場合には、デッドゾ
ーンが異なる２つの位相比較回路の出力する比較信号対
応のチャージポンプ信号を加算してロック時間を短縮す
ると共に、両者の位相差が小さいロック状態では、デッ
ドゾーンが小さい方の位相比較回路に対し基準信号より
高周波の逓倍基準信号を使うことによって、ジッタを従
来より小さくしている。
【００３８】逓倍基準信号ＲＭの逓倍数を２とした場合
の本実施の形態の全体動作を従来と比較してタイムチャ
ートで示す図６を参照すると、図６（Ａ）に示す本実施
の形態の位相比較回路１Ａの比較信号ＵＰ２は逓倍基準
信号ＲＭ毎、すなわち基準信号Ｒの半周期毎に出力し、
対応するチャージポンプ信号ＰＣの変動幅Ａは図示のよ
うに小振幅となる。一方、図６（Ｂ）に示す従来の位相
比較回路１は基準信号Ｒ毎に比較信号ＵＰを出力するの
で、対応するチャージポンプ信号ＰＣの変動幅Ｂは図示
のように大振幅となり、その分ジッタが増大する。
の本実施の形態の全体動作を従来と比較してタイムチャ
ートで示す図６を参照すると、図６（Ａ）に示す本実施
の形態の位相比較回路１Ａの比較信号ＵＰ２は逓倍基準
信号ＲＭ毎、すなわち基準信号Ｒの半周期毎に出力し、
対応するチャージポンプ信号ＰＣの変動幅Ａは図示のよ
うに小振幅となる。一方、図６（Ｂ）に示す従来の位相
比較回路１は基準信号Ｒ毎に比較信号ＵＰを出力するの
で、対応するチャージポンプ信号ＰＣの変動幅Ｂは図示
のように大振幅となり、その分ジッタが増大する。
【００３９】また、本実施の形態では、基本構成を変え
ずに遅延素子Ｄ１，Ｄ２の遅延時間を変えるだけで、デ
ッドゾーンの異なる２個の位相比較回路１Ａ，１１を構
成することが可能である。したがって、設計期間は基本
的なＰＬＬの設計期間に対し殆ど変わらない程度に短縮
することができる。
ずに遅延素子Ｄ１，Ｄ２の遅延時間を変えるだけで、デ
ッドゾーンの異なる２個の位相比較回路１Ａ，１１を構
成することが可能である。したがって、設計期間は基本
的なＰＬＬの設計期間に対し殆ど変わらない程度に短縮
することができる。
【００４０】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図７を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、逓倍
基準信号の逓倍数を２逓倍とし分周数を４分周とした場
合の構成例であり、したがって、逓倍回路６の代わりに
逓倍回路６Ａを、分周回路５Ａの代わりに４分周の分周
回路５Ｂを備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図７を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、逓倍
基準信号の逓倍数を２逓倍とし分周数を４分周とした場
合の構成例であり、したがって、逓倍回路６の代わりに
逓倍回路６Ａを、分周回路５Ａの代わりに４分周の分周
回路５Ｂを備えることである。
【００４１】逓倍回路６Ａは、遅延器６１と基準信号Ｒ
と遅延器６１の出力信号である遅延信号ＤＲとの排他的
論理和演算し逓倍基準信号ＲＭを出力するＥＸＯＲ回路
Ｅ６１とを備える。
と遅延器６１の出力信号である遅延信号ＤＲとの排他的
論理和演算し逓倍基準信号ＲＭを出力するＥＸＯＲ回路
Ｅ６１とを備える。
【００４２】分周回路５Ｂは、発振信号ＰＯに同期して
動作し発振信号ＰＯを２分周し２分周信号Ｄ２を出力す
るフリップフロップＦ５１と、発振信号ＰＯに同期して
動作し２分周信号Ｄ２をさらに２分周して帰還信号Ｄを
出力するフリップフロップＦ５２と、２分周信号Ｄ２を
反転して中間帰還信号ＤＭを出力するインバータＩ５１
とを備える。
動作し発振信号ＰＯを２分周し２分周信号Ｄ２を出力す
るフリップフロップＦ５１と、発振信号ＰＯに同期して
動作し２分周信号Ｄ２をさらに２分周して帰還信号Ｄを
出力するフリップフロップＦ５２と、２分周信号Ｄ２を
反転して中間帰還信号ＤＭを出力するインバータＩ５１
とを備える。
【００４３】図７及び各部波形をタイムチャートで示す
図８を参照すると、本実施の形態の動作は、逓倍数及び
分周数の各々を具体的に２及び４とし、これにより必要
とする逓倍基準信号ＲＭ及び中間帰還信号ＤＭの生成及
び基準信号Ｒと逓倍基準信号ＲＭとの相互間及び帰還信
号Ｄと中間帰還信号ＤＭとの相互間の位相合わせの機能
をそれぞれ逓倍回路６Ａ及び分周回路５Ｂで行うほかは
第１の実施の形態と同様であるので、説明を省略する。
図８を参照すると、本実施の形態の動作は、逓倍数及び
分周数の各々を具体的に２及び４とし、これにより必要
とする逓倍基準信号ＲＭ及び中間帰還信号ＤＭの生成及
び基準信号Ｒと逓倍基準信号ＲＭとの相互間及び帰還信
号Ｄと中間帰還信号ＤＭとの相互間の位相合わせの機能
をそれぞれ逓倍回路６Ａ及び分周回路５Ｂで行うほかは
第１の実施の形態と同様であるので、説明を省略する。
【００４４】次に、本発明の第３の実施の形態を特徴付
ける位相比較回路１Ｂを図２と共通の構成要素には共通
の参照文字／数字を付して同様にブロックで示す図９を
参照すると、この図に示す本実施の形態の位相比較回路
１Ｂの第１の実施の形態の位相比較回路１Ａとの相違点
はデッドゾーン生成用の２つの遅延回路Ｄ１，Ｄ２の代
わりにＮＡＮＤ回路Ａ９の出力を遅延して信号Ｗを出力
する１つの遅延回路Ｄ３を備えることである。
ける位相比較回路１Ｂを図２と共通の構成要素には共通
の参照文字／数字を付して同様にブロックで示す図９を
参照すると、この図に示す本実施の形態の位相比較回路
１Ｂの第１の実施の形態の位相比較回路１Ａとの相違点
はデッドゾーン生成用の２つの遅延回路Ｄ１，Ｄ２の代
わりにＮＡＮＤ回路Ａ９の出力を遅延して信号Ｗを出力
する１つの遅延回路Ｄ３を備えることである。
【００４５】動作については第１の実施の形態と同様で
ある。
ある。
【００４６】次に、本発明の第４の実施の形態を特徴付
けるチャージポンプ回路２Ｂを図３と共通の構成要素に
は共通の参照文字／数字を付して同様にブロックで示す
図１０を参照すると、この図に示す本実施の形態のチャ
ージポンプ回路２Ｂの第１の実施の形態のチャージポン
プ回路２Ａ，１２との相違点は、２つのチャージポンプ
回路２Ａ，１２の各々の能動素子であるトランジスタＰ
１１，Ｎ１１，Ｐ２１，Ｎ２１に加えて、ソースを接地
に接続しゲートに制御電圧ＣＣの供給を受けるＮチャネ
ル型のトランジスタＮ３１と、ソースを接地にドレイン
をトランジスタＮ２１，Ｎ２１のソースにそれぞれ接続
しゲートに制御電圧ＣＣの供給を受けるＮチャネル型の
トランジスタＮ３２と、ソースを電源にドレインをゲー
トとトランジスタＮ３１のドレインにそれぞれ接続した
Ｐチャネル型のトランジスタＰ３１と、ソースを電源に
ドレインをトランジスタＰ１１，Ｐ２１の各々のソース
にゲートをトランジスタＰ３１のゲートにそれぞれ接続
したＰチャネル型のトランジスタＰ３２とを備え、これ
らトランジスタＰ３１，Ｐ３２，Ｎ３１，Ｎ３２がトラ
ンジスタＰ１１，Ｎ１１，Ｐ２１，Ｎ２１に電流を供給
する制御用電流源を構成することである。
けるチャージポンプ回路２Ｂを図３と共通の構成要素に
は共通の参照文字／数字を付して同様にブロックで示す
図１０を参照すると、この図に示す本実施の形態のチャ
ージポンプ回路２Ｂの第１の実施の形態のチャージポン
プ回路２Ａ，１２との相違点は、２つのチャージポンプ
回路２Ａ，１２の各々の能動素子であるトランジスタＰ
１１，Ｎ１１，Ｐ２１，Ｎ２１に加えて、ソースを接地
に接続しゲートに制御電圧ＣＣの供給を受けるＮチャネ
ル型のトランジスタＮ３１と、ソースを接地にドレイン
をトランジスタＮ２１，Ｎ２１のソースにそれぞれ接続
しゲートに制御電圧ＣＣの供給を受けるＮチャネル型の
トランジスタＮ３２と、ソースを電源にドレインをゲー
トとトランジスタＮ３１のドレインにそれぞれ接続した
Ｐチャネル型のトランジスタＰ３１と、ソースを電源に
ドレインをトランジスタＰ１１，Ｐ２１の各々のソース
にゲートをトランジスタＰ３１のゲートにそれぞれ接続
したＰチャネル型のトランジスタＰ３２とを備え、これ
らトランジスタＰ３１，Ｐ３２，Ｎ３１，Ｎ３２がトラ
ンジスタＰ１１，Ｎ１１，Ｐ２１，Ｎ２１に電流を供給
する制御用電流源を構成することである。
【００４７】これにより、単位比較信号パルス幅当たり
のチャージポンプ信号ＰＣ、すなわち、制御信号ＣＯの
正確な調整が容易となる。また、制御回路のトランジス
タＰ３１，Ｐ３２，Ｎ３１，Ｎ３２を変更せずに、チャ
ージポンプ回路１２，２Ａの各々のトランジスタＰ１
１，Ｎ１１及びトランジスタＰ２１，Ｎ２１のｇｍを変
更することにより、ｇｍが異なる２個のチャージポンプ
回路１２，２Ａを作成できる。したがって、設計期間を
短縮することができる。
のチャージポンプ信号ＰＣ、すなわち、制御信号ＣＯの
正確な調整が容易となる。また、制御回路のトランジス
タＰ３１，Ｐ３２，Ｎ３１，Ｎ３２を変更せずに、チャ
ージポンプ回路１２，２Ａの各々のトランジスタＰ１
１，Ｎ１１及びトランジスタＰ２１，Ｎ２１のｇｍを変
更することにより、ｇｍが異なる２個のチャージポンプ
回路１２，２Ａを作成できる。したがって、設計期間を
短縮することができる。
【００４８】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、基準信号と第１の帰還信号の位相を比較して第１
の比較信号を出力する第１の位相比較手段と、逓倍基準
信号と第２の帰還信号の位相と比較して第２の比較信号
を出力する第２の位相比較手段と、第１の比較信号を第
１の直流信号に変換する第１の直流変換手段と、第２の
比較信号を第２の直流信号に変換する第２の直流変換手
段と、発振信号を第１及び第２の分周比でそれぞれ分周
して第１及び第２の帰還信号を出力する分周手段と、基
準信号を逓倍して逓倍基準信号を出力する逓倍手段とを
備え、基準信号と帰還信号の位相差が大きい場合には、
デッドゾーンが異なる２つの位相比較回路の出力する比
較信号対応のチャージポンプ信号を加算してロック時間
を短縮すると共に、両者の位相差が小さいロック状態で
は、デッドゾーンが小さい方の位相比較回路に対し基準
信号より高周波の逓倍基準信号を使うことによって、ジ
ッタを小さくできるという効果がある。
路は、基準信号と第１の帰還信号の位相を比較して第１
の比較信号を出力する第１の位相比較手段と、逓倍基準
信号と第２の帰還信号の位相と比較して第２の比較信号
を出力する第２の位相比較手段と、第１の比較信号を第
１の直流信号に変換する第１の直流変換手段と、第２の
比較信号を第２の直流信号に変換する第２の直流変換手
段と、発振信号を第１及び第２の分周比でそれぞれ分周
して第１及び第２の帰還信号を出力する分周手段と、基
準信号を逓倍して逓倍基準信号を出力する逓倍手段とを
備え、基準信号と帰還信号の位相差が大きい場合には、
デッドゾーンが異なる２つの位相比較回路の出力する比
較信号対応のチャージポンプ信号を加算してロック時間
を短縮すると共に、両者の位相差が小さいロック状態で
は、デッドゾーンが小さい方の位相比較回路に対し基準
信号より高周波の逓倍基準信号を使うことによって、ジ
ッタを小さくできるという効果がある。
【００４９】また、所要の２つの位相比較回路ではデッ
ドゾーンの相違に対応する遅延回路の変更以外は同一の
基本構成を用いるので、基本的なＰＬＬ回路に対する設
計期間の増加が少なくて済むという効果がある。
ドゾーンの相違に対応する遅延回路の変更以外は同一の
基本構成を用いるので、基本的なＰＬＬ回路に対する設
計期間の増加が少なくて済むという効果がある。
【図１】本発明のＰＬＬ回路の第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１の位相比較回路の構成を示すブロック図で
ある。
ある。
【図３】図１のチャージポンプ回路の構成を示すブロッ
ク図である。
ク図である。
【図４】図１のＬＰＦの構成を示すブロック図である。
【図５】本実施の形態のＰＬＬ回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図６】本実施の形態のＰＬＬ回路の全体動作を従来と
比較して示すタイムチャートである。
比較して示すタイムチャートである。
【図７】本発明のＰＬＬ回路の第２の実施の形態を示す
ブロック図である。
ブロック図である。
【図８】本実施の形態のＰＬＬ回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図９】本発明のＰＬＬ回路の第３の実施の形態を特徴
付ける位相比較回路の構成を示すブロック図である。
付ける位相比較回路の構成を示すブロック図である。
【図１０】本発明のＰＬＬ回路の第４の実施の形態を特
徴付けるチャージポンプ回路の構成を示すブロック図で
ある。
徴付けるチャージポンプ回路の構成を示すブロック図で
ある。
【図１１】従来の第１のＰＬＬ回路の一例を示すブロッ
ク図である。
ク図である。
【図１２】従来の第１のＰＬＬ回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図１３】従来の第２のＰＬＬ回路の一例を示すブロッ
ク図である。
ク図である。
１，１Ａ，１Ｂ，１１ 位相比較回路（ＰＦＤ） ２，２Ａ，２Ｂ，１２ チャージポンプ回路（ＣＰ） ３ 低域通過フィルタ（ＬＰＦ） ４ 電圧制御発振器（ＶＣＯ） ５，５Ａ，５Ｂ 分周回路（ＤＩＶ） ６，６Ａ 逓倍回路 ６１ 遅延器 １０１，１０２ 周波数比較部 １０３，１０４ 周波数差検出部 １０５ 基準分周器 １０６ 判定制御回路 Ａ１〜Ａ９ ＮＡＮＤ回路 Ｃ１ コンデンサ Ｄ１〜Ｄ３ 遅延回路 Ｅ６１ ＥＸＯＲ回路 Ｆ５１，Ｆ５２ フリップフロップ Ｉ１〜Ｉ３，Ｉ５１ インバータ Ｐ１１，Ｐ２１，Ｐ３１，Ｎ１１，Ｎ２１，Ｎ３１
トランジスタ Ｒ１ 抵抗
トランジスタ Ｒ１ 抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J060 AA04 BB03 CC01 CC24 CC26 CC30 CC52 CC54 CC58 DD13 DD32 DD43 DD47 FF06 KK03 KK25 LL02
Claims (9)
- 【請求項１】 基準信号と発振信号を第１の分周比で分
周した第１の帰還信号の位相とを比較してこれら両者の
位相差である第１の位相差に応じた第１の比較信号を出
力する第１の位相比較手段と、 前記基準信号を所定数倍に逓倍した逓倍基準信号と前記
発振信号を前記第１の分周比より小さい第２の分周比で
分周し前記逓倍基準信号とほぼ同一周波数の第２の帰還
信号の位相とを比較してこれら両者の位相差である第２
の位相差に応じた第２の比較信号を出力する第２の位相
比較手段と、 前記第１の比較信号をそのレベル及び極性に応じた第１
の直流信号に変換する第１の直流変換手段と、 前記第２の比較信号をそのレベル及び極性に応じた第２
の直流信号に変換する第２の直流変換手段と、 前記第１及び第２の直流信号を加算及び積分して発振制
御信号を出力する加算積分手段と、 前記発振制御信号のレベルに応じて発振周波数が制御さ
れ前記発振信号を出力する電圧制御発振回路と、 前記発振信号を前記第１及び第２の分周比でそれぞれ分
周して前記第１及び第２の帰還信号を出力する分周手段
と、 前記基準信号を逓倍して前記逓倍基準信号を出力する逓
倍手段とを備えることを特徴とするＰＬＬ回路。 - 【請求項２】 前記第１の位相比較手段の第１の位相差
の不感帯が前記第２の位相比較手段の第２の位相差の不
感帯より大きく設定されていることを特徴とする請求項
１記載のＰＬＬ回路。 - 【請求項３】 前記第１及び第２の位相比較手段が、前
記第１及び第２の比較信号として前記第１及び第２の位
相差の各々にそれぞれ対応する第１及び第２のパルス幅
を持ち前記第１及び第２の位相差の各々の極性の正負に
対応する第１及び第２の正極性比較信号及び負極性比較
信号をそれぞれ出力することを特徴とする請求項１記載
のＰＬＬ回路。 - 【請求項４】 前記第１の位相比較手段が、一方の入力
に前記基準信号の他方の入力に第１の信号の各々の供給
を受ける２入力の第１のＮＡＮＤ回路と、 相互に入力の一方を他方の論理回路出力とたすき掛け接
続し入力の他方に前記第１のＮＡＮＤ回路の出力及び第
２の信号の各々を入力する２入力の第２，第３のＮＡＮ
Ｄ回路と、 一方の入力に前記帰還信号の他方の入力に第３の信号の
各々の供給を受ける２入力の第６のＮＡＮＤ回路と、 相互に入力の一方を他方の論理回路出力とたすき掛け接
続し入力の他方に前記第６のＮＡＮＤ回路の出力及び前
記第２の信号の各々を入力する２入力の第５，第４のＮ
ＡＮＤ回路と、 前記第１のＮＡＮＤ回路Ａ１の出力を遅延する第１の遅
延回路と、 前記第６のＮＡＮＤ回路の出力を遅延する第２の遅延回
路と、 前記第１の遅延回路の出力と前記第２のＮＡＮＤ回路の
出力と前記第２の信号とを入力とし前記第１の信号を出
力する３入力の第７のＮＡＮＤ回路と、 前記第２の遅延回路の出力と前記第５のＮＡＮＤ回路の
出力と前記第２の信号とを入力とし前記第３の信号を出
力する３入力の第８のＮＡＮＤ回路と、 前記第１，第２，第５，第６のＮＡＮＤ回路の出力を入
力とし前記第２の信号を出力する４入力の第９のＮＡＮ
Ｄ回路と、 前記第１の信号を２回反転して正極性比較信号を出力す
る直列接続した第１及び第２のインバータと、 前記第３の信号を反転して負極性比較信号を出力する第
３のインバータとを備えることを特徴とする請求項１記
載のＰＬＬ回路。 - 【請求項５】 前記第１の位相比較手段が、一方の入力
に前記基準信号の他方の入力に第１の信号の各々の供給
を受ける２入力の第１のＮＡＮＤ回路と、 相互に入力の一方を他方の論理回路出力とたすき掛け接
続し入力の他方に前記第１のＮＡＮＤ回路の出力及び第
２の信号の各々を入力する２入力の第２，第３のＮＡＮ
Ｄ回路と、 一方の入力に前記帰還信号の他方の入力に第３の信号の
各々の供給を受ける２入力の第６のＮＡＮＤ回路と、 相互に入力の一方を他方の論理回路出力とたすき掛け接
続し入力の他方に前記第６のＮＡＮＤ回路の出力及び前
記第２の信号の各々を入力する２入力の第５，第４のＮ
ＡＮＤ回路と、 前記第１及び第２のＮＡＮＤ回路の出力と前記第２の信
号とを入力とし前記第１の信号を出力する３入力の第７
のＮＡＮＤ回路と、 前記第２及び第５のＮＡＮＤ回路の出力と前記第２の信
号とを入力とし前記第３の信号を出力する３入力の第８
のＮＡＮＤ回路と、 前記第１，第２，第５，第６のＮＡＮＤ回路の出力を入
力とする４入力の第９のＮＡＮＤ回路と、 前記第９のＮＡＮＤ回路の出力を遅延し前記第２の信号
を出力する遅延回路と、 前記第１の信号を２回反転して正極性比較信号を出力す
る直列接続した第１及び第２のインバータと、 前記第３の信号を反転して負極性比較信号を出力する第
３のインバータとを備えることを特徴とする請求項１記
載のＰＬＬ回路。 - 【請求項６】 前記第１の直流変換手段の前記第１の比
較信号のレベルに応じて発生する前記第１の直流信号に
対する第１の変換感度が前記第２の直流変換手段の前記
第２の比較信号のレベルに応じて発生する前記第２の直
流信号に対する第２の変換感度より大きく設定されてい
ることを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項７】 基準信号と発振信号を第１の分周比で分
周した第１の帰還信号の位相とを比較してこれら両者の
位相差である第１の位相差に応じた第１の比較信号を出
力する第１の位相比較手段と、 前記基準信号を所定数倍に逓倍した逓倍基準信号と前記
発振信号を前記第１の分周比より小さい第２の分周比で
分周し前記逓倍基準信号とほぼ同一周波数の第２の帰還
信号の位相とを比較してこれら両者の位相差である第２
の位相差に応じた第２の比較信号を出力する第２の位相
比較手段と、 前記第１の比較信号をそのレベル及び極性に応じた第１
の直流信号に変換する第１の直流変換手段と、 前記第２の比較信号をそのレベル及び極性に応じた第２
の直流信号に変換する第２の直流変換手段とを備えるＰ
ＬＬ回路において、 前記第１及び第２の位相比較手段が、前記第１及び第２
の比較信号として前記第１及び第２の位相差の各々にそ
れぞれ対応する第１及び第２のパルス幅を持ち前記第１
及び第２の位相差の各々の極性の正負に対応する第１及
び第２の正極性比較信号及び負極性比較信号をそれぞれ
出力し、 前記第１の直流変換手段が、前記第１の正又は負極性比
較信号の供給に応答して第１の正又は負極性のチャージ
ポンプ信号を出力し、 前記第２の直流変換手段が、前記第２の正又は負極性比
較信号の供給に応答して第２の正又は負極性のチャージ
ポンプ信号を出力することを特徴とするＰＬＬ回路。 - 【請求項８】 前記第１の直流変換手段が、ソースを第
１の電源に接続しゲートに前記第１の正極性比較信号の
供給を受けるＰチャネル型の第１のトランジスタと、 ドレインを前記第１のトランジスタのドレインにソース
を第２の電源にそれぞれ接続しゲートに前記第１の負極
性比較信号の供給を受け前記第１のトランジスタＰ１１
と同一サイズのＮチャネル型の第２のトランジスタとを
備え、これら第１及び第２のトランジスタのドレイン共
通接続点から前記第１のチャージポンプ信号を出力し、 前記第２の直流変換手段が、ソースを第１の電源に接続
しゲートに前記第２の正極性比較信号の供給を受けサイ
ズが前記第１のトランジスタより小さいＰチャネル型の
第３のトランジスタと、 ドレインを前記第３のトランジスタのドレインにソース
を第２の電源にそれぞれ接続しゲートに前記第２の負極
性比較信号の供給を受け前記第３のトランジスタと同一
サイズのＮチャネル型の第４のトランジスタとを備え、
これら第３及び第４のトランジスタのドレイン共通接続
点から前記第２のチャージポンプ信号を出力することを
特徴とする請求項７記載のＰＬＬ回路。 - 【請求項９】 前記第１及び第２の直流変換手段が、ゲ
ートに前記第１の正極性比較信号の供給を受けるＰチャ
ネル型の第１のトランジスタと、 ドレインを前記第１のトランジスタのドレインに接続し
ゲートに前記第１の負極性比較信号の供給を受け前記第
１のトランジスタＰ１１と同一サイズのＮチャネル型の
第２のトランジスタと、 ゲートに前記第２の正極性比較信号の供給を受けサイズ
が前記第１のトランジスタより小さいＰチャネル型の第
３のトランジスタと、 ドレインを前記第３のトランジスタのドレインに接続し
ゲートに前記第２の負極性比較信号の供給を受け前記第
３のトランジスタと同一サイズのＮチャネル型の第４の
トランジスタと、 ソースを第２の電源に接続しゲートに制御電圧の供給を
受けるＮチャネル型の第５のトランジスタと、 ソースを第２の電源にドレインを前記第２，第４のトラ
ンジスタの各々のソースにそれぞれ接続しゲートに前記
制御電圧の供給を受けるＮチャネル型の第６のトランジ
スタと、 ソースを第１の電源にドレインをゲートと前記第５のト
ランジスタのドレインにそれぞれ接続したＰチャネル型
の第７のトランジスタと、 ソースを前記第１の電源にドレインを前記第１，第２の
トランジスタの各々のソースにゲートを前記第７のトラ
ンジスタのゲートにそれぞれ接続したＰチャネル型の第
８のトランジスタとを備え、 前記第１〜第４のトランジスタの各々のドレイン共通接
続点から前記第１，第２のチャージポンプ信号を出力す
ることを特徴とする請求項７記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171087A JP2000013222A (ja) | 1998-06-18 | 1998-06-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171087A JP2000013222A (ja) | 1998-06-18 | 1998-06-18 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013222A true JP2000013222A (ja) | 2000-01-14 |
Family
ID=15916765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10171087A Pending JP2000013222A (ja) | 1998-06-18 | 1998-06-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000013222A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167682A (ja) * | 2003-12-03 | 2005-06-23 | Ricoh Co Ltd | 周波数逓倍回路 |
| US6934349B2 (en) | 2000-09-19 | 2005-08-23 | Kabushiki Kaisha Toshiba | Phase detector and phase locked loop circuit |
| KR100963859B1 (ko) * | 2002-08-27 | 2010-06-16 | 후지쯔 가부시끼가이샤 | 클록 발생 장치 |
| US8310288B2 (en) | 2010-03-26 | 2012-11-13 | Fujitsu Semiconductor Limited | PLL circuit |
| CN111194413A (zh) * | 2017-10-06 | 2020-05-22 | 奥斯兰姆奥普托半导体股份有限两合公司 | 用于飞行时间测量的信号处理单元和方法 |
-
1998
- 1998-06-18 JP JP10171087A patent/JP2000013222A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005167682A (ja) * | 2003-12-03 | 2005-06-23 | Ricoh Co Ltd | 周波数逓倍回路 |
| JP4663226B2 (ja) * | 2003-12-03 | 2011-04-06 | 株式会社リコー | 周波数逓倍回路 |
| US8310288B2 (en) | 2010-03-26 | 2012-11-13 | Fujitsu Semiconductor Limited | PLL circuit |
| CN111194413A (zh) * | 2017-10-06 | 2020-05-22 | 奥斯兰姆奥普托半导体股份有限两合公司 | 用于飞行时间测量的信号处理单元和方法 |
| CN111194413B (zh) * | 2017-10-06 | 2023-09-22 | 奥斯兰姆奥普托半导体股份有限两合公司 | 用于飞行时间测量的信号处理单元和方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |