KR100963859B1 - 클록 발생 장치 - Google Patents

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Abstract

종래, 입력 데이터의 천이율이 낮은 경우나 외부 클록을 높은 체배율로 체배하여 내부 클록을 생성하는 경우 등에는 위상 비교를 행하는 간격이 길어지기 때문에 위상 오차(지터)가 커진다고 한 과제가 있었다.
외부로부터 공급되는 기준 신호(DATA, CLK1)와 내부 클록(CLK2)과의 위상 비교를 행하는 제1 위상 비교기(1)와, 상기 기준 신호에 위상 동기하여 이 기준 신호보다도 클록 천이율이 높은 비교용 클록(CLK3)을 발생하는 위상 동기 클록 발생 회로(6)와, 상기 비교용 클록과 상기 내부 클록과의 위상 비교를 행하는 제2 위상 비교기(7)와, 상기 제1 위상 비교기에 의해 얻어진 제1 위상차 정보와 상기 제2 위상 비교기에 의해 얻어진 제2 위상차 정보와의 가산을 행하는 가산기(4)와, 이 가산기의 출력에 따라 위상 조정된 상기 내부 클록을 발생하는 내부 클록 발생 회로(5)를 구비하도록 구성한다.

Description

클록 발생 장치{CLOCK GENERATOR FOR GENERATING ACCURATE AND LOW-JITTER CLOCK}
도 1은 종래의 클록 발생 장치의 일례를 도시하는 블럭도.
도 2는 본 발명에 따른 클록 발생 장치의 기본 구성을 도시하는 블럭도.
도 3은 본 발명에 따른 클록 발생 장치의 제1 실시예를 도시하는 블럭도.
도 4는 도 3의 클록 발생 장치에 있어서의 2체배 회로의 일례를 도시하는 회로도.
도 5는 본 발명에 따른 클록 발생 장치의 제2 실시예를 도시하는 블럭도.
도 6은 본 발명에 따른 클록 발생 장치의 제3 실시예를 개념적으로 도시하는 블럭도.
도 7은 도 6에 도시하는 클록 발생 장치의 일부의 구성예를 도시하는 블록 회로도.
도 8은 본 발명에 따른 클록 발생 장치의 제4 실시예를 개념적으로 도시하는 블럭도.
도 9는 본 발명에 따른 클록 발생 장치의 제5 실시예를 도시하는 블럭도.
도 10은 도 9의 클록 발생 장치에 있어서의 위상 동기 클록 발생 회로의 일례를 도시하는 회로도.
도 11은 본 발명에 따른 클록 발생 장치의 제6 실시예를 도시하는 블록 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 7, 22, 23 : 위상 비교기
2, 8 : 차지 펌프
3 : 로우 패스 필터
4 : 가산기
5, 25 : 전압 제어 발진기(VCO)
6 : 위상 동기 클록 발생 회로
9, 40 : 하이 패스 필터
10 : 처리 회로
11, 24 : 제어 신호 발생 회로
21 : 플립플롭 회로(FF 회로)
본 발명은 복수의 LSI 칩 사이나 하나의 칩 내에서 복수의 소자나 회로 블록 사이에서의 신호 전송 또는 복수의 보드(board) 사이나 복수의 캐비넷(cabinet) 사이에서의 신호 전송을 고속으로 행하는 신호 전송 기술에 관한 것으로서, 특히 신호 전송을 고비트 전송률로 행하기 위해서 이용하는 클록 발생 장치에 관한 것이 다.
최근, 컴퓨터나 그 밖의 정보 처리 기기를 구성하는 부품의 성능은 크게 향상되고 있고, 예컨대 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치, 프로세서 및 스위치용 LSI 등의 성능 향상은 눈이 휘둥그레질 정도로 크게 개선되고 있다. 그리고, 이 반도체 기억 장치나 프로세서 등의 성능 향상에 따라 각 부품 또는 요소 사이의 신호 전송 속도를 향상시키지 않으면 시스템의 성능을 향상시킬 수 없다고 하는 사태가 되고 있다. 구체적으로, 예컨대 SRAM이나 DRAM 등의 반도체 기억 장치와 프로세서 사이의 속도 갭은 커지는 경향에 있고, 최근엔 이 속도 갭이 컴퓨터 전체의 성능 향상에 방해가 되고 있다. 또한, 서버와 주기억 장치 또는 네트워크를 통한 서버간이라는 캐비넷이나 보드(프린트 배선 기판) 사이의 신호 전송뿐만 아니라, 반도체칩의 고집적화 및 대형화와, 전원 전압의 저전압화(신호 진폭의 저레벨화) 등에 의해 칩사이의 신호 전송이나 칩 내에서의 소자나 회로 블록 사이에서의 신호 전송에 있어서도 신호 전송 속도의 향상이 필요하게 되고 있다. 게다가, 주변 기기와 프로세서/칩 세트 사이의 신호 전송도 시스템 전체의 성능을 제한하는 요소가 되고 있다. 또한, 기기 내에서 회로 보드 사이를 접속하는 소위 백 플레인(Back plane: Back Wiring Board: BWB라고도 칭함)에 있어서의 신호 전송 속도의 향상도 강하게 요구되고 있다.
일반적으로, 회로 블록 사이, 칩 사이 또는 캐비넷 내의 고속 신호 전송에서는 데이터의 『0』(저레벨 『L』) 및 『1』(고레벨 『H』)을 판정하기 위한 클록을 수신 회로측에서 발생(복원)하는 것이 행해지고 있다. 그리고, 정확한 신호의 송수신을 행하기 위해서는 클록의 상승 시간의 동요(이상적인 주기적인 타이밍으로부터의 어긋남), 즉 지터(jitter)가 작은 것이 요구되고, 정확하게 지터의 작은 클록을 발생할 수 있는 클록 발생 장치의 제공이 강하게 요망되고 있다.
고속 신호 전송에 있어서의 클록 발생은 크게 나눠 두 가지가 있다. 하나는 수신 데이터로부터 클록을 재생하는 것이며, 재생된 클록을 사용하여 데이터의 『0』, 『1』의 판정을 행하기 때문에 이 기술은 CDR(C1ock and Data Recovery: 클록 앤드 데이터 리커버리)이라 불린다.
다른 하나는, 넓은 의미로서는 CDR 기술에 포함되는 것이지만, 칩 밖으로부터 공급된 기준 클록에 의해 칩 내에서 필요한 주파수의 클록을 만드는 것이다. CDR 방식에 따라서는 높은 주파수의 기준 클록을 필요로 하는 것이 있고, 그것을 위해 클록을 만드는 데에도 CDR 기술이 이용된다. 또한, 고속 신호 전송을 행하기 위한 송신기(Tx)도 높은 주파수의 클록을 필요로 한다. 이들 높은 주파수의 클록을 직접 칩의 밖에서 공급하는 것은 실용적이지 않고, 보다 낮은 주파수의 클록을 칩에 공급하고, 칩 상에서 낮은 주파수의 클록을 체배(遞倍)함으로써 필요한 클록을 발생하는 것이 바람직하다.
그런데, 클록의 체배에는 일반적으로 PLL(Phase Locked Loop)이 사용되지만, 이러한 클록에 있어서도 지터는 작은 것이 요구된다. 또한, CDR도 클록 체배도 거의 동일한 원리가 이용되고 있다.
도 1은 종래의 클록 발생 장치의 일례를 도시하는 블럭도이다. 도 1에 있어 서, 참조 부호 101은 위상 비교기, 102는 차지 펌프, 103은 루프 필터, 104는 VCO(Voltage Controlled Oscillator: 전압 제어 발진기), 105는 1/n 분주기를 나타내고 있다.
도 1에 도시된 바와 같이, 종래의 클록 발생 장치는 예컨대 외부로부터의 기준 클록(외부 클록)(CLK1) 또는 입력 데이터(DATA)가 위상 비교기(101)에 입력되고, 이 외부 클록(CLK1)과 후술하는 1/n 분주기(105)의 출력을 위상 비교하여 내부 클록(CLK2)의 위상 조정을 행한다. 이 위상 조정은 VCO(104)에서 행해지는 것이 일반적이다. 즉, 위상 비교기(101)의 출력에 의해 차지 펌프(102)가 구동되고, 이 차지 펌프(102)의 출력이 루프 필터(103)를 통해 제어 전압으로서 VCO(104)에 주어지며, 이 제어 전압에 의해 VCO(104)의 발진 주파수가 제어된다.
VCO(104)의 출력은 내부 클록(CLK2)으로서 칩 내의 각 회로에 공급되는 동시에, 1/n 분주기(105)를 통해 위상 비교기(101)에 피드백된다. 구체적으로, 예컨대 외부 클록(CLK1)으로서 50 MHz의 클록을 부여하고, 이것을 100 체배하여 5 GHz의 내부 클록(CLK2)을 생성하는 경우, VCO(104)의 출력[내부 클록(CLK2)]은 1/n 분주기(105)에 의해 100 분주되어 위상 비교기(101)에 피드백되어, 외부 클록(CLK1)과의 위상 비교가 행해진다. 또한, 위상 비교기(101)에 있어서, 데이터[입력 데이터(DATA)]와 내부 클록(CLK2)의 비교를 행하는 경우, 내부 클록(CLK2)의 분주는 행하지 않는 것이 보통이다.
그런데, 데이터[입력 데이터(DATA)]로부터 클록의 복원을 행할 때, 그 데이 터에 포함되는 『0』→『1』 또는 『1』→『0』의 천이율이 충분하지 않은 경우가 있을 수 있다. 예컨대, 아무런 코딩 등을 행하고 있지 않은 데이터에서는 『0』이나 『1』이 연속하여 전송되는 경우가 있고, 그와 같은 경우에는 위상 비교를 행하는 빈도가 낮아져서, 위상 비교가 행해지고 있지 않은 기간에 내부 클록(CLK2)과 데이터(DATA)의 위상의 어긋남이 크게 되는, 즉 지터가 커질 가능성이 있다.
또한, 외부 클록(CLKl)을 체배하여 내부 클록(CLK2)을 생성하는 경우에 있어서도, 체배율이 높으면 전술한 데이터로부터 클록의 복원을 행할 때와 같은 문제가 생긴다. 즉, 체배율이 높은 경우에는 위상 비교를 행하는 간격이 길어져 위상 어긋남을 수정하는 빈도가 저하되기 때문에, 위상 오차(지터)가 커진다.
본 발명은 전술한 종래의 클록 발생 장치가 갖는 과제를 감안하여, 클록 천이율이 낮은 데이터로부터 내부 클록을 생성하는 경우나 높은 체배율로 외부 클록을 체배하여 내부 클록을 생성하는 경우에 있어서도, 지터의 작은 클록을 발생할 수 있는 클록 발생 장치의 제공을 목적으로 한다.
본 발명의 제1 형태에 따르면, 제어 신호에 의해 클록의 위상을 변화시키는 기능을 구비한 클록 발생 회로와, 상기 클록 발생 회로에서 출력된 클록의 위상을 기준이 되는 파형과 비교하여 위상차를 검출하는 위상차 검출 회로와, 상기 위상차 검출 회로에서 얻어진 위상차 정보에 기초하여 상기 클록 발생 회로의 클록 위상을 제어하는 제어 신호를 발생하는 제어 신호 발생 회로를 구비하는 클록 발생 장치로서, 상기 위상차 검출 회로는 복수의 위상 검출 유닛을 포함하고, 상기 복수의 위 상 검출 유닛 중 적어도 하나는 상기 클록의 위상을 기준이 되는 파형의 위상과 직접 비교하는 직접적 위상 검출을 행하며, 또한 상기 복수의 위상 검출 유닛 중 다른 적어도 하나는 상기 클록 발생 회로의 출력 또는 상기 기준 파형과 위상이 동기된 관계에 있는 파형을 발생하는 위상 동기 파형 발생 회로, 및 상기 위상이 동기된 관계에 있는 파형으로부터 위상 정보를 추출하는 위상 정보 추출 회로를 갖는 간접적 위상 검출을 행하는 것을 특징으로 하는 클록 발생 장치가 제공된다.
본 발명의 제2 형태에 따르면, 외부로부터 공급되는 기준 신호와 내부 클록과의 위상 비교를 행하는 제1 위상 비교기와, 상기 기준 신호에 위상 동기하고 이 기준 신호보다도 클록 천이율이 높은 비교용 클록을 발생하는 위상 동기 클록 발생 회로와, 상기 비교용 클록과 상기 내부 클록과의 위상 비교를 행하는 제2 위상 비교기와, 상기 제1 위상 비교기에 의해 얻어진 제1 위상차 정보와 상기 제2 위상 비교기에 의해 얻어진 제2 위상차 정보와의 가산을 행하는 가산기와, 상기 가산기의 출력에 따라 위상 조정된 상기 내부 클록을 발생하는 내부 클록 발생 회로를 구비하는 것을 특징으로 하는 클록 발생 장치가 제공된다.
도 2는 본 발명에 따른 클록 발생 장치의 기본 구성을 도시하는 블럭도이다. 도 2에 있어서, 참조 부호 1 및 7은 위상 비교기(위상 검출 유닛), 2 및 8은 차지 펌프, 3은 로우 패스 필터, 4는 가산기, 5는 VCO(전압 제어 발진기: 클록 발생 회로), 6은 위상 동기 클록 발생 회로(위상 동기 신호 발생 회로), 9는 하이 패스 필터를 도시하고 있다.
도 2에 도시된 바와 같이, 본 발명에 따른 클록 발생 장치는 예컨대 외부로 부터의 입력 데이터(DATA)[또는, 체배를 위한 기준 클록(외부 클록)(CLK1)]가 위상 비교기(1)에 입력되고, 이 입력 데이터(DATA)와 VCO(5)의 출력인 내부 클록(CLK2)과의 위상 비교가 행해진다. 위상 비교기(1)의 출력은 차지 펌프(2)에 공급되어 그 차지 펌프(2)를 구동하며, 또한 차지 펌프(2)의 출력은 로우 패스 필터(3)를 통해 가산기(4)에 주어진다. 그리고, VCO(5)는 로우 패스 필터(3)의 출력과 하이 패스 필터(9)의 출력을 가산기(4)로 가산한 신호(제어 전압)에 의해 제어된다.
여기서, 도 2의 파선 L1으로 도시된 바와 같이, 위상 동기 클록 발생 회로(6)에는 외부로부터의 입력 데이터(DATA)[또는 외부 클록(CLK1)]가 공급되고, 그 입력 데이터(수신 데이터)(DATA)와 위상 동기된 비교용 클록(CLK3)을 위상 비교기(7)에 출력하거나, 또는 도 2의 파선 L2로 도시된 바와 같이 위상 동기 클록 발생 회로(6)에는 내부 클록(CLK2)이 공급되고, 그 내부 클록(CLK2)과 위상 동기된 비교용 클록(CLK3)을 위상 비교기(7)에 출력한다. 또한, 위상 동기 클록 발생 회로(6)로부터 출력되는 비교용 클록(CLK3)은 입력 데이터(DATA) 또는 내부 클록(CLK2)에 동기된 클록이지만, 그 클록 천이수는 입력 데이터(DATA) 또는 내부 클록(CLK2)의 클록 천이수보다도 높아지도록 구성되어 있다.
위상 비교기(7)는 클록 천이수가 높은 위상 동기 클록 발생 회로(6)로부터의 비교용 클록(CLK3)과, VCO(5)의 출력인 내부 클록(CLK2)과의 위상 비교를 행한다. 위상 비교기(7)의 출력은 차지 펌프(8)에 공급되어 그 차지 펌프(8)를 구동하고, 또한, 차지 펌프(8)의 출력은 하이 패스 필터(9)를 통해 가산기(4)에 주어진다. 또한, VCO(5)는 가산기(4)에 의해 가산된 로우 패스 필터(3)의 출력 및 하이 패스 필 터(9)의 출력(제어 전압)에 의해 그 발진 주파수(내부 클록(CLK2)의 주파수)가 제어되게 된다.
전술한 바와 같이, 위상 동기 클록 발생 회로(6)의 출력인 비교용 클록(CLK3)은 입력 데이터(DATA) 또는 내부 클록(CLK2)과 위상 동기하고 있지만 수신 데이터보다도 높은 클록 천이율로 되어 있고, 위상 비교기(7)로부터 얻어진 위상 정보는 내부 클록의 위상 정보를 높은 주파수 성분까지 가지고 있다. 다만, 위상 비교기(7)에서는 수신 데이터와 비교용 클록(CLK3) 사이에서 일정한 위상 오차가 발생하기 때문에, 위상 비교기(7)만을 제어에 사용하면 내부 클록(CLK2)과 수신용 데이터의 사이에서도 위상 오차가 생겨 버린다. 이 오차는 직류분을 포함하는 저주파의 동요가 된다.
그래서, 본 발명에 따른 클록 발생 장치에서는 위상 비교기(1)(여기에는 위상 오차가 존재하지 않음)에서 얻어진 위상차의 저주파분을 로우 패스 필터(3)를 통해 가산기(4)에 부여하는 동시에, 위상 비교기(7)에서 얻어진 위상차의 고주파분을 하이 패스 필터(9)를 통해 가산기(4)에 부여하여, 이들 로우 패스 필터(3) 및 하이 패스 필터(9)의 출력을 가산기(4)로 가산함으로써, 저주파로부터 고주파까지 오차가 없는 위상차 신호를 얻게 되어 있다. 즉, 위상 비교(위상 검출)의 빈도는 낮지만 저주파측에서의 오차가 적은 위상 비교기(1)의 출력에 기초하는 위상차 신호와, 위상 비교의 빈도는 충분히 높게 취해져 위상 오차의 고주파 성분까지 측정할 수 있는 위상 비교기(7)의 출력에 기초하는 위상차 신호가 가산기(4)로 조합되고, 그 가산기(4)의 출력에 의해 VCO(5)가 제어되기 때문에, 넓은 주파수 범위에서 의 위상 비교가 행해진 위상 오차(지터)가 적은 내부 클록(CLK2)을 발생하는 것이 가능하게 된다.
이와 같이, 본 발명에 따르면 클록 천이율이 낮은 데이터로부터 내부 클록을 생성하는 경우나 높은 체배율로 외부 클록을 체배하여 내부 클록을 생성하는 경우에 있어서도 지터의 작은 클록을 발생할 수 있고, 타이밍 마진이 큰 수신 회로나 고정밀도의 클록 발생 장치를 실현하는 것이 가능하게 된다.
이하, 본 발명에 따른 클록 발생 장치의 각 실시예를 첨부 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 클록 발생 장치의 제1 실시예를 도시하는 블럭도이다. 도 3에 있어서, 참조 부호 1 및 7은 위상 비교기, 2 및 8은 차지 펌프, 4는 가산기, 5는 VCO(전압 제어 발진기), 6은 2체배 회로(위상 동기 클록 발생 회로), 9는 하이 패스 필터, 10은 처리 회로, 11은 제어 신호 발생 회로를 도시하고 있다.
도 3에 도시된 바와 같이, 본 제1 실시예의 클록 발생 장치는 위상 비교기(1)에 의해 외부 클록(CLK1)[또는, 입력 데이터(DATA)]과 VCO(5)의 출력인 내부 클록(CLK2)과의 위상 비교를 행하며, 또한 위상 비교기(7)에 의해 2체배 회로(6)에서 2체배된 외부 클록[비교용 클록(CLK3)]과 내부 클록(CLK2)과의 위상 비교를 행한다.
위상 비교기(1, 7)의 출력은 제어 신호 발생 회로(11)에 입력되고, 제어 신호 발생 회로(11)로부터 출력되는 제어 신호(제어 전압)에 의해 VCO(5)가 제어되어 위상 제어된 내부 클록(CLK2)이 출력된다. 제어 신호 발생 회로(11)는 위상 비교기(1)의 출력에 의해 구동되는 차지 펌프(2), 위상 비교기(7)의 출력에 의해 구동되는 차지 펌프(8), 차지 펌프(2)의 출력 및 하이 패스 필터(9)를 통한 차지 펌프(8)의 출력을 가산하는 가산기(4), 및 가산기(4)의 출력의 적분 + 1차의 제로 처리[(s+α)/s]를 행하는 처리 회로(10)를 구비하고 있다.
즉, 제어 신호 발생 회로(11)의 가산기(4)에 있어서, 위상 비교기(7)의 출력에 의해 구동되는 차지 펌프(8)의 출력은 저주파측을 컷트하는 하이 패스 필터(9)를 통과시킨 뒤에, 위상 비교기(1)의 출력에 의해 구동되는 차지 펌프(2)의 출력과 가산되며, 또한 처리 회로(10)에 있어서의 소정의 적분 처리 (s+α)/s가 행해지고, 이 처리 회로(10)의 출력에 의해 VCO(5)가 제어되어 내부 클록(CLK2)이 생성된다.
이와 같이, 본 제1 실시예의 클록 발생 장치에 따르면, 위상 비교기(7)는 2체배 회로(6)로 2체배된 외부 클록[비교용 클록(CLK3)]과 내부 클록(CLK2)과의 위상 비교를 행함으로써 위상 비교의 차단 주파수는 2배로 향상된다. 2체배 회로(6)가 출력하는 비교용 클록(CLK3)은 외부 클록(CLK1)과 위상 동기(주파수가 상이하기 때문에 분주의 관계)하고 있지만, 정적인 위상 오차(직류분을 포함하는 저주파의 동요)는 존재한다. 그러나, 외부 클록(CLK1)을 2체배한 비교용 클록(CLK3)으로부터 얻어진 위상차 신호의 저역 부분은 하이 패스 필터(9)에 의해 컷트되고, 가산기(4)에 의해 하이 패스 필터(9)의 출력과 통상의 위상 검출 수단[위상 비교기(1) 및 차지 펌프(2)]으로 얻어진 위상차 신호와의 합을 취함으로써 저역의 오차가 없고 고대역의 위상차 신호를 얻을 수 있다.
도 4는 도 3의 클록 발생 장치에 있어서 2체배 회로의 일례를 도시하는 회로 도이다.
도 4에 도시된 바와 같이, 2체배 회로(6)는 nMOS 트랜지스터(61∼63)를 구비하고, 트랜지스터(61, 62)의 게이트에는 차동의 입력 클록(CLK1, /CLK1)이 공급되고, 이들 트랜지스터(61, 62)의 소스와 트랜지스터(63)의 드레인과의 접속 노드로부터 출력[비교용 클록(CLK3)]이 추출되게 되어 있다. 즉, 비교용 클록(CLK3)은 입력 클록(외부 클록)(CLK1)을 2체배한 클록으로 되어 있고, 위상 비교기(7)에 있어서, 외부 클록(CLK1)의 2배의 주파수를 갖는 비교용 클록(CLK3)과 내부 클록(CLK2)과의 위상 비교를 행하게 된다.
도 5는 본 발명에 따른 클록 발생 장치의 제2 실시예를 도시하는 블럭도이며, 외부에서 전송되어 온 데이터에 동기된 내부 클록을 발생시키는 경우를 도시하고 있다. 도 5에 있어서, 참조 부호 21은 플립플롭 회로(FF 회로), 22 및 23은 위상 비교기, 24는 제어 전압 발생 회로(제어 신호 발생 회로), 25는 VCO를 도시하고 있다.
전술한 도 3의 제1 실시예의 클록 발생 장치에서는 위상 동기된 클록을 수신측에서 발생시키고 있지만, 도 5에 도시하는 제2 실시예의 클록 발생 장치에서는 위상 동기된 클록을 데이터 송신측에서 발생시키고 있다. 즉, 출력 데이터를 발생시키는 회로 중에서 이용되고 있는 FF 회로(21)의 구동 클록을 데이터 클록(D-CLK)으로서 사용하여, 데이터와 함께 송신한다. 수신측에서는 위상 비교기(22)에 의해 데이터(DATA)와 내부 클록[VCO(25)의 출력 클록](CLK2)의 위상 비교를 행하며, 또한 위상 비교기(23)에 의해 데이터 클록(D-CLK)과 내부 클록(CLK2)의 위상 비교를 행한다.
여기서, 2개의 위상 비교기(22, 23)의 출력 중, 데이터 클록(D-CLK)과의 위상 비교를 행한 측[위상 비교기(23)]의 출력은 고역 통과 필터를 통과시키고, 또한 데이터(DATA)와의 위상 비교를 행한 측[위상 비교기(22)]의 출력은 저역 통과 필터를 통해서 제어 전압 발생 회로(24)로 합계하고, 그 제어 전압 발생 회로(24)의 출력(제어 전압)에 의해 VCO(25)를 제어하여 내부 클록(CLK2)을 생성한다.
본 제2 실시예의 클록 발생 장치에서는 데이터를 송신하는 측에서 위상 동기가 보증된 클록을 발생하기 때문에, 제1 실시예보다도 간단한 회로 구성으로 내부 클록(CLK2)을 발생할 수 있으며, 또한 데이터 클록(D-CLK)을 사용하기 때문에, 데이터의 클록 천이율이 낮더라도 높은 위상 정밀도로 내부 클록을 발생시킬 수 있다. 또한, 본 제2 실시예에 있어서 데이터 클록(D-CLK)과의 위상 비교 결과의 저주파측(직류를 포함함)은 사용하지 않기 때문에, 데이터 클록(D-CLK) 및 데이터(DATA)의 정상 위상 오차는 내부 클록(CLK2)의 위상에 영향을 부여하지 않는다고 하는 이점도 있다.
도 6은 본 발명에 따른 클록 발생 장치의 제3 실시예를 개념적으로 도시하는 블럭도이다. 도 6에 있어서, 참조 부호 31 및 41-0∼41-n은 가산기(감산기), 32 및 42-0∼42-n은 수신기 및 위상 비교기(위상 검출기), 33 및 43-0∼43-n은 위상 인터폴레이터(PI), 34, 39, 44-0∼44-n은 계수기, 35, 37, 45-0∼45-n 및 47-0∼47-n은 가산기, 36은 주파수 레지스터(적분 회로), 38은 위상 레지스터(적분 회로), 40은 하이 패스 필터, 46-0∼46-n은 레지스터를 도시하고 있다. 여기서, 주파수 레지스 터(36) 및 위상 레지스터(38)는 예컨대 가산기(Adder)와 누산기(Accumulator)에 의해 구성할 수 있다.
계수기(34)는 수신기 및 위상 검출기(32)의 출력에 대하여 계수 g1을 부여하여 가산기(35)에 공급하고, 계수기(39)는 수신기 및 위상 검출기(32)의 출력에 대하여 계수 g2를 부여하여 가산기(37)에 공급하며, 그리고 계수기(44-0∼44-n)는 수신기 및 위상 검출기(42-0∼42-n)의 출력에 대하여 계수 g3을 부여하여 가산기(45-0∼45-n)에 공급한다.
본 제3 실시예의 클록 발생 장치에 있어서, 위상 레지스터(38) 및 위상 인터폴레이터(33)(43-0∼43-n)는 도 2에 있어서의 VCO(5)에 대응하고, 계수기(34, 39), 가산기(35) 및 주파수 레지스터(36)는 도 2에 있어서의 차지 펌프(8) 및 하이 패스 필터(9)에 대응하고, 수신기 및 위상 검출기(32)는 도 2에 있어서의 위상 비교기(7)에 대응하며, 그리고, 계수기(44-0∼44-n), 가산기(45-0∼45-n) 및 레지스터(46-0∼46-n)는 도 2에 있어서의 차지 펌프(2) 및 로우 패스 필터(3)에 대응하고, 또한 수신기 및 위상 검출기(42-0∼42-n)는 도 2에 있어서의 위상 비교기(1)에 대응한다. 또한, 각 가산기(47-0∼47-n)의 출력은 각각 위상 정보를 갖는 리커버드 코드(Recovered Code)가 되며, 또한 각 위상 인터폴레이터(43-0∼43-n)의 출력은 감산기(31)에 공급되는 동시에, 데이터의 수신용 클록(RD-0∼RD-n)으로서 이용되게 된다.
도 6에 도시된 바와 같이 본 제3 실시예의 클록 발생 장치에서는, 1개의(차동 신호의 경우에는 한 쌍의) 데이터 클록선(Pclk)에 대하여 복수개(예컨대, 16개: 차동 신호의 경우에는 16쌍)의 데이터선(Pdata-0∼Pdata-n)이 설치되고, 각 데이터선(Pdata-0∼Pdata-n)에 대하여 각각 수신용 클록을 발생시키기 위한 위상 인터폴레이터(42-0∼42-n)가 설치되어 있다. 여기서, 각 위상 인터폴레이터(33, 42-0∼42-n)는 차동 클록의 2위상(상호 위상이 90도 틀어져 있음)의 웨이팅(weighting) 합으로부터 임의의 위상 신호를 생성하는 회로이다. 또한, 각 위상 인터폴레이터(33, 42-0∼42-n)에서 사용되는 위상 무게는 디지털 아날로그 컨버터(DAC)에 의해 제어되기 때문에, 제어 신호의 발생의 대부분은 디지털 처리에 의해 행해진다. 또한, 각 위상 인터폴레이터(33, 42-0∼42-n)에는 예컨대 서로 위상이 90도 상이한 사상 클록이 입력되고, 그 사상 클록에 대하여 웨이팅 및 가산을 행하여 임의의 위상 신호를 생성하도록 되어 있다.
본 제3 실시예의 클록 발생 장치에서는 데이터 클록(D-CLK)과 내부 클록(CLK2)의 위상 비교 결과는 제1 위상 동기 루프(LP1)에 입력된다. 이 루프(LP1)는 데이터 클록(D-CLK)과 내부 클록(CLK2)의 위상 비교 결과를 적분하여 위상 인터폴레이터(33)에 귀환한다. 여기서, 귀환 루프(LP1) 중에는 적분을 행하는 레지스터가 2개 설치되어 있지만, 하나는 데이터 클록(D-CLK)과 위상 인터폴레이터(33)의 출력인 기준 클록의 주파수 오프셋에 대응하는 수치가 축적되는 주파수 레지스터(36)이며, 다른 하나는 데이터 클록(D-CLK)의 위상에 대응한 수치가 축적되는 위상 레지스터(38)이다. 이들 2개의 레지스터(36, 38) 중 위상 레지스터(38)의 내용을 데이터 수신을 위한 귀환 루프의 입력으로서 사용하도록 되어 있다.
데이터 수신의 클록(RD-0∼RD-n)을 발생시키는 루프(LP2)는 가산기(47-0∼47-n)에 의해 위상 오차의 입력이 2개의 포트에 의해 행해진다. 즉, 하나는 내부 클록(CLK2)과 데이터의 위상 비교를 행한 위상 비교기(42-0∼42-n)로부터의 입력 포트이며, 다른 하나는 데이터 클록 수신 루프(LP1)의 위상 레지스터(38)의 내용을 수취하는 입력 포트이다.
또한, 본 제3 실시예의 클록 발생 장치에서는 데이터 클록 수신 루프(LP1)의 위상 레지스터(38)의 내용에 일정한 바이어스값을 가산하여 데이터 수신용 클록 위상 코드(RC-0∼RC-n)를 발생한다. 바이어스값은 데이터와 내부 클록의 위상차를 입력으로 하는 귀환 루프(LP2)에 의해 얻어진다. 여기서, 클록 위상 코드(RC-0∼RC-n)는 예컨대 테스트시 등에 사용된다.
본 제3 실시예의 클록 발생 장치에 따르면, 다채널의 데이터를 수신하기 위한 클록(RD-0∼RD-n)을 발생할 수 있다. 위상차의 고주파 성분은 높은 클록 천이율을 갖는 데이터 클록(D-CLK: Pclk)으로부터 취득되고, 각 데이터 채널 사이의 스큐는 데이터와 내부 클록의 위상 비교 결과로부터 보정된다. 본 제3 실시예의 클록 발생 장치에 있어서, 스큐는 대부분 정적인 변화밖에 하지 않기 때문에, 데이터의 클록 천이율이 어느 정도 낮더라도 각별한 스타트 업 프로토콜 없이 스큐 보정을 행할 수 있다는 이점도 있다.
도 7은 도 6에 도시하는 클록 발생 장치의 일부의 구성예를 도시하는 블록 회로도이며, 도 6에 있어서의 감산기(31, 41-0∼41-n), 수신기 및 위상 검출기(Rx/PDC)(32, 42-0∼42-n), 및 위상 인터폴레이터(PI)(33, 43-0∼43-n)에 해 당하는 회로 블록을 도시하는 것이다.
즉, 도 6에 있어서의 감산기(31, 41-0∼41-n) 및 Rx/PDC(32, 42-0∼42-n)는 예컨대, 위상 인터폴레이터(51)(33, 43-0∼43-n)의 출력을 수취하는 수신기(Rx)(51)와, 수신기(51)의 출력을 수취하는 논리 회로(위상 검출 회로: 위상 비교 회로)(52)로 구성된다.
도 8은 본 발명에 따른 클록 발생 장치의 제4 실시예를 개념적으로 도시하는 블럭도이다.
도 6과 도 8의 비교로부터 분명한 바와 같이, 본 제4 실시예의 클록 발생 장치는 전술한 제3 실시예의 클록 발생 장치에 있어서의 하이 패스 필터(40) 및 가산기(47-0∼47-n)를 없애고, 대신에 각 계수기(44-0∼44-n)의 출력에 대하여 주파수 레지스터(36)의 출력을 가산하기 위한 가산기(48-0∼48-n)를 설치하도록 되어 있다. 즉, 본 제4 실시예의 클록 발생 장치는 데이터 클록(D-CLK)(Pclk)을 수신하는 회로에 내장된 위상 조정 귀환 루프(클록 위상 조정 회로)의 주파수 레지스터(36)의 내용을 각 데이터 수신용 클록을 발생하는 회로(루프 LP2)에 전송하도록 되어 있다.
여기서, 주파수 레지스터(36)의 내용은 데이터와 기준 클록의 주파수차에 대응하고 있다. 즉, 본 제4 실시예의 클록 발생 장치에 있어서, 데이터 클록(D-CLK)은 데이터와 기준 클록의 주파수차를 추출하기 위해서 사용되고, 각 데이터선(Pdata-0∼Pdata-n)마다 상이한 스큐 정보는 이 주파수차의 정보에는 포함되지 않지만, 스큐는 데이터와 내부 클록의 위상차의 검출 결과를 사용함으로써 재 현되도록 되어 있다.
이와 같이, 본 제4 실시예의 클록 발생 장치는 데이터 클록을 수신하는 회로(LP1)로부터는 스큐 정보를 포함하지 않는 위상 오차의 고주파 성분의 정보를 얻을 수 있고, 이것과 데이터선과 내부 클록의 위상 비교로부터 얻어진 직류 성분의 정보를 합쳐서 위상 조정 신호를 발생시키도록 되어 있다. 따라서, 특별한 디지털적인 필터 연산을 행하지 않더라도 자연스럽게 고주파 성분과 저주파(직류) 성분의 합성을 행할 수 있고, 루프를 안정화시키는 동시에, 한층 더 동작을 고속화하는 것이 가능하게 된다.
도 9는 본 발명에 따른 클록 발생 장치의 제5 실시예를 도시하는 블럭도이며, 외부 클록(CLKl)을 체배하는 클록 체배(PLL)에 응용한 예를 해석하기 위한 블럭도이다. 또한, 도 10은 도 9의 클록 발생 장치에 있어서의 위상 동기 클록 발생 회로의 일례를 도시하는 회로도이다.
도 9 및 도 10에 도시된 바와 같이 본 제5 실시예의 클록 발생 장치에 있어서, 간접적인 클록 위상 검출 수단(로컬 피드백 루프)은 내부 클록(CLK2)과 위상 동기된 DLL(Delay Locked Loop)(60)이며, 이 DLL(60)은 차동의 지연 소자를 4단(601∼604) 사용하고, 이 지연단(601∼604)의 지연을 제어 전압으로 제어하여 클록 1주기분의 값으로 조정한다. 여기서, 도 9에 있어서의 DLL(로컬 피드백 루프)(60)는 감산 요소(가산 요소)(76), 이득(K)을 부여하는 증폭 요소(77) 및 적분 요소(78)를 갖는다고 생각되고, 예컨대 도 2에 있어서의 위상 동기 클록 발생 회로(6), 위상 비교기(7)(76, 77), 차지 펌프(8)(78) 및 하이 패스 필터(9)에 대응 한다. 또한, 도 9에 있어서의 감산 요소(71) 및 증폭 요소(72)는 도 2에 있어서의 위상 비교기(1)에 대응하고, 적분 요소(73)는 도 2의 차지 펌프(2)에 대응하며, 감산 요소(74)는 도 2의 가산기(4), 그리고 VCO(75)는 도 2의 VCO(5)에 대응한다.
위상 비교기(605)는 내부 클록[차동 클록(CLK2, /CLK2)]과 지연단(601∼604)을 통한 클록과의 위상 비교를 행하고, 그 위상 비교 결과로 차지 펌프를 구동하여 제어 전압을 발생하여 지연 제어를 행한다. 여기서, 위상 비교기(605)는 위상차에 대하여 일정한 이득(K)을 갖는 요소(77)라 생각되고, 차지 펌프는 적분 요소(78)라 생각되기 때문에, 이 귀환 회로의 오픈 루프 이득(G)은,
G = K/s가 된다.
따라서, 전달 특성은,
G/(1+G) = K/(s+K)
라 일차 응답 특성이 된다. 또한, 입력 위상으로부터 위상 검출기의 전달 특성은,
E = 1-G/(1+G) = s/(s+K)
가 된다. 이 특성은 입력 위상에 대하여 고역 통과 특성[하이 패스 필터(9)]을 나타낸다.
이와 같이, DLL을 내장함으로써 외부 클록(CLKl)을 이용하는 일이 없이 내부 클록(CLK2)의 위상 정보를 알 수 있기 때문에, 외부 클록의 주파수의 내부 클록에 대한 비율이 작은(체배율이 높은) 경우라도 내부 클록의 위상의 고주파 성분을 얻을 수 있다.
또한, 위상 비교기(1)(71, 72)에 의해 외부 클록(CLK1)과 내부 클록(CLK2) 사이의 위상을 검출하여 차지 펌프(2)(73)를 통한 신호는 가산기(4)[감산 요소(74)]로 DLL(60)의 위상 비교기(605)로부터 얻어진 신호와 합성되어, VCO(5)(75)를 제어하는 제어 신호(제어 전압)가 발생된다.
본 제5 실시예의 클록 발생 장치는 외부 클록(CLK1)의 내부 클록(CLK2)에 대한 주파수의 비율이 작은 경우라도 DLL에 의해 내부 클록의 위상 정보를 고주파 대역까지 얻을 수 있기 때문에, 클록의 지터를 저감하는 것이 가능하게 된다. 또한, 본 제5 실시예의 클록 발생 장치에 있어서, DLL(60)로서 PLL을 적용할 수도 있다.
도 11은 본 발명에 따른 클록 발생 장치의 제6 실시예를 도시하는 블록 회로도이다.
도 9와 도 11과의 비교로부터 분명한 바와 같이, 본 제6 실시예의 클록 발생 장치는 외부 클록(CLK1)과 내부 클록(CLK2)을 위상 비교기(1)(71, 72)로 위상 비교한 결과를 저역 통과 필터(로우 패스 필터)(79)를 통해서 가산기(4)(74)에 공급하고, DLL(60)에 의해 얻어진 위상차 신호와 가산하도록 되어 있다. 여기서, 로우 패스 필터(79)는 전술한 DLL(60)이 갖는 s/(s+K)의 고역 통과 특성의 차단 주파수에 대응하는 저역 통과 특성의 차단 주파수를 갖도록 되어 있고, 이에 따라 저주파로부터 고주파까지 편평한 오차가 없는 위상차 신호[내부 클록(CLK2)]를 얻도록 되어 있다.
즉, 본 제6 실시예의 클록 발생 장치에 있어서, 내부 클록(CLK2)의 위상 오차의 고주파 성분은 DLL(60)의 측에서 얻어지기 때문에, DLL(60)측의 위상 검출에 있어서의 고역 통과 특성의 차단 주파수와, 상기 로우 패스 필터(79)의 차단 주파수를 가산기(4)(74)로 합성함으로써, 직류로부터 고주파까지 위상 정보를 취득할 수 있다. 그리고, 외부 클록(CLK1)으로부터 취득한 위상 정보에 대한 차단 주파수를 낮게 함으로써 외부 클록의 주파수가 낮더라도 낮은 지터의 클록 발생이 가능하게 되고, 또한 외부 클록(CLK1)에 지터가 있던 경우라도 그것이 클록 출력에 나타나지 않는(지터의 전달이 없는) 클록 발생이 가능하게 된다.
전술한 바와 같이 본 발명에 따른 클록 발생 장치의 각 실시예에 따르면, 고속 신호를 수신하는 회로에 이용하는 클록 복원 회로(또는, 기준 클록 발생 장치 등)에 있어서, 입력되는 데이터 또는 외부 클록의 클록 천이율이 작은 경우라도 내부 클록의 위상 정보를 고주파 대역까지 얻을 수 있기 때문에, 낮은 지터의 클록 발생이 가능하게 되고, 그 결과로서 수신 타이밍 마진이 넓은 수신 회로를 실현할 수 있다.
(부기 1) 제어 신호에 의해 클록의 위상을 변화시키는 기능을 구비한 클록 발생 회로와,
상기 클록 발생 회로에서 출력된 클록의 위상을 기준이 되는 파형과 비교하여 위상차를 검출하는 위상차 검출 회로와,
상기 위상차 검출 회로에서 얻어진 위상차 정보에 기초하여 상기 클록 발생 회로의 클록 위상을 제어하는 제어 신호를 발생하는 제어 신호 발생 회로를 구비하는 클록 발생 장치로서,
상기 위상차 검출 회로는 복수의 위상 검출 유닛을 포함하고,
상기 복수의 위상 검출 유닛 중 적어도 하나는 상기 클록의 위상을 기준이 되는 파형의 위상과 직접 비교하는 직접적 위상 검출을 행하며,
상기 복수의 위상 검출 유닛 중 다른 적어도 하나는 상기 클록 발생 회로의 출력 또는 상기 기준 파형과 위상이 동기된 관계에 있는 파형을 발생하는 위상 동기 파형 발생 회로, 및 상기 위상이 동기된 관계에 있는 파형으로부터 위상 정보를 추출하는 위상 정보 추출 회로를 갖는 간접적 위상 검출을 행하는 것을 특징으로 하는 클록 발생 장치.
(부기 2) 부기 1에 기재한 클록 발생 장치에 있어서,
상기 직접적 위상 검출은 상기 클록과 상기 기준이 되는 파형과의 위상 비교를 제1 빈도로 행하고,
상기 간접적 위상 검출은 상기 클록과 상기 위상 동기 파형 발생 회로의 출력과의 위상 비교를 상기 제1 빈도보다도 높은 제2 빈도로 행하는 것을 특징으로 하는 클록 발생 장치.
(부기 3) 부기 2에 기재한 클록 발생 장치에 있어서,
상기 직접적 위상 검출은 상기 클록과 외부에서 전송되어 온 데이터와의 위상차의 검출에 의한 것이며,
상기 간접적 위상 검출은 상기 클록과 상기 외부에서 전송되어 온 데이터에 동기된 데이터 클록과의 위상차의 검출에 의한 것을 특징으로 하는 클록 발생 장치.
(부기 4) 부기 3에 기재한 클록 발생 장치에 있어서,
상기 복수의 위상 검출 유닛이 발생하는 신호에 따라 상기 클록의 위상 조정을 행하는 클록 위상 조정 회로를 더 포함하고, 상기 복수의 위상 검출 유닛의 출력마다 상기 클록의 위상에 영향을 주는 응답 속도 특성이 상이한 것을 특징으로 하는 클록 발생 장치.
(부기 5) 부기 4에 기재한 클록 발생 장치에 있어서,
상기 데이터 클록을 전송하는 하나의 데이터 클록선에 대하여 복수의 데이터선에 의해 데이터를 전송하고,
상기 데이터 클록선 및 상기 데이터선마다 클록 발생 회로를 포함하며,
상기 데이터 클록선이 갖는 클록 발생 회로는 자신의 클록 발생 회로가 발생하는 클록과 상기 데이터 클록과의 위상차를 검출하고, 이 검출된 위상차의 값에 기초하여 상기 클록의 위상 조정을 행하며, 이 위상 조정에 사용된 제어 신호를 상기 각 데이터선의 클록 발생 회로에 출력하고, 상기 각 데이터선의 클록 발생 회로가 상기 제어 신호와 각자의 클록과 데이터의 위상차 신호로부터 클록 제어 신호를 발생하는 것을 특징으로 하는 클록 발생 장치.
(부기 6) 부기 5에 기재한 클록 발생 장치에 있어서,
상기 데이터 클록선에 부수한 위상 검출 유닛으로부터 얻어지는 위상 정보에 의해 상기 데이터 클록의 위상 증가율에 대응하는 값을 얻어, 이것을 상기 각 데이터선의 클록 위상 조정 회로로 전송하고, 상기 각 데이터선에서는 이 정보와 각자의 클록과 데이터와 위상차의 정보로부터 클록 위상을 조정하는 것을 특징으로 하는 클록 발생 장치.
(부기 7) 부기 1에 기재한 클록 발생 장치에 있어서,
상기 클록 위상의 검출은,
외부 기준 클록과 상기 클록 발생 회로가 발생하는 클록을 비교하여 위상차를 검출하는 위상차 검출 회로와,
상기 클록 발생 회로의 출력 클록을 PLL 또는 DLL에 부여했을 때, 상기 PLL 또는 DLL의 위상 검출 회로와의 양쪽을 사용하는 것을 특징으로 하는 클록 발생 장치.
(부기 8) 부기 7에 기재한 클록 발생 장치에 있어서, 상기 외부 기준 클록과 상기 클록 발생 회로의 출력 위상을 비교한 값은 긴 시정수로 상기 클록 발생 회로의 위상을 제어하고, 상기 PLL 또는 DLL의 위상 검출 회로로부터 얻어지는 위상 정보는 보다 짧은 시정수로 상기 클록 발생 회로의 위상을 제어하는 것을 특징으로 하는 클록 발생 장치.
(부기 9) 외부로부터 공급되는 기준 신호와 내부 클록과의 위상 비교를 행하는 제1 위상 비교기와,
상기 기준 신호에 위상 동기하여 이 기준 신호보다도 클록 천이율이 높은 비교용 클록을 발생하는 위상 동기 클록 발생 회로와,
상기 비교용 클록과 상기 내부 클록과의 위상 비교를 행하는 제2 위상 비교기와,
상기 제1 위상 비교기에 의해 얻어진 제1 위상차 정보와 상기 제2 위상 비교기에 의해 얻어진 제2 위상차 정보와의 가산을 행하는 가산기와,
상기 가산기의 출력에 따라 위상 조정된 상기 내부 클록을 발생하는 내부 클록 발생 회로를 구비하는 것을 특징으로 하는 클록 발생 장치.
(부기 10) 부기 9에 기재한 클록 발생 장치에 있어서,
상기 제1 위상 비교기의 출력에 있어서 저주파 대역을 통과시켜 상기 가산기에 공급하는 로우 패스 필터와,
상기 제2 위상 비교기의 출력에 있어서 고주파 대역을 통과시켜 상기 가산기에 공급하는 하이 패스 필터를 더 포함하는 것을 특징으로 하는 클록 발생 장치.
(부기 11) 부기 9에 기재한 클록 발생 장치에 있어서,
상기 기준 신호는 외부로부터 공급되는 기준 클록이며, 상기 내부 클록은 이 기준 클록을 체배한 클록인 것을 특징으로 하는 클록 발생 장치.
(부기 12) 부기 11에 기재한 클록 발생 장치에 있어서,
상기 위상 동기 클록 발생 회로는 체배 회로인 것을 특징으로 하는 클록 발생 장치.
(부기 13) 부기 9에 기재한 클록 발생 장치에 있어서,
상기 기준 신호는 외부로부터 공급되는 데이터이며, 상기 내부 클록은 이 데이터를 수신하기 위한 클록인 것을 특징으로 하는 클록 발생 장치.
(부기 14) 부기 9에 기재한 클록 발생 장치에 있어서,
상기 기준 신호는 복수의 데이터선을 통해 병렬로 전송되는 데이터에 대하여 하나의 데이터 클록선을 통해 전송되는 데이터 클록이고,
상기 내부 클록은 상기 복수의 데이터선을 통해 전송되는 데이터를 각각 수 신하는 복수의 데이터 수신용 클록이며,
상기 제2 위상 비교기는 상기 데이터 클록선에 대응하여 하나가 설치되고,
상기 제1 위상 비교기, 상기 가산기 및 상기 내부 클록 발생 회로는 상기 복수의 데이터선에 대응하여 복수개가 설치되며,
상기 각 가산기는 대응하는 상기 제1 위상 비교기에 의해 얻어진 제1 위상차 정보와 상기 제2 위상 비교기에 의해 얻어진 제2 위상차 정보를 가산하고,
상기 각 내부 클록 발생 회로는 대응하는 상기 가산기의 출력에 따라 위상 조정된 상기 내부 클록을 발생하는 것을 특징으로 하는 클록 발생 장치.
이상, 전술한 바와 같이 본 발명에 따르면, 클록 천이율이 낮은 데이터로부터 내부 클록을 생성하는 경우나 높은 체배율로 외부 클록을 체배하여 내부 클록을 생성하는 경우에 있어서도 지터의 작은 클록을 발생시킬 수 있는 클록 발생 장치를 제공할 수 있다.

Claims (10)

  1. 제어 신호에 의해 클록의 위상을 변화시키는 기능을 구비한 클록 발생 회로와,
    상기 클록 발생 회로에서 출력된 클록의 위상을 기준이 되는 파형과 비교하여 위상차를 검출하는 위상차 검출 회로와,
    상기 위상차 검출 회로에서 얻어진 위상차 정보에 기초하여 상기 클록 발생 회로의 클록 위상을 제어하는 제어 신호를 발생하는 제어 신호 발생 회로를 구비하는 클록 발생 장치로서,
    상기 위상차 검출 회로는 복수의 위상 검출 유닛을 포함하고,
    상기 복수의 위상 검출 유닛 중 적어도 하나는 상기 클록의 위상을 기준이 되는 파형의 위상과 직접 비교하는 직접적 위상 검출을 행하며,
    상기 복수의 위상 검출 유닛 중 다른 적어도 하나는 상기 클록 발생 회로의 출력 또는 상기 기준 파형과 위상이 동기된 관계에 있는 파형을 발생하는 위상 동기 파형 발생 회로, 및 상기 위상이 동기된 관계에 있는 파형으로부터 위상 정보를 추출하는 위상 정보 추출 회로를 갖는 간접적 위상 검출을 행하고,
    상기 복수의 위상 검출 유닛이 발생하는 신호에 따라 상기 클록의 위상 조정을 행하는 클록 위상 조정 회로를 더 포함하고,
    상기 복수의 위상 검출 유닛의 출력마다 상기 클록의 위상에 영향을 주는 응답 속도 특성이 상이한 것을 특징으로 하는 클록 발생 장치.
  2. 제1항에 있어서,
    상기 직접적 위상 검출은 상기 클록과 상기 기준이 되는 파형과의 위상 비교 를 제1 빈도로 행하고,
    상기 간접적 위상 검출은 상기 클록과 상기 위상 동기 파형 발생 회로의 출력과의 위상 비교를 상기 제1 빈도보다도 높은 제2 빈도로 행하는 것을 특징으로 하는 클록 발생 장치.
  3. 제2항에 있어서,
    상기 직접적 위상 검출은 상기 클록과 외부에서 전송되어 온 데이터와의 위상차의 검출에 의한 것이며,
    상기 간접적 위상 검출은 상기 클록과 상기 외부에서 전송되어 온 데이터에 동기된 데이터 클록과의 위상차의 검출에 의한 것을 특징으로 하는 클록 발생 장치.
  4. 삭제
  5. 제1항에 있어서,
    데이터 클록을 전송하는 하나의 데이터 클록선에 대하여 복수의 데이터선에 의해 데이터를 전송하고,
    상기 데이터 클록선 및 상기 데이터선마다 클록 발생 회로를 포함하며,
    상기 데이터 클록선이 갖는 클록 발생 회로는 자신의 클록 발생 회로가 발생하는 클록과 상기 데이터 클록과의 위상차를 검출하고, 이 검출된 위상차의 값에 기초하여 상기 클록의 위상 조정을 행하며, 이 위상 조정에 사용된 제어 신호를 상기 각 데이터선의 클록 발생 회로에 출력하고, 상기 각 데이터선의 클록 발생 회로가 상기 제어 신호와 각자의 클록과 데이터의 위상차 신호로부터 클록 제어 신호를 발생하는 것을 특징으로 하는 클록 발생 장치.
  6. 제5항에 있어서,
    상기 데이터 클록선에 부수한 위상 검출 유닛으로부터 얻어지는 위상 정보에 의해 상기 데이터 클록의 위상 증가율에 대응하는 값을 얻어, 이것을 상기 각 데이터선의 클록 위상 조정 회로로 전송하고, 상기 각 데이터선에서는 이 정보와 각자의 클록과 데이터와 위상차의 정보로부터 클록 위상을 조정하는 것을 특징으로 하는 클록 발생 장치.
  7. 제어 신호에 의해 클록의 위상을 변화시키는 기능을 구비한 클록 발생 회로와,
    상기 클록 발생 회로에서 출력된 클록의 위상을 기준이 되는 파형과 비교하여 위상차를 검출하는 위상차 검출 회로와,
    상기 위상차 검출 회로에서 얻어진 위상차 정보에 기초하여 상기 클록 발생 회로의 클록 위상을 제어하는 제어 신호를 발생하는 제어 신호 발생 회로를 구비하는 클록 발생 장치로서,
    상기 위상차 검출 회로는 복수의 위상 검출 유닛을 포함하고,
    상기 복수의 위상 검출 유닛 중 적어도 하나는 상기 클록의 위상을 기준이 되는 파형의 위상과 직접 비교하는 직접적 위상 검출을 행하며,
    상기 복수의 위상 검출 유닛 중 다른 적어도 하나는 상기 클록 발생 회로의 출력 또는 상기 기준 파형과 위상이 동기된 관계에 있는 파형을 발생하는 위상 동기 파형 발생 회로, 및 상기 위상이 동기된 관계에 있는 파형으로부터 위상 정보를 추출하는 위상 정보 추출 회로를 갖는 간접적 위상 검출을 행하고,
    상기 클록 위상의 검출은,
    외부 기준 클록과 상기 클록 발생 회로가 발생하는 클록을 비교하여 위상차를 검출하는 위상차 검출 회로와,
    상기 클록 발생 회로의 출력 클록을 PLL 또는 DLL에 부여했을 때, 상기 PLL 또는 DLL의 위상 검출 회로와의 양쪽을 사용하는 것을 특징으로 하는 클록 발생 장치.
  8. 제7항에 있어서,
    상기 외부 기준 클록과 상기 클록 발생 회로의 출력 위상을 비교한 값은 긴 시정수로 상기 클록 발생 회로의 위상을 제어하고, 상기 PLL 또는 DLL의 위상 검출 회로로부터 얻어지는 위상 정보는 보다 짧은 시정수로 상기 클록 발생 회로의 위상을 제어하는 것을 특징으로 하는 클록 발생 장치.
  9. 외부로부터 공급되는 기준 신호와 내부 클록과의 위상 비교를 행하는 제1 위상 비교기와;
    상기 기준 신호에 위상 동기하여, 이 기준 신호보다도 클록 천이율이 높은 비교용 클록을 발생하는 위상 동기 클록 발생 회로와;
    상기 비교용 클록과 상기 내부 클록과의 위상 비교를 행하는 제2 위상 비교기와;
    상기 제1 위상 비교기에 의해 얻어진 제1 위상차 정보와, 상기 제2 위상 비교기에 의해 얻어진 제2 위상차 정보와의 가산을 행하는 가산기와;
    상기 가산기의 출력에 따라 위상 조정된 상기 내부 클록을 발생하는 내부 클록 발생 회로를 구비하며,
    상기 기준 신호는 복수의 데이터선을 통해 병렬로 전송되는 데이터에 대하여 하나의 데이터 클록선을 통해 전송되는 데이터 클록이고,
    상기 내부 클록은 상기 복수의 데이터선을 통해 전송되는 데이터를 각각 수신하는 복수의 데이터 수신용 클록이며,
    상기 제2 위상 비교기는 상기 데이터 클록선에 대응하여 하나가 설치되고,
    상기 제1 위상 비교기, 상기 가산기 및 상기 내부 클록 발생 회로는 상기 복수의 데이터선에 대응하여 복수개가 설치되며,
    상기 각 가산기는 대응하는 상기 제1 위상 비교기에 의해 얻어진 제1 위상차 정보와 상기 제2 위상 비교기에 의해 얻어진 제2 위상차 정보를 가산하고,
    상기 각 내부 클록 발생 회로는 대응하는 상기 가산기의 출력에 따라 위상 조정된 상기 내부 클록을 발생하는 것을 특징으로 하는 클록 발생 장치.
  10. 삭제
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7869553B1 (en) 2003-01-21 2011-01-11 Altera Corporation Digital phase locked loop circuitry and methods
JP4335586B2 (ja) * 2003-06-11 2009-09-30 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7286069B1 (en) * 2004-05-25 2007-10-23 Cirrus Logic, Inc. Systems and methods for clock mode determination utilizing divide ratio testing
US7599458B2 (en) * 2004-10-19 2009-10-06 Hewlett-Packard Development Company, L.P. System and method to reduce jitter
US7457393B2 (en) * 2004-12-29 2008-11-25 Intel Corporation Clock recovery apparatus, method, and system
JP2006339354A (ja) * 2005-06-01 2006-12-14 Tdk Corp 半導体ｉｃ及びその製造方法、並びに、半導体ｉｃ内蔵モジュール及びその製造方法
US7680232B2 (en) * 2005-01-21 2010-03-16 Altera Corporation Method and apparatus for multi-mode clock data recovery
US7693247B2 (en) * 2005-09-26 2010-04-06 Infineon Technologies Ag Phase locked loop having reduced inherent noise
US7366966B2 (en) * 2005-10-11 2008-04-29 Micron Technology, Inc. System and method for varying test signal durations and assert times for testing memory devices
US7379382B2 (en) 2005-10-28 2008-05-27 Micron Technology, Inc. System and method for controlling timing of output signals
JP4562647B2 (ja) * 2005-11-30 2010-10-13 アイコム株式会社 クロック信号発生装置、クロック信号発生方法及びプログラム
KR100658223B1 (ko) 2005-12-01 2006-12-15 한국전자통신연구원 실시간 위치추적 시스템에서의 고정밀 시각 동기화 장치 및그 방법
US20070180418A1 (en) * 2006-01-30 2007-08-02 Fam Fook T Clock scheme for circuit arrangement
US7583117B2 (en) * 2006-04-20 2009-09-01 Realtek Semiconductor Corp. Delay lock clock synthesizer and method thereof
US7764759B2 (en) * 2006-06-13 2010-07-27 Gennum Corporation Linear sample and hold phase detector for clocking circuits
US8122275B2 (en) 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
US8488186B2 (en) * 2007-01-24 2013-07-16 Xerox Corporation Gradual charge pump technique for optimizing phase locked loop (PLL) function in sub-pixel generation for high speed laser printers switching between different speeds
TWI338502B (en) * 2007-05-15 2011-03-01 Realtek Semiconductor Corp Interpolation method for image picture and image processing apparatus thereof
CN101079632B (zh) * 2007-06-15 2011-09-28 智原科技股份有限公司 低抖动的扩频时钟发生器
JP4438857B2 (ja) * 2007-12-11 2010-03-24 ソニー株式会社 通信システム、受信装置、および受信方法
CN101582691B (zh) * 2008-05-16 2012-09-05 上海全盛微电子有限公司 基于全数字锁相环的去抖电路
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
US8283984B2 (en) * 2009-07-17 2012-10-09 Real Tek Semiconductor Corp. Method and apparatus of phase locking for reducing clock jitter due to charge leakage
US8619934B2 (en) * 2009-08-11 2013-12-31 Texas Instruments Incorporated Clock data recovery system
KR101287224B1 (ko) * 2009-08-24 2013-07-17 후지쯔 가부시끼가이샤 위상 인터폴레이터 및 반도체 회로 장치
TWI413884B (zh) * 2009-11-13 2013-11-01 Realtek Semiconductor Corp 時脈產生器
CN101719765B (zh) * 2009-11-25 2012-01-25 中兴通讯股份有限公司 一种低抖动时钟的产生方法和装置
JP5537192B2 (ja) * 2010-03-04 2014-07-02 スパンション エルエルシー 受信装置及びゲイン設定方法
US8971423B1 (en) * 2010-03-10 2015-03-03 Smsc Holdings S.A.R.L. Systems and methods for locking an oscillator to an incoming data signal
US8570087B2 (en) 2010-12-03 2013-10-29 Huawei Technologies Co., Ltd. Circuitry for clock and method for providing clock signal
US9419594B2 (en) * 2011-01-26 2016-08-16 Texas Instruments Incorporated Clock data recovery system
EP2629424A1 (en) * 2011-04-19 2013-08-21 Mitsubishi Electric Corporation Frequency synthesizer
US9191190B2 (en) * 2011-04-29 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and apparatus for digital host-lock mode in a transceiver
CN103067001B (zh) * 2011-10-24 2016-03-02 中国科学院微电子研究所 高效率射频电源的相位同步电路
US8896386B2 (en) * 2012-03-08 2014-11-25 Mediatek Singapore Pte. Ltd. Calibration device for oscillator and method thereof
US8836394B2 (en) 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
WO2013147839A1 (en) * 2012-03-30 2013-10-03 Intel Corporation On-die all-digital delay measurement circuit
US8760209B2 (en) * 2012-09-27 2014-06-24 Analog Devices, Inc. Apparatus and methods for quadrature clock signal generation
CN103855911B (zh) * 2012-11-28 2016-05-11 中国科学院微电子研究所 射频信号相位可数字式调节的射频电源
TWI513193B (zh) * 2012-11-30 2015-12-11 Global Unichip Corp 相位偏移抵消電路及相關的時脈產生器
US9385858B2 (en) * 2013-02-20 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing phase estimation for clock and data recovery
US9019645B1 (en) * 2013-07-09 2015-04-28 Marvell International Ltd. Applying digital frequency offset to timing loop
JP2015041883A (ja) * 2013-08-22 2015-03-02 株式会社東芝 スイッチ回路
US9490964B2 (en) 2014-11-26 2016-11-08 Qualcomm Incorporated Symbol transition clocking clock and data recovery to suppress excess clock caused by symbol glitch during stable symbol period
CN107800429B (zh) * 2016-08-31 2022-09-30 北京普源精电科技有限公司 一种具有外触发同步功能的信号发生器及信号产生方法
US9978613B1 (en) 2017-03-07 2018-05-22 Texas Instruments Incorporated Method for making lead frames for integrated circuit packages
US10158351B1 (en) 2017-11-20 2018-12-18 International Business Machines Corporation Skew control apparatus and algorithm using a low pass filter
WO2020012550A1 (ja) * 2018-07-10 2020-01-16 株式会社ソシオネクスト 位相同期回路、送受信回路及び集積回路
KR102534241B1 (ko) * 2018-11-05 2023-05-22 에스케이하이닉스 주식회사 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
US11588488B1 (en) * 2021-12-09 2023-02-21 Raytheon Company Dual-loop phase-locking circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595348A (ja) * 1991-10-02 1993-04-16 Fujitsu Ltd Ｐｌｌ回路
US5483180A (en) 1993-12-14 1996-01-09 Chai; Sang-Hoon Data and clock recovery circuit
JP2000013222A (ja) * 1998-06-18 2000-01-14 Nec Ic Microcomput Syst Ltd Ｐｌｌ回路
KR20000022898A (ko) * 1998-09-07 2000-04-25 가네꼬 히사시 Ｐｌｌ회로

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323242A (en) * 1989-01-17 1994-06-21 Hitachi, Ltd. Carrier signal generating circuit in video signal recording/reproducing apparatus
JPH02244820A (ja) * 1989-03-16 1990-09-28 Oki Electric Ind Co Ltd Ｐｌｌ回路
AUPM972594A0 (en) * 1994-11-28 1994-12-22 Curtin University Of Technology Steered frequency phase locked loop
US5666084A (en) * 1995-12-01 1997-09-09 Motorola, Inc. Multi-level demodulator and VCO circuit
US5953386A (en) * 1996-06-20 1999-09-14 Lsi Logic Corporation High speed clock recovery circuit using complimentary dividers
US6236697B1 (en) * 1998-05-28 2001-05-22 Integrated Device Technology, Inc. Clock recovery for multiple frequency input data
US6496555B1 (en) * 1998-07-22 2002-12-17 Nec Corporation Phase locked loop
DE69927601T2 (de) * 1998-11-24 2006-06-22 Giga A/S Ein verfahren und eine schaltung zur wiedergewinnung eines digitalen signales und taktes aus einem empfangenen datensignal
JP3931477B2 (ja) * 1998-12-03 2007-06-13 三菱電機株式会社 クロック再生／識別装置
JP3351407B2 (ja) * 1999-11-24 2002-11-25 日本電気株式会社 光受信器用ｃｄｒ回路
JP3559743B2 (ja) * 1999-12-17 2004-09-02 日本オプネクスト株式会社 位相周波数同期回路および光受信回路
US6606365B1 (en) * 2000-03-02 2003-08-12 Lsi Logic Corporation Modified first-order digital PLL with frequency locking capability
JP3566686B2 (ja) * 2001-10-16 2004-09-15 Ｎｅｃマイクロシステム株式会社 逓倍クロック生成回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595348A (ja) * 1991-10-02 1993-04-16 Fujitsu Ltd Ｐｌｌ回路
US5483180A (en) 1993-12-14 1996-01-09 Chai; Sang-Hoon Data and clock recovery circuit
JP2000013222A (ja) * 1998-06-18 2000-01-14 Nec Ic Microcomput Syst Ltd Ｐｌｌ回路
KR20000022898A (ko) * 1998-09-07 2000-04-25 가네꼬 히사시 Ｐｌｌ회로

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Publication number Publication date
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DE60308286D1 (de) 2006-10-26
JP2004088476A (ja) 2004-03-18
CN1794587B (zh) 2010-11-17

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