CN107800429B - 一种具有外触发同步功能的信号发生器及信号产生方法 - Google Patents

Abstract

本发明提供了具有外触发同步功能的信号发生器及信号产生方法，第一时钟模块，用于产生第一时钟；DAC模块，对第一时钟进行M分频，生成第二时钟；第二时钟模块，对第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能；相位差计算单元，生成相位差数据和波形启动信号；波形产生单元，以第三时钟为工作时钟，根据相位差数据和波形启动信号产生N路并行的第一波形数据；相位调整单元，以第三时钟为工作时钟，根据相位差数据和第一波形数据，生成第二波形数据；并串转换单元，以第二时钟为工作时钟，将第二波形数据转换为一路串行的第三波形数据；DAC模块，以第一时钟为工作时钟，将第三波形数据转换为模拟的波形输出。

Description

一种具有外触发同步功能的信号发生器及信号产生方法

技术领域

本发明涉及信号发生器领域，尤其涉及一种具有外触发同步功能的信号发生器及信号产生方法。

背景技术

本部分旨在为权利要求书中陈述的本发明的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。

信号发生器是一种能提供各种频率、波形和输出电平电信号的设备。在测量各种电信系统或电信设备的振幅特性、频率特性、传输特性及其它电参数时，以及测量元器件的特性与参数时，用作测试的信号源或激励源。从功能上可以将信号发生器划分为函数发生器、任意波形发生器、脉冲发生器、谐波发生器、模拟/数字调制器、扫频发生器、猝发信号发生器。随着电子芯片集成化的发展，借助于可编程逻辑阵列(FPGA)技术，很多信号发生器集上述功能于一身，成为多功能信号发生器。

信号发生器的工作模式之一是在外部触发输入信号的控制下，输出波形。所输出波形可以是上述多功能信号发生器的任意一种，比如函数信号、任意波、脉冲、谐波、调制信号、扫频信号。

外部触发输入信号是信号发生器的外部设备提供的，它同步于外部设备的工作时钟；信号发生器所输出波形则同步于信号发生器的工作时钟。如果外部设备的工作时钟与信号发生器的工作时钟不是同步的，则外部设备所提供的外部触发输入信号与信号发生器的工作时钟也不是同步的，由此导致外部触发输入信号与输出波形不是同步的，即存在抖动。

发明内容

本发明提供一种具有外触发同步功能的信号发生器，以改善触发抖动。

为了达到上述目的，本发明实施例提供一种具有外触发同步功能的信号发生器，包括：第一时钟模块、DAC模块、第二时钟模块、相位差计算单元、波形产生单元、相位调整单元以及并串转换单元；

第一时钟模块，用于产生第一时钟；

所述DAC模块，连接所述第一时钟模块，用于对所述第一时钟进行M分频，生成第二时钟；

所述第二时钟模块，连接所述DAC模块，用于对所述第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能；

所述相位差计算单元，连接所述第二时钟模块，用于根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据和波形启动信号；

所述波形产生单元，连接所述相位差计算单元和第二时钟模块，用于以所述第三时钟为工作时钟，根据所述相位差数据和波形启动信号产生N路并行的第一波形数据；

所述相位调整单元，连接所述第二时钟模块、相位差计算单元和波形产生单元，用于以所述第三时钟为工作时钟，根据所述相位差数据和第一波形数据，生成第二波形数据；

所述并串转换单元，连接所述DAC模块和相位调整单元，用于以所述第二时钟为工作时钟，将所述第二波形数据转换为一路串行的第三波形数据；

所述DAC模块，连接所述并串转换单元，还用于以所述第一时钟为工作时钟，将所述第三波形数据转换为模拟的波形输出。

为了达到上述目的本发明实施例还提供一种具有外触发同步功能的信号产生方法，包括：

产生第一时钟；

对所述第一时钟进行M分频，生成第二时钟；

对所述第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能；

根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据和波形启动信号；

以所述第三时钟为工作时钟，根据所述相位差数据和波形启动信号产生N路并行的第一波形数据；

以所述第三时钟为工作时钟，根据所述相位差数据和第一波形数据，生成第二波形数据；

以所述第二时钟为工作时钟，将所述第二波形数据转换为一路串行的第三波形数据；

以所述第一时钟为工作时钟，将所述第三波形数据转换为模拟的波形输出。

本发明通过相位差计算单元计算相位差、通过相位调整单元插入空闲电平，使得信号发生器的外触发同步功能的触发抖动从N*Tc减小到Tc；本发明的相位差计算方法可减少对时钟管理单元的数量要求；且，本发明的相位差计算单元、相位调整单元实现简单，无需CPU/ARM干预，所额外引入的触发系统延时时间分别为1个第三时钟周期，也就是2*N*Tc，在高速信号发生器领域，由于Tc值很小，所以几乎可以忽略不计。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是一种典型的高速信号发生器的结构示意图；

图2为本发明实施例的具有外触发同步功能的信号发生器的结构示意图；

图3为本发明实施例的第二时钟模块203所产生信号的示意图；

图4为本发明实施例的相位差计算单元204的结构示意图；

图5为本发明实施例的相位调整单元206的结构示意图；

图6是本发明的进行相位调整的一个具体实施例的信号波形图；

图7为本发明实施例的具有外触发同步功能的信号产生方法的处理流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本领域技术技术人员知道，本发明的实施方式可以实现为一种系统、装置、设备、方法或计算机程序产品。因此，本公开可以具体实现为以下形式，即：完全的硬件、完全的软件(包括固件、驻留软件、微代码等)，或者硬件和软件结合的形式。

下面参考本发明的若干代表性实施方式，详细阐释本发明的原理和精神。

所谓高速信号发生器，是指它的采样率较高，通常超过1GSa/S，所输出波形的频率也较高。高速信号发生器对输出波形的相噪有更高的要求(相噪是频域的概念，在时域上对应的概念是抖动)，所以高速信号发生器的DAC工作时钟都不是FPGA提供的，通常由专门的时钟模块，例如模拟锁相环来提供。图1是一种典型的高速信号发生器的结构示意图，其工作原理为：

采样单元，以第三时钟433作为工作时钟，采样外部触发输入信号411，采样结果作为波形启动信号412送给波形产生单元。

波形产生单元，以第三时钟433作为工作时钟，在波形启动信号412有效时开始产生N路并行的第二波形数据422，送给并串转换单元。

并串转换单元，以第二时钟432作为工作时钟，将N路并行的第二波形数据422转换为1路高速的第一波形数据421送给DAC，第一波形数据421的速率是第二波形数据422速率的N倍。

DAC，以第一时钟431作为工作时钟，将第一波形数据421转换为模拟量的波形输出420；DAC还对第一时钟431进行M分频，分频后的第二时钟432提供给并串转换单元、分频单元。

第一时钟模块，产生高速的第一时钟431提供给DAC。第一时钟模块一般为模拟锁相环，它能产生相噪性能好的高速时钟。第一时钟431作为DAC模块的工作时钟，该时钟频率较高，与采样率相等，通常超过1GHz。

分频单元，对第二时钟432进行N/M分频，分频后的第三时钟433提供给波形产生单元。

采样单元、波形产生单元、并串转换单元、分频单元均在FPGA内部实现。FPGA的限制在于它的工作时钟频率不能太高，一般高性能FPGA的内部工作时钟频率不超过300MHz，接口时钟频率则不超过600MHz。不能直接用于采样率超过1GSa/S的高速信号发生器，而是采用了上述时钟解决方案。FPGA接口处的并串转换单元的工作时钟，即第二时钟432的频率为第一时钟431频率的1/M；需要占用FPGA内部大量逻辑资源的波形产生单元的工作时钟，即第三时钟433的频率就更低了，是第一时钟431频率的1/N。

图1中采样单元以第三时钟433采样外部触发输入信号411时，由于第三时钟433、外部触发输入信号411之间的异步关系，会有采样不确定性，随之导致输出波形与外部触发信号之间存在不确定性，也就是所谓的触发抖动，其抖动值为第三时钟433的周期。

本发明的目的在于克服图1所示的信号发生器的缺点，提供一种适用于高速信号发生器的外触发同步方法，将触发抖动值减小到第一时钟的周期，即改善N倍。

图2为本发明实施例的具有外触发同步功能的信号发生器的结构示意图。其中，与图1的信号发生器的不同之处在于，本发明将图1中的分频单元改为第二时钟模块、将图1中的采样单元改为相位差计算单元、并增加相位调整单元。

如图2所示，包括：第一时钟模块201、DAC模块202、第二时钟模块203、相位差计算单元204、波形产生单元205、相位调整单元206以及并串转换单元207。

其中，第一时钟模块201用于产生第一时钟531提供给DAC模块202，其频率以Fc、周期以Tc表示。

所述DAC模块202，连接所述第一时钟模块201，用于对所述第一时钟531进行M分频，生成第二时钟532，其频率为Fc/M，分频后的第二时钟532提供给并串转换单元207、第二时钟模块203；

所述第二时钟模块203，连接所述DAC模块202，用于对所述第二时钟532进行分频和相移，产生第三时钟533、第四时钟组534和第一时钟使能541、第二时钟使能542。

也就是说，第二时钟模块203有3个作用：

(1)对第二时钟532进行N/M分频，M和N为偶数。在本实施例中，M的取值由DAC模块设定，通常为2、4；N值并没有确定的范围，要综合考虑所用FPGA芯片的规模、性能，以及DAC采样时钟频率来选取，一般为2、4、8、16。例如，本实施例中，波形产生单元的工作时钟为第三时钟533，其频率Fc/N，对于现有工艺的FPGA，第三时钟533的频率不宜超过200M，所以N值不宜过小；另一方面，波形产生单元会产生N路并行的第二波形数据522，N值越大，意味着波形产生单元会耗用更多的FPGA资源，所以N值不宜过大。

分频后的第三时钟533提供给波形产生单元205，同时提供给相位差计算单元204、相位调整单元206，第三时钟533的频率Fc/N；

(2)设K＝N/2，对第二时钟532进行K/M分频和相移，产生频率为Fc/K、相移间隔为360°/K的K个时钟，称为第四时钟组534，即第四时钟组534为一组时钟，这组时钟的时间间隔Tap值为Tc；

(3)产生第一时钟使能541、第二时钟使能542，这两个信号均为0、1交替的脉冲信号，信号速率均等于第四时钟组534的频率，第一时钟使能541的相位与第三时钟533相反、第二时钟使能542的相位与第三时钟533相同。

所述相位差计算单元204，连接所述第二时钟模块203，用于根据所述第三时钟533、第四时钟组534、第一时钟使能541、第二时钟使能542以及外部触发输入信号511，生成相位差数据551和波形启动信号512。相位差计算单元204的作用是计算出外部触发输入信号511的有效沿与第三时钟533有效沿之间的时延，即相位差数据551。

所述波形产生单元205，连接所述相位差计算单元204和第二时钟模块203，用于以所述第三时钟533为工作时钟，根据所述相位差数据551和波形启动信号512产生N路并行的第一波形数据521。具体实施时，波形产生单元205以第三时钟533作为工作时钟，产生N路并行的第一波形数据521送给相位调整单元206。波形启动信号512为无效电平时，第一波形数据521均为空闲电平；波形启动信号512为有效电平时，第一波形数据521则为有效波形数据。在本实施例中，可采用N路并行DDS来产生N路第一波形数据。

从波形启动信号512的有效边沿距离第一波形数据521的产生之间有一段延时时间，被称为系统延时。因波形产生算法不同，这个系统延时的时间长度或有不同，但这个时间不会引起触发抖动。

所述相位调整单元206，连接所述第二时钟模块203、相位差计算单元204和波形产生单元205，用于以所述第三时钟533为工作时钟，根据所述相位差数据551和第一波形数据521，生成第二波形数据522.

相位调整单元206以第三时钟533为工作时钟，按照相位差数据551中的无效电平的个数：N-x，对第一波形数据中的第1到第N-x路插入1个空闲电平，以此完成相位调整，其中，x为相位差数据551中的有效电平的个数。

所述并串转换单元207，连接所述DAC模块202和相位调整单元206，用于以所述第二时钟532为工作时钟，将所述第二波形数据522转换为一路串行的第三波形数据523。具体实施时，并串转换单元207以第二时钟532作为工作时钟，将经过相位调整的、N路并行的第二波形数据522，按照1～N的顺序，转换为1路高速串行的第三波形数据523送给DAC模块202，第三波形数据523的速率是第二波形数据522速率的N倍。

所述DAC模块202连接所述并串转换单元，还用于以所述第一时钟231为工作时钟，将所述第三波形数据523转换为模拟的波形输出524。

图3为本发明实施例的第二时钟模块203所产生信号的示意图。如图3所示，第二时钟模块203是对第二时钟532进行频率合成、相移，产生如下信号：第三时钟533，第一时钟使能541，第二时钟使能542，第四时钟组534。其中第四时钟组534为一组时间间隔为Tap的K个时钟，Tap值等于第一时钟周期Tc。

在本发明一实施方式中，第二时钟模块利用FPGA内部丰富的时钟管理单元实现上述功能。但是，本发明不限于此，也可以采用其他软件和硬件结合的方式生成第三时钟533，第一时钟使能541，第二时钟使能542以及第四时钟组534。

图4为本发明实施例的相位差计算单元204的结构示意图。

相位差计算单元204的作用是计算出外部触发输入信号511的有效沿与第三时钟533的有效沿之间的时延，即相位差数据。

相位差计算单元204的输入信号为：第三时钟533、第一时钟使能541、第二时钟使能542、第四时钟组534，以及外部触发输入信号511，输出信号为相位差数据551、波形启动信号512。

在本实施方式中，相位差计算单元204的内部结构比较简单，由4组寄存器构成。

第一组寄存器：

◆共有K个，标号REG1_i，i为1～K；

◆使能输入(图4中标号EN)均为第一时钟使能541；

◆数据输入均为外部触发输入信号511；

◆时钟输入分别为第四时钟组534中的第1～K个；

◆数据输出分别给第二组寄存器中的第1～K个。

第二组寄存器：

◆共有K个，标号REG2_i，i为1～K；

◆使能输入(图中标号EN)均为第二时钟使能542；

◆数据输入分别为第一组寄存器数据输出中的第1～K个；

◆时钟输入分别为第四时钟组534中的第1～K个；

◆数据输出分别给第四组寄存器中的第(K+1)～(K+K)个。

第三组寄存器：

◆共有K个，标号REG3_i，i为1～K；

◆使能输入(图中标号EN)均为第二时钟使能542；

◆数据输入均为外部触发输入信号511；

◆时钟输入分别为第四时钟组534中的第1～K个；

◆数据输出分别给第四组寄存器中的第1～K个。

第四组寄存器：

◆共有2*K个，标号REG4_i，i为1～K，K+1～K+K；

◆数据输入分别为第二组寄存器、第三组寄存器的数据输出中的第1～K个；

◆时钟输入均为第三时钟533；

◆数据输出共有2*K个，构成相位差数据551。其中REG4_K+K的数据输出为相位差数据的最高位(MSB)，REG4_1的数据输出为相位差数据的最低位(LSB)。同时，REG4_1的数据输出还作为波形启动信号512。

按照图4结构，相位差数据551表征了外部触发输入信号511的有效沿与第三时钟533的有效沿之间的时延。相位差数据551的位宽为2*K，也就是N位；以H表示外部触发输入信号511的有效电平、L表示外部触发输入信号511的无效电平，则相位差数据551按照MSB到LSB的顺序，总是由连续(N-x)个L、连续x个H构成，其中x为1～N。

外部触发输入信号511的有效沿与第三时钟533的有效沿之间的时延等于x*Tc。

由于波形启动信号512是寄存器REG4_1在第三时钟533的有效沿处产生的，那么外部触发输入信号511与波形启动信号512之间的时延也是x*Tc。x是不定值，若不加以相位调整，势必会有触发抖动，抖动最大值为x＝N时，也就是N*Tc，本发明通过相位调整单元206来改善触发抖动，将其减小到1个Tc。

既然相位差数据551中有效电平H的个数x表示了外部触发输入信号511的有效沿与第三时钟533的有效沿之间的时延，x越大，时延就越大，则外部触发输入信号511的有效沿与经过并串转换后的第三波形数据523之间的时延就越大。如果在第三波形数据523的起始位置插入N-x个空闲电平，则外部触发输入信号的有效沿与第三波形数据523之间的时延就会始终保持为N*Tc(不考虑固定的系统延时)。

图5为本发明实施例的相位调整单元206的结构示意图。如图5所示，相位调整单元由1个寄存器组(REG)和N个选择器(MUX)构成。寄存器组的工作时钟为第三时钟533，对波形产生单元205输出的N路并行的第一波形数据521延时1个时钟周期(此处时钟指的是第三时钟533)，延时后的数据以第一波形延时数据表示。

将N路并行的第一波形数据、N路并行的第一波形延时数据均送给N个选择器；选择器的控制端为相位差计算单元204送来的相位差数据551。选择器的输出即为第二波形数据522。N个选择器的输出构成了N路并行的第二波形数据522。

假设并串转换单元207按照从1到N的先后顺序，将N路并行的第二波形数据522转换成串行的第三波形数据523；依然以x表示相位差数据511中有效电平的个数，则第i个选择器执行如下算法(i＝1～N)：

1)当i≤(N-x)时，第i个选择器选择第一波形延时数据的第i+x路作为输出；

2)当i＞(N-x)时，第i个选择器选择第一波形数据的第i-(N-x)路作为输出。

执行上述算法后，第二波形数据522中有N-x路就被插入了1个空闲电平，经过并串转换后，相对于插入了N-x个空闲电平，由此完成了相位调整。

本发明实施例的相位差计算单元204、相位调整单元206的实现简单，无需CPU/ARM干预，所额外引入的触发系统延时时间分别为1个第三时钟周期，也就是2*N*Tc，在高速信号发生器领域，由于Tc值很小，所以几乎可以忽略不计。

图6是本发明的进行相位调整的一个具体实施例的信号波形图。

该实施例中，以N＝8为例，即第三时钟的周期是第一时钟的8倍，第一时钟的周期为Tc。

外部触发输入信号的有效边沿与第三时钟有效边沿的时延以时延1表示。本实施例以x＝5为例，所得的相位差数据，按照MSB到LSB的顺序，由连续(N-x)个L、连续x个H构成，其中x为1～N。时延1的时间长度为x*Tc。

时延2表征了第三时钟有效边沿与相位调整前的第三波形数据之间的时间长度，此为系统延时，由并串转换单元所产生，其时间长度是固定的，且值很小，不会引起触发抖动。

相位调整的目的就是按照相位差数据中的无效电平L的个数(N-x)，在第三波形数据的起始处，插入(N-x)个空闲电平。所谓空闲电平是指信号发生器在输出有效波形数据前的数值，也就是图5中所示的相位调整长度，其值为(N-x)*Tc。

经过相位调整后，外部触发输入信号的有效边沿与第三波形数据的有效波形数据之间的时延长度，即总延时：

总延时＝时延1+时延2+相位调整长度

＝x*Tc+时延2+(N-x)*Tc

＝时延2+N*Tc。

其中，时延2、N、Tc均是固定值，因此总延时也是固定值。那么经过相位调整后，触发抖动就被改善到Tc长度。

但是，本发明中，触发抖动是不能完全消除的，原因在于：在相位差计算过程中，第四时钟组是一组相位间隔Tc的时钟，它像是一把梳子，梳齿间隔为Tc。外部触发输入信号与第四时钟组之间是异步关系，那么外部触发输入信号的有效边沿与相邻梳齿的位置依然存在不确定性，不确定性的长度是Tc，也就是本发明的触发抖动为Tc。

此外，尽管在上文详细描述中提及了本发明的具有外触发同步功能的信号发生器的若干单元，但是这种划分仅仅并非强制性的。实际上，根据本发明的实施方式，上文描述的两个或更多单元的特征和功能可以在一个单元中具体化。同样，上文描述的一个单元的特征和功能也可以进一步划分为由多个单元来具体化。

图7为本发明实施例的具有外触发同步功能的信号产生方法的处理流程图，如图所示，包括：

步骤S701，产生第一时钟；

步骤S702，对所述第一时钟进行M分频，生成第二时钟；

步骤S703，对所述第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能；

步骤S704，根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据和波形启动信号；

步骤S705，以所述第三时钟为工作时钟，根据所述相位差数据和波形启动信号产生N路并行的第一波形数据；

步骤S706，以所述第三时钟为工作时钟，根据所述相位差数据和第一波形数据，生成第二波形数据；

步骤S707，以所述第二时钟为工作时钟，将所述第二波形数据转换为一路串行的第三波形数据；

步骤S708，以所述第一时钟为工作时钟，将所述第三波形数据转换为模拟的波形输出。

在本实施例的步骤S703中，所述对所述第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能，具体包括：

对所述第二时钟进行N/M分频，生成第三时钟；

对所述第二时钟进行K/M分频和相移，产生第四时钟组，其中，K＝N/2；

产生频率等于所述第四时钟组的频率，相位与所述第三时钟相反的脉冲信号；以及

产生频率等于所述第四时钟组的频率，相位与所述第三时钟相同的脉冲信号。

在本实施例的步骤S704中，所述根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据，具体包括：

计算所述外部触发输入信号的有效沿与所述第三时钟有效沿之间的时延，生成N位的相位差数据。

在本实施例的步骤S704中，还包括：将所述N位的相位差数据的最低位作为所述波形启动信号。

在本实施例的步骤S706中，所述根据所述相位差数据和第一波形数据，生成第二波形数据，具体包括：

以所述第三时钟为工作时钟，按照所述相位差数据中的无效电平的个数N-x，对所述第一波形数据中的第1到第N-x路插入一个空闲电平，生成相位调整后的所述第二波形数据，其中，x为所述相位差数据中的有效电平的个数。

应当注意，尽管在附图中以特定顺序描述了本发明方法的操作，但是，这并非要求或者暗示必须按照该特定顺序来执行这些操作，或是必须执行全部所示的操作才能实现期望的结果。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。

本发明的具有外触发同步功能的信号发生器及信号产生方法具有以下有益效果：

1、本发明通过相位差计算单元计算相位差、通过相位调整单元插入空闲电平，使得信号发生器的外触发同步功能的触发抖动从图1所示的信号发生器的N*Tc减小到Tc。其中，相位差计算单元可以计算出外部触发输入信号的有效沿与第三时钟有效沿之间的时延，其精度由第四时钟组中K个时钟的时钟间隔Tap，Tap越小，相位差计算精度就越高。

2、第二时钟模块仅产生了K＝N/2个时钟构成第四时钟组，但在相位差计算单元中，因为第一时钟使能、第二时钟使能的作用，却可以计算1～N个Tc范围内的相位差，因此可以节约一半对第四时钟组的数量要求。它的意义在于：FPGA内部用以实现频率合成、相移的是时钟管理单元，但时钟管理单元所输出的时钟数量是有限的，通常不超过6个。因此，本发明的相位差计算方法可减少对时钟管理单元的数量要求。

3、本发明的相位差计算单元、相位调整单元实现简单，无需CPU/ARM干预，所额外引入的触发系统延时时间分别为1个第三时钟周期，也就是2*N*Tc，在高速信号发生器领域，由于Tc值很小，所以几乎可以忽略不计。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (11)

1.一种具有外触发同步功能的信号发生器，其特征在于，包括：第一时钟模块、DAC模块、第二时钟模块、相位差计算单元、波形产生单元、相位调整单元以及并串转换单元；

第一时钟模块，用于产生第一时钟；

所述DAC模块，连接所述第一时钟模块，用于对所述第一时钟进行M分频，生成第二时钟；

所述第二时钟模块，连接所述DAC模块，用于对所述第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能；

所述相位差计算单元，连接所述第二时钟模块，用于根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据和波形启动信号；

所述波形产生单元，连接所述相位差计算单元和第二时钟模块，用于以所述第三时钟为工作时钟，根据所述相位差数据和波形启动信号产生N路并行的第一波形数据；

所述相位调整单元，连接所述第二时钟模块、相位差计算单元和波形产生单元，用于以所述第三时钟为工作时钟，根据所述相位差数据和第一波形数据，生成第二波形数据；

所述并串转换单元，连接所述DAC模块和相位调整单元，用于以所述第二时钟为工作时钟，将所述第二波形数据转换为一路串行的第三波形数据；

所述DAC模块，连接所述并串转换单元，还用于以所述第一时钟为工作时钟，将所述第三波形数据转换为模拟的波形输出。

2.根据权利要求1所述的具有外触发同步功能的信号发生器，其特征在于，所述第二时钟模块具体用于：

对所述第二时钟进行N/M分频，生成第三时钟；

对所述第二时钟进行K/M分频和相移，产生第四时钟组，其中，K＝N/2；

产生频率等于所述第四时钟组的频率，相位与所述第三时钟相反的脉冲信号；以及

产生频率等于所述第四时钟组的频率，相位与所述第三时钟相同的脉冲信号。

3.根据权利要求2所述的具有外触发同步功能的信号发生器，其特征在于，所述相位差计算单元由四组寄存器组构成，其根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据，具体包括：

计算所述外部触发输入信号的有效沿与所述第三时钟有效沿之间的时延，生成N位的相位差数据。

4.根据权利要求3所述的具有外触发同步功能的信号发生器，其特征在于，将所述N位的相位差数据的最低位作为所述波形启动信号。

5.根据权利要求4所述的具有外触发同步功能的信号发生器，其特征在于，所述相位调整单元根据所述相位差数据和第一波形数据，生成第二波形数据，具体包括：

以所述第三时钟为工作时钟，按照所述相位差数据中的无效电平的个数N-x，对所述第一波形数据中的第1到第N-x路插入一个空闲电平，生成相位调整后的所述第二波形数据，其中，x为所述相位差数据中的有效电平的个数。

6.根据权利要求5所述的具有外触发同步功能的信号发生器，其特征在于，所述相位调整单元由一个寄存器组和N个选择器构成；

所述寄存器组以所述第三时钟为工作时钟，对所述波形产生单元输出的N路并行的第一波形数据延时1个时钟周期，生成N路并行的第一波形延时数据并传送给所述N个选择器；

所述N个选择器的控制端为所述相位差数据，根据所述N路并行的第一波形数据和N路并行的第一波形延时数据生成N路并行的第二波形数据。

7.一种具有外触发同步功能的信号产生方法，其特征在于，包括：

产生第一时钟；

对所述第一时钟进行M分频，生成第二时钟；

对所述第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能；

根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据和波形启动信号；

以所述第三时钟为工作时钟，根据所述相位差数据和波形启动信号产生N路并行的第一波形数据；

以所述第三时钟为工作时钟，根据所述相位差数据和第一波形数据，生成第二波形数据；

以所述第二时钟为工作时钟，将所述第二波形数据转换为一路串行的第三波形数据；

以所述第一时钟为工作时钟，将所述第三波形数据转换为模拟的波形输出。

8.根据权利要求7所述的具有外触发同步功能的信号产生方法，其特征在于，所述对所述第二时钟进行分频和相移，产生第三时钟、第四时钟组和第一时钟使能、第二时钟使能，具体包括：

对所述第二时钟进行N/M分频，生成第三时钟；

对所述第二时钟进行K/M分频和相移，产生第四时钟组，其中，K＝N/2；

产生频率等于所述第四时钟组的频率，相位与所述第三时钟相反的脉冲信号；以及

产生频率等于所述第四时钟组的频率，相位与所述第三时钟相同的脉冲信号。

9.根据权利要求8所述的具有外触发同步功能的信号产生方法，其特征在于，所述根据所述第三时钟、第四时钟组、第一时钟使能、第二时钟使能以及外部触发输入信号，生成相位差数据，具体包括：

计算所述外部触发输入信号的有效沿与所述第三时钟有效沿之间的时延，生成N位的相位差数据。

10.根据权利要求9所述的具有外触发同步功能的信号产生方法，其特征在于，还包括：

将所述N位的相位差数据的最低位作为所述波形启动信号。

11.根据权利要求10所述的具有外触发同步功能的信号产生方法，其特征在于，所述根据所述相位差数据和第一波形数据，生成第二波形数据，具体包括：

以所述第三时钟为工作时钟，按照所述相位差数据中的无效电平的个数N-x，对所述第一波形数据中的第1到第N-x路插入一个空闲电平，生成相位调整后的所述第二波形数据，其中，x为所述相位差数据中的有效电平的个数。

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