CN218181513U

CN218181513U - 一种i2s主从模式控制电路

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Publication number: CN218181513U
Application number: CN202220218022.5U
Authority: CN
Inventors: 刘先博; 顾大晔; 黄光红; 韩琼磊; 王媛; 刘国成
Original assignee: Anhui Core Century Technology Co ltd
Current assignee: Anhui Core Century Technology Co ltd
Priority date: 2022-01-26
Filing date: 2022-01-26
Publication date: 2022-12-30
Anticipated expiration: 2032-01-26

Abstract

本实用新型公开了一种I2S主从模式控制电路，主要由I2S主机模块、I2S从机模块、时钟产生单元构成，时钟产生单元用于产生串行时钟SCLK；I2S主机模块和I2S从机模块经过选择开关接入APB总线，通过APB总线连接SoC处理器，选择开关由主从选择位控制；I2S主机模块和I2S从机模块的数据端口均连接输入输出配置单元，输入输出配置单元由主从选择位控制；当主从选择位＝1时，IO引脚输出串行时钟SCLK和帧同步信号WS，并发送至芯片外设；当主从选择位＝0时，芯片外设的串行时钟SCLK和帧同步信号WS从IO引脚输入。基于本实用新型的芯片可灵活配置芯片I2S外设工作于主机模式或从机模式。

Description

一种I2S主从模式控制电路

技术领域

本实用新型涉及I2S设备技术领域，尤其是一种I2S主从模式控制电路。

背景技术

I2S(Inter—IC Sound)总线，又称集成电路内置音频总线，是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准。I2S有3个主要信号：1、串行时钟SCLK，也叫位时钟BCLK，即对应数字音频的每一位数据，SCLK都有1个脉冲，SCLK的频率＝2×采样频率×采样位数；2、帧时钟LRCK，也称WS，用于切换左右声道的数据，LRCK为“1”则表示正在传输的是右声道数据，为“0”则表示正在传输的是左声道数据，LRCK的频率等于采样频率；3、串行数据SDATA，就是用二进制补码表示的音频数据。

在I2S总线中，任何设备都可以通过提供必需的时钟信号成为系统的主导设备(即主机)，而从属设备(即从机)通过外部时钟信号来得到它的内部时钟信号，也就是说任何设备既可以作为主机，也可以作为从机。然而，现有的音频处理芯片普遍仅支持一种芯片外设。在芯片设计时，将芯片外设设计成主机后，将不能再应用于从机模式；将芯片外设设计成从机后，也将不能再应用于主机模式。

实用新型内容

针对现有芯片仅支持一种芯片外设的问题，本实用新型提供一种I2S主从模式控制电路，将I2S主机和I2S从机封装到一起，并通过同步时序逻辑电路实现主从模式的切换。

一种I2S主从模式控制电路，主要由I2S主机模块、I2S从机模块、时钟产生单元构成；所述时钟产生单元用于产生串行时钟SCLK，并通过AHB总线连接SoC处理器；所述I2S主机模块和所述I2S从机模块经过选择开关接入APB总线，通过APB总线连接SoC处理器；选择开关由主从选择位控制，当主从选择位＝1时选通I2S主机模块，当主从选择位＝0时选通I2S从机模块，主从选择位位于系统配置寄存器中，由SoC处理器通过AHB总线传输至所述时钟产生单元；所述I2S主机模块和所述I2S从机模块的数据端口均连接输入输出配置单元，输入输出配置单元对外形成IO引脚；所述输入输出配置单元由主从选择位控制，当主从选择位＝1时，IO引脚输出串行时钟SCLK和帧同步信号WS，并发送至芯片外设；当主从选择位＝0时，芯片外设的串行时钟SCLK和帧同步信号WS从IO引脚输入。

进一步的，所述时钟产生单元由主从选择位控制启用和禁用，当主从选择位＝1时，时钟产生单元启用，当主从选择位＝0时，时钟产生单元禁用。

进一步的，所述时钟产生单元还用于产生主时钟，主时钟为主从选择位＝1时，外部音频解码芯片的工作时钟MCLK。

进一步的，所述时钟产生单元主要由分频器和选择器构成，晶振时钟分两路连接第一选择器，一路直接接入第一选择器，另一路通过第一分频器接入第一选择器，第一选择器根据场景需要选择后输出主时钟；主时钟一路直接输出，另一路通过第二分频器输出串行时钟并输入第二选择器，第二选择器另一路输入为芯片外设从IO引脚输入的串行时钟，第二选择器根据主从选择位选择后向芯片I2S输出正反相的串行时钟；当主从选择位＝1时，第二选择器输出主时钟经过第二分频器产生的串行时钟；当主从选择位＝0时，第二选择器输出芯片外设从IO引脚输入的串行时钟。

进一步的，第一选择器的两条输入支路和主时钟通过第二分频器输出串行时钟的支路均设置有由SoC处理器控制的门控开关。

进一步的，I2S主从模式控制电路还包括时钟复位单元，所述时钟复位单元用于选择时钟输入源，产生各路时钟对应的满足异步复位同步释放逻辑的复位信号。

进一步的，I2S主从模式控制电路还包括分频系数实时配置单元，用于实时更新系统配置寄存器中的分频系数。

本实用新型的有益效果：1、可灵活配置芯片I2S外设工作于主机模式或从机模式；2、可根据I2S工作状态产生/关断时钟信号，降低芯片功耗；3、芯片I2S外设工作于主机模式时，可通过系统配置寄存器实现对音频设备典型采样频率的实时配置。

附图说明

图1是实施例1中I2S主从模式控制电路的结构框图；

图2是实施例1中时钟产生单元的结构框图；

图3是实施例1中分频系数实时配置单元的结构框图；

图4是实施例1中分频系数实时配置时序图。

具体实施方式

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。本实用新型的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本实用新型限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本实用新型的原理和实际应用，并且使本领域的普通技术人员能够理解本实用新型从而设计适于特定用途的带有各种修改的各种实施例。

实施例1

一种I2S主从模式控制电路，如图1所示，主要由I2S主机模块、I2S从机模块、时钟产生单元构成。参照图1所示，所述时钟产生单元输入晶振时钟I2SCLK，输出串行时钟SCLK和主时钟MCLK，其中主时钟MCLK为主从选择位＝1时，外部音频解码芯片的工作时钟，主时钟并不是I2S协议中的信号，而是本实施例为了使得芯片适用于更多应用场景而特别设计的时钟。主时钟MCLK的频率通常是串行时钟SCLK频率的4倍。

图1中的主从选择位，位于系统配置寄存器中，由SoC处理器配置，并通过AHB总线传输至时钟产生单元。主从选择位＝1，表示芯片作为I2S主机；主从选择位＝0，表示芯片作为I2S从机。

时钟产生单元的具体电路结构可以基于现有硬件电路实现，本实施例采用的时钟产生单元的结构框图如图2所示，主要由分频器和选择器构成。

晶振时钟i2s_osc_clk分两路连接第一选择器MUX1，一路直接接入第一选择器MUX1，另一路通过第一分频器DIV1接入第一选择器MUX1，第一选择器MUX1根据场景需要选择后输出主时钟i2s_mclk。

主时钟i2s_mclk一路直接输出i2s_mclk_out，另一路通过第二分频器DIV2输出串行时钟i2s_sclk_out，并将串行时钟i2s_sclk_out输入第二选择器MUX2；第二选择器MUX2另一路输入为芯片外设从IO引脚输入的串行时钟i2s_sclk_in，第二选择器MUX2根据主从选择位选择后，向芯片I2S输出正反相的串行时钟i2s_sclk、i2s_n_sclk。

当主从选择位＝1时，第二选择器MUX2输出主时钟经过第二分频器DIV2产生的串行时钟i2s_sclk_out；当主从选择位＝0时，第二选择器MUX2输出芯片外设从IO引脚输入的串行时钟i2s_sclk_in。

图2中，第一选择器的两条输入支路和主时钟通过第二分频器输出串行时钟的支路均设置有门控开关CG，SoC处理器通过配置门控开关CG，实现启用/禁用时钟，进而适时关闭时钟，达到降低功耗的效果。

由于芯片作为I2S从机时，接收作为I2S主机的芯片外设串行时钟即可，此时的时钟产生单元无需工作。因此，为了进一步降低功耗，所述时钟产生单元由主从选择位控制启用和禁用，当主从选择位＝1时，时钟产生单元启用，当主从选择位＝0时，时钟产生单元禁用。

主从选择位除了用于启用/禁用时钟产生单元，起到降低能耗的作用之外，还用于控制I2S主、从模块的切换。此处的主机模块、从机模块即为主机、从机之意，以模块称之，仅为区分芯片内外的I2S设备。

在本实施例中，主从选择位控制I2S主、从模块的切换的方式为：所述I2S主机模块和所述I2S从机模块经过选择开关接入APB总线(I2S主机模块、I2S从机模块内置APB接口)，通过APB总线连接SoC处理器，选择开关由主从选择位控制，当主从选择位＝1时选通I2S主机模块，当主从选择位＝0时选通I2S从机模块。

当芯片I2S工作于主机模式时，向作为I2S从机的芯片外设输出串行时钟SCLK和帧同步信号WS。当SoC处理器发送数据时，从I2S主机模块的发送FIFO中发出数据；当SoC处理器接收数据时，从I2S主机模块的接收FIFO中读取数据。

当芯片I2S工作于从机模式时，作为I2S主机的芯片外设向作为从机的芯片I2S输入串行时钟SCLK和帧同步信号WS。当SoC处理器发送数据时，从I2S从机模块的发送FIFO中发出数据；当SoC处理器接收数据时，从I2S从机模块的接收FIFO中读取数据。

由此可见，芯片与芯片外设连接的数据引脚需要根据芯片I2S的工作模式，在输入、输出之间切换，为此，本实施例将I2S主机模块和I2S从机模块的数据端口均连接输入输出配置单元，输入输出配置单元对外形成IO引脚。

输入输出配置单元由主从选择位控制，当主从选择位＝1时，IO引脚配置为输出引脚，输出串行时钟SCLK和帧同步信号WS，并发送至芯片外设；当主从选择位＝0时，IO引脚配置为输入引脚，芯片外设的串行时钟SCLK和帧同步信号WS从IO引脚输入。

I2S主从模式控制电路还包括时钟复位单元，所述时钟复位单元根据SoC处理器通过APB总线传输来的复位信号产生i2s_osc_clk、i2s_mclk、i2s_clk等时钟对应的复位信号。

在数字电路中，直接在一个时钟域采样另一个时钟域中的多位数据，可能出现亚稳态的危险，数据存在出现错误的概率。为此，I2S主从模式控制电路还包括分频系数实时配置单元，用于实时更新配置寄存器中的分频系数。分频系数实时配置单元的原理图如图3所示，分频系数实时配置时序图如图4所示。系统配置寄存器中的分频系数在AHB时钟域，SoC处理器通过AHB总线实时配置寄存器。

参照图3，在每个hclk时钟周期对比当前周期与前一周期中的分频系数reg，若分频系数reg发生改变，则产生高脉冲div_updt信号；利用时钟i2s_clk对div_updt信号进行打拍，得到同步后的div_updt信号div_updt_synced，并作为更新标志信号，使得分频系数在更新标志信号出现之后(此时AHB时钟域的数据已经达到稳定状态)再进行配置，保证了AHB时钟域配置寄存器的多位数据稳定，从而对时钟进行安全分频。

显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域及相关领域的普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本实用新型保护的范围。

Claims

1.一种I2S主从模式控制电路，其特征在于，主要由I2S主机模块、I2S从机模块、时钟产生单元构成；

所述时钟产生单元用于产生串行时钟SCLK，并通过AHB总线连接SoC处理器；

所述I2S主机模块和所述I2S从机模块经过选择开关接入APB总线，通过APB总线连接SoC处理器；选择开关由主从选择位控制，当主从选择位＝1时选通I2S主机模块，当主从选择位＝0时选通I2S从机模块，主从选择位位于系统配置寄存器中，由SoC处理器通过AHB总线传输至所述时钟产生单元；

所述I2S主机模块和所述I2S从机模块的数据端口均连接输入输出配置单元，输入输出配置单元对外形成IO引脚；所述输入输出配置单元由主从选择位控制，当主从选择位＝1时，IO引脚输出串行时钟SCLK和帧同步信号WS，并发送至芯片外设；当主从选择位＝0时，芯片外设的串行时钟SCLK和帧同步信号WS从IO引脚输入。

2.根据权利要求1所述的I2S主从模式控制电路，其特征在于，所述时钟产生单元由主从选择位控制启用和禁用，当主从选择位＝1时，时钟产生单元启用，当主从选择位＝0时，时钟产生单元禁用。

3.根据权利要求1所述的I2S主从模式控制电路，其特征在于，所述时钟产生单元还用于产生主时钟，主时钟为主从选择位＝1时，外部音频解码芯片的工作时钟MCLK。

4.根据权利要求3所述的I2S主从模式控制电路，其特征在于，所述时钟产生单元主要由分频器和选择器构成，晶振时钟分两路连接第一选择器，一路直接接入第一选择器，另一路通过第一分频器接入第一选择器，第一选择器根据场景需要选择后输出主时钟；

主时钟一路直接输出，另一路通过第二分频器输出串行时钟并输入第二选择器，第二选择器另一路输入为芯片外设从IO引脚输入的串行时钟，第二选择器根据主从选择位选择后向芯片I2S输出正反相的串行时钟；当主从选择位＝1时，第二选择器输出主时钟经过第二分频器产生的串行时钟；当主从选择位＝0时，第二选择器输出芯片外设从IO引脚输入的串行时钟。

5.根据权利要求4所述的I2S主从模式控制电路，其特征在于，第一选择器的两条输入支路和主时钟通过第二分频器输出串行时钟的支路均设置有由SoC处理器控制的门控开关。

6.根据权利要求1所述的I2S主从模式控制电路，其特征在于，还包括时钟复位单元，所述时钟复位单元用于选择时钟输入源，产生各路时钟对应的满足异步复位同步释放逻辑的复位信号。

7.根据权利要求1所述的I2S主从模式控制电路，其特征在于，还包括分频系数实时配置单元，用于实时更新系统配置寄存器中的分频系数。