CN106982056B - 一种保持分频时钟相位一致的方法及分频电路 - Google Patents

一种保持分频时钟相位一致的方法及分频电路 Download PDF

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Abstract

本发明公开了一种保持分频时钟相位一致的方法及分频电路，包括：将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通；所述第一分频器位于固化模块的外部，所述第二分频器位于所述固化模块的内部；通过所述第一分频器和所述第二分频器对源时钟信号分别进行分频，在所述第一分频器的最后一级寄存器的Q输出端输出第一分频信号，在所述第二分频器的最后一级寄存器的Q输出端输出第二分频信号；其中，所述第一分频信号与所述第二分频信号的相位一致。

Description

一种保持分频时钟相位一致的方法及分频电路
技术领域
本发明涉及集成电路领域中的分频技术，尤其涉及一种保持分频时钟相位一致的方法及分频电路。
背景技术
随着消费类电子的迅猛发展，芯片的功能越来越复杂，规模也越来越大。芯片中集成的模块也越来越大、越来越复杂，如处理器、存储模块等。为了方便全芯片的综合实现，这些大的模块通常采用单独固化(harden)的方式合入全芯片网表(netlist)中。
为了适应芯片的不同应用场景，芯片内有些大模块的时钟源往往比较多样，有适应高性能的高频时钟，也有适应低功耗需要的低频时钟。其中这些大的模块也会根据自身功能特点划分不同的功能模式，不同的功能模式将需要不同的时钟源；在不同的功能模式下还可能会需要多个时钟，并且不同时钟间还会有分频比和相位的要求。
在个别芯片应用场景中，同一时钟源及其分频时钟要同时送给某个大模块，同时分频时钟又要送给其他模块，并且这些模块间又有数据交互。如果该大模块采用单独固化的方式，为了方便实现该模块对源时钟和其分频时钟的相位要求，需要将源时钟及其用于产生分频时钟的分频模块放置在需要单独固化的大模块中，由源时钟分频产生分频时钟的分频动作在固化模块内部实现。对于单独固化的模块，是不适宜将分频时钟输出给其他模块用的，因为固化的模块有时钟输入和时钟输出将会导致综合实现时很难做到全芯片的时序收敛。为了提供分频时钟给其他模块用，只能在固化的大模块外面复制一个分频模块来产生分频时钟提供其他模块。由于这些模块间基于分频时钟有数据交互，随着全芯片布局布线越来越大，存在数据交互的两个寄存器的时钟又是由两个不同的分频器产生，如何保证固化模块内外分频器产生分频时钟相位一致，便成为模块功能正确与否的关键，对于此问题，相关技术尚未解决。
发明内容
为解决上述技术问题，本发明实施例提供了一种保持分频时钟相位一致的方法及分频电路。
本发明实施例提供的保持分频时钟相位一致的方法，包括：
将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通；所述第一分频器位于固化模块的外部，所述第二分频器位于所述固化模块的内部；
通过所述第一分频器和所述第二分频器对源时钟信号分别进行分频，在所述第一分频器的最后一级寄存器的Q输出端输出第一分频信号，在所述第二分频器的最后一级寄存器的Q输出端输出第二分频信号；其中，所述第一分频信号与所述第二分频信号的相位一致。
本发明实施例中，所述将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通，包括：
将所述第一分频器的最后一级寄存器的D输入端引出；
将所述第二分频器的最后一级寄存器的D输入端与输入源断开，将所述第一分频器引出的D输入端接至所述第二分频器的D输入端。
本发明实施例中，所述方法还包括：
在所述第一分频器最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端之间，设置流水线(PIPELINE)寄存器。
本发明实施例中，所述第一分频器中的寄存器和所述第二分频器中的寄存器由D触发器组成。
本发明实施例中，所述PIPELINE寄存器由D触发器组成。
本发明实施例提供的分频电路，包括：第一分频器、第二分频器；所述第一分频器位于固化模块的外部，所述第二分频器位于所述固化模块的内部；所述第一分频器的最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端连通；
所述第一分频器，用于对源时钟信号进行分频，在所述第一分频器的最后一级寄存器的Q输出端输出第一分频信号；
所述第二分频器，用于对所述源时钟信号进行分频，在所述第二分频器的最后一级寄存器的Q输出端输出第二分频信号；
其中，所述第一分频信号与所述第二分频信号的相位一致。
本发明实施例中，所述第二分频器的最后一级寄存器的D输入端与输入源断开；
所述第一分频器的最后一级寄存器的D输入端引出后，接至所述第二分频器的D输入端。
本发明实施例中，在所述第一分频器最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端之间，设置有PIPELINE寄存器。
本发明实施例中，所述第一分频器中的寄存器和所述第二分频器中的寄存器由D触发器组成。
本发明实施例中，所述PIPELINE寄存器由D触发器组成。
本发明实施例的技术方案中，第一分频器位于固化模块的外部，第二分频器位于所述固化模块的内部；将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通；这样，通过所述第一分频器和所述第二分频器对源时钟信号分别进行分频，在所述第一分频器的最后一级寄存器的Q输出端输出第一分频信号，在所述第二分频器的最后一级寄存器的Q输出端输出第二分频信号；所述第一分频信号与所述第二分频信号的相位一致。可见，本发明实施例的技术方案不仅保证了单独的固化(harden)模块的易实现性，又保证了单独固化模块内外分频时钟的相位一致性，从而保证电路功能的正确性，符合当前系统级芯片(SOC，System-on-a-Chip)设计复杂性的需求。
附图说明
图1为分布式分频时钟架构示意图；
图2为本发明实施例的保持分频时钟相位一致的方法的流程示意图；
图3为本发明实施例的分布式分频时钟相位对齐示意图一；
图4为本发明实施例的分布式分频时钟相位对齐示意图二；
图5为本发明实施例的分布式分频时钟相位对齐示意图三；
图6为本发明实施例的分频电路的结构组成示意图。
具体实施方式
为了能够更加详尽地了解本发明实施例的特点与技术内容，下面结合附图对本发明实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本发明实施例。
随着SOC设计规模的不断增大，在芯片设计中出现很多单独固化(harden)的模块，称为固化模块，这些固化模块的时钟关系有些还比较复杂、多样，这种情况下便较为容易产生分布式时钟分频的情况。如图1所示，Harden_module模块是单独固化的，为固化模块。该模块需要的时钟也较为复杂，需要芯片顶层输入top_wclk时钟，并在该模块内部做4分频产生module_div_wclk时钟。
由于这个模块是单独固化实现的，将内部分频时钟module_div_wclk保留供内部寄存器使用，与此同时，输出给模块外部寄存器使用，这样不利于Harden_module的固化实现，因为受限于module_div_wclk时钟的时序收敛困难。为了保证功能的正确性，需要在Harden_module外部，来实现对top_wclk的分频操作，从而产生OUT_div_wclk提供给外部模块使用。
在具体芯片实现过程中，Harden_module内外两个分频器所使用的复位源可能并不一样，或者时钟树分叉生长等原因，从而导致内外两个分频器退出复位态的时间点就可能不同，进而导致两个分频器产生的分频时钟MODULE_DIV_wclk和OUT_DIV_wclk相位并不相同。在逻辑功能上，是需要MODULE_DIV_wclk和OUT_DIV_wclk相位一致，并彼此驱动寄存器间存在数据交互，如果相位不一样，便会导致功能异常。
基于此，本发明实施例提供了一种保持分频时钟相位一致的方法，如图2所示，所述保持分频时钟相位一致的方法包括以下步骤：
步骤201：将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通；所述第一分频器位于固化模块的外部，所述第二分频器位于所述固化模块的内部。
在分布式分频时钟场景中，在单独固化模块内外都存在分频器，本示例将位于固化模块外部的分频器称为第一分频器，将位于固化模块内部的分频器称为第二分频器。
两个分频器输出时钟相位不能对齐，是因为两个分频器最后一级寄存器(也即时钟输出寄存器)的D输入端的输入不同，从而导致各自的Q输出端输出不同，即输出时钟相位不一致。
根据时钟相位不能对齐产生原因，本发明实施例将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通。
如图3所示，将Harden_module内外部分频器的D输入端连通。
更为具体地，将所述第一分频器的最后一级寄存器的D输入端引出；将所述第二分频器的最后一级寄存器的D输入端与输入源断开，将所述第一分频器引出的D输入端接至所述第二分频器的D输入端。
如图4所示，将Harden_module外部的分频器的最后一级寄存器找到，并将该寄存器的D输入端引出；将Harden_module内部分频器最后一级寄存器找到，并将该寄存器的D输入端与输入源断开，将外部分频器引出的D输入端接至该寄存器的D输入端。这里，本示例以分频器为4分频器(DIV4)为例进行解释说明。在外部分频器DIV4中，找到最后一级输出寄存器(clko)，将该寄存器的D输入端引出；在内部分频器DIV4中，找到最后一级寄存器(clko)，将其原有的D输入端逻辑打断，将外部分频器引出的D输入端接至该寄存器D输入端，这样便能保证内外部分频器最后一级寄存器D输入端是一致的，从而保证内外部分频器输出的时钟相位是一致的。
本发明实施例中，将固化模块外部分频器最后一级寄存器的D输入端连接至内部分频器最后一级寄存器的D输入端，更加易于固化模块时钟收敛。
在具体实现过程中，固化模块内外分频器所用高频时钟由于时钟树生成差异，内部分频器时钟上升沿可能会在外部分频器时钟上升沿之前到来，可能导致外部分频器的D输入端引入内部分频器后，时序难于收敛。为此，在所述第一分频器最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端之间，设置PIPELINE寄存器。如图5所示，在寄存器D输入端引出路径上插入PIPELINE寄存器，来缓解时序紧张。
步骤202：通过所述第一分频器和所述第二分频器对源时钟信号分别进行分频，在所述第一分频器的最后一级寄存器的Q输出端输出第一分频信号，在所述第二分频器的最后一级寄存器的Q输出端输出第二分频信号；其中，所述第一分频信号与所述第二分频信号的相位一致。
本发明实施例中，所述第一分频器中的寄存器和所述第二分频器中的寄存器由D触发器组成。所述PIPELINE寄存器由D触发器组成。
本发明实施例，解决了分布式分频时钟相位无法对齐的问题，易于前后端实现，为当前芯片规模不断增大提供了基础，带来了方便。
图6为本发明实施例的分频电路的结构组成示意图，如图6所示，所述分频电路包括：第一分频器61、第二分频器62；所述第一分频器61位于固化模块63的外部，所述第二分频器62位于所述固化模块63的内部；所述第一分频器61的最后一级寄存器的D输入端与所述第二分频器62的最后一级寄存器的D输入端连通；
所述第一分频器61，用于对源时钟信号进行分频，在所述第一分频器61的最后一级寄存器的Q输出端输出第一分频信号；
所述第二分频器62，用于对所述源时钟信号进行分频，在所述第二分频器62的最后一级寄存器的Q输出端输出第二分频信号；
其中，所述第一分频信号与所述第二分频信号的相位一致。
本发明实施例中，所述第二分频器62的最后一级寄存器的D输入端与输入源断开；
所述第一分频器61的最后一级寄存器的D输入端引出后，接至所述第二分频器62的D输入端。
本发明实施例中，在所述第一分频器61最后一级寄存器的D输入端与所述第二分频器62的最后一级寄存器的D输入端之间，设置有PIPELINE寄存器。
本发明实施例中，所述第一分频器61中的寄存器和所述第二分频器62中的寄存器由D触发器组成。所述PIPELINE寄存器由D触发器组成。
本领域技术人员应当理解，图6所示的分频电路的实现可参照前述保持分频时钟相位一致的方法的相关描述而理解。
本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种保持分频时钟相位一致的方法，其特征在于，所述方法包括：
将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通；所述第一分频器位于固化模块的外部，所述第二分频器位于所述固化模块的内部；
通过所述第一分频器和所述第二分频器对源时钟信号分别进行分频，在所述第一分频器的最后一级寄存器的Q输出端输出第一分频信号，在所述第二分频器的最后一级寄存器的Q输出端输出第二分频信号；其中，所述第一分频信号与所述第二分频信号的相位一致；
所述将第一分频器的最后一级寄存器的D输入端与第二分频器的最后一级寄存器的D输入端连通，包括：
将所述第一分频器的最后一级寄存器的D输入端引出；
将所述第二分频器的最后一级寄存器的D输入端与输入源断开，将所述第一分频器引出的D输入端接至所述第二分频器的D输入端。
2.根据权利要求1所述的保持分频时钟相位一致的方法，其特征在于，所述方法还包括：
在所述第一分频器最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端之间，设置流水线PIPELINE寄存器。
3.根据权利要求1所述的保持分频时钟相位一致的方法，其特征在于，所述第一分频器中的寄存器和所述第二分频器中的寄存器由D触发器组成。
4.根据权利要求2所述的保持分频时钟相位一致的方法，其特征在于，所述PIPELINE寄存器由D触发器组成。
5.一种分频电路，其特征在于，所述分频电路包括：第一分频器、第二分频器；所述第一分频器位于固化模块的外部，所述第二分频器位于所述固化模块的内部；所述第一分频器的最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端连通；
所述第一分频器，用于对源时钟信号进行分频，在所述第一分频器的最后一级寄存器的Q输出端输出第一分频信号；
所述第二分频器，用于对所述源时钟信号进行分频，在所述第二分频器的最后一级寄存器的Q输出端输出第二分频信号；
其中，所述第一分频信号与所述第二分频信号的相位一致；所述第一分频器的最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端连通，包括：所述第二分频器的最后一级寄存器的D输入端与输入源断开；
所述第一分频器的最后一级寄存器的D输入端引出后，接至所述第二分频器的D输入端。
6.根据权利要求5所述的分频电路，其特征在于，在所述第一分频器最后一级寄存器的D输入端与所述第二分频器的最后一级寄存器的D输入端之间，设置有PIPELINE寄存器。
7.根据权利要求5所述的分频电路，其特征在于，所述第一分频器中的寄存器和所述第二分频器中的寄存器由D触发器组成。
8.根据权利要求6所述的分频电路，其特征在于，所述PIPELINE寄存器由D触发器组成。
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