CN1767391A - 一种用于相位切换型预分频器中的8相位输出的二分频器 - Google Patents
一种用于相位切换型预分频器中的8相位输出的二分频器 Download PDFInfo
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Abstract
本发明属于锁相环集成电路领域，其特征在于：它由4个级联的差分锁存器构成，一组差分时钟信号输入端分别依次连接到所述预分频器中有两个级联的触发器构成的分频器的第2个主从触发器的I、Q、I和Q端，另一组差分时钟信号输入端则依次分别连接到I、Q、I和Q端，I、Q、I和Q端依次分别输出相位依次相差0度、90度、180度和270度的时钟信号，使每个锁存器的输入时钟相差180度；第2、3、4级锁存器的数据输入端D、D分别和前一级锁存器的Q、Q端相连，而第1个锁存器的D、D端分别和第4个锁存器的Q、Q端相连，每个锁存器从Q和Q端分别输出两个时钟相位固定的数据信号p0和p4、p1和p5、p2和p6以及p3和p7，其中每一对数据信号彼此相差180度。
Description
技术领域
一种用于相位切换型预分频器中的8相位输出的二分频器属于锁相环集成电路设计领域。
背景技术
随着CMOS集成电路制造技术的不断进步，由于其成本低廉同时兼容数字电路，用CMOS工艺集成的射频电路不断出现。锁相环频率合成器(如附图1所示)被广泛应用于各种无线收发器中。在环路中，工作频率最高的两个模块是压控振荡器和预分频器。在目前的CMOS工艺技术条件下，设计很高频率的压控振荡器已经不是那么的困难。为了达到低功耗和低噪声的要求，压控振荡器通常采用电感电容作谐振回路。但预分频的设计仍然是一个难点，见文献1(K.Shu and E.Sanchez-Sinencio，″A 5-GHz prescaler using improved phaseswitching，″in Proc.of IEEE Int.Symp.on Circuits and Systems，Vol.3，2002，pp.85-88)
传统的预分频器采用同步的4/5分频的计数器作为第一级。在这样的电路中需要3个触发器工作在最高的频率因此功耗会很大。更重要的是这样结构的电路比单纯的2分频逻辑工作的速度要慢很多。在文献2(J.Craninckx and M.S.J.Steyaert，″A 1.75-GHz/3-Vdual-modulus divide-by-128/129 prescaler in 0.7-CMOS，″IEEE J.Solid-State Circuits，vol.31，no.7，pp.890-897，July 1996.)中介绍了一种相位切换的方法来解决这个问题，现在这种方法在高频的预分频中得到广泛的应用。
附图2所示的即为传统的应用相位切换技术的预分频器。它由两个级联在一起的二分频器构成。其中第一个是唯一一个工作在最高频率的触发器。这个触发器只需要实现二分频的功能，所以可以是一个不完全功能的触发器。然后这个触发器的输出信号再去驱动下一个二分频触发器。对于双模工作的预分频器而言，第二个触发器必须是主从结构。主从结构的触发器有四个间隔90度相位的输出，每一个输出相位之间间隔一个输入时钟周期。如图2所示，如果我们将输出Y分别从I正确的切换到Q，那么等效于输出的分频比增加了1，也就是从4切换到5。在切换相位的预分频中，只有一个二分频的触发器工作在最高的频率，相对于传统的使用同步分频器的预分频器而言，它更加节省功耗，而且会达到更高的工作频率。
在传统的相位切换的预分频中，通常会采用增加时钟周期的办法来实现，但是如参考文献1所言，这样的方法会引入毛刺，所以在同样的文献中，推出了减少时钟周期的切换方法来解决这个问题。随着输入频率的增加和CMOS工艺固有的速度限制，为了使得相位切换更加可靠，我们可以在相位切换以前增加一级二分频器。Shu和Sanchez-Sinencio推荐的一种7/8分频的双膜预分频器，如图3所示。第三级二分频器用两个并联的主从结构的触发器构成。这样输出有八个相隔45度相位，在时间域上，这些相位的间隔正好是一个输入信号的周期。但是正如文献1所述，使用两个并联的二分频触发器会出现输出的8个相位之间的关系不确定，可能的相位关系可以图4种两种情况中的任意一个。其中图4(A)中的相位关系是我们需要的，如果出现图4(B)所示的信号，我们需要将相相位p1和p5、相位p3和p7分别作交换。这种相位的不确定性由触发器的初始状态以及相应的两个时钟之间的相位关系决定。电路仿真表明，这两种情况都有可能发生。由于事先人们无法预估这样的不确定性，所以如文献1所言，更多地逻辑电路需要被加入用以判断两个并联的分频器之间的相位关系，然后根据实际的相位关系做相应的调整。
发明内容
本发明提出一种输入为4个时钟相位，输出为8个固定关系时钟相位的二分频器用以解决这个问题。推荐电路的使用不仅简化了电路设计，同时提高了电路的可靠性。本发明的特征在于：
该二分频器是输出信号为8个有固定关系时钟相位的二分频器，所述二分频器，由四个相互依次串联的差分型锁存器构成，其中
时钟输入为两个差分时钟信号，分别由每个锁存器的差分时钟信号输入的CLK端和
CLK端输入，四个锁存器的四个CLK端依次分别连接到所述相位切换型预分频器中把两个触发器级联在一起的二分频器内第二个主从触发器的I、Q、
I和
Q端，四个锁存器的四个
CLK端依次分别连接到所述第二个主从触发器的
I、
Q、I和Q端，所述的I、Q、
I和
Q端依次分别产生相位彼此相差0度、90度、180度和270度的时钟信号，所述第二级主从触发器分别依次把CLK0、CLK1、CLK2和CLK3送入四个串接锁存器的CLK段，而把CLK2、CLK3、CLK0和CLK1送入四个串接锁存器的
CLK端，从而使每一个锁存器的输入时钟相差180度；
数据输入时两个差分的数据信号，对于第2、第3和第4级锁存器而言，每一级锁存器的D端和前一级的Q端相连，而
D端和前一级锁存器的
Q端相连，对于第1级锁存器而言，该第1级锁存器的D端和第4级锁存器的
Q端相连，而
D端和前一级锁存器的Q端相连，使得四个锁存器的Q端依次产生p0、p1、p2和p3相位信号，而四个锁存器的
Q端依次产生p4、p5、p6和p7相位信号，对于每个锁存器而言，输入的数据信号都是相差180度的差分信号，即p0、p4；p1和p5；p2和p6以及p3和p7。
所述的每一个锁存器含有：
P型管P1和P2，该两管的源级相连后接电源，所述的P2管的栅极和P1管的栅极相连构成一个差分时钟信号输入端
CLK；
N型管N1和N2，该N1管的栅极同时和该N2)管的漏极，(P2)管的漏极相连后构成一个数据信号输出端Q；该N2管得栅极通和和该N1管的漏极合P1管的漏极相连后构成另一数据输出端
Q；N1管和N2管的源极相连后接地；
N型管N3和N4，该N3管的漏极合所述的
Q端相连，N4管的漏极合所述Q端相连；N3管的栅极构成一个数据输入端D，而N4管的栅极构成一个数据输入端
D；
N型管N5，该N5管的漏极同时连接到所述的N3管、N4管的源级，源级接地，而栅极构成另一个差分时钟输入端CLK。
附图说明
图1：锁相环频率合成器框图。
图2：传统的相位切换式预分频器。
图3：7/8双膜相位切换式预分频器。
图4：两种可能的输出相位关系。
图5：本发明推荐的分频器：
5A：四个串联在一起的差分结构的锁存器；
5B：一种可能的锁存器结构。
图6：推荐的分频器的输出相位的仿真波形。
图7：采用格雷码的八选一多路选择器。
图8：预分频器的输入输出仿真波形。
fin/8
fin＝5.6GHz
图9：分频器的噪声免疫力曲线。
具体实施方式
在本发明中，我们推荐使用的4相位输入8固定相位输出的二分频的触发器有四个串联的锁存器构成，如图5A所示。输入的四相位时钟由预分频器的第二级的主从结构的触发器产生，它们之间的相位相差90度。这四个时钟相位分别记为CLK0，CLK1，CLK2和CLK3，它们的相位关系为0度，90度，180度和270度。锁存器是差分的，需要包括两个差分的数据输入D和
D，两个差分的相位相差180度的输出信号Q和
Q，它们的时钟输入也是差分的分别为CLK和
CLK，这样的锁存器有很多种，比如参考文献3所推荐的就是其中一种(H.Wang，″A 1.8V 3mW 16.8GHz frequency divider in 0.25um CMOS，″in Proc.IEEE Int.Solid-State Circuits Conf.，2000，pp.196-197)，如图5B所示。为了使得串联的四个锁存器可以正确的实现二分频功能，我们需要正确的连接他们的输入输出，输入时钟的CLK端分别接入CLK0，CLK1，CLK2和CLK3，而
CLK端则接入CLK2，CLK3，CLK0，CLK1。这样每一个锁存器的输入时钟为相差180度的差分时钟，而相邻的两个锁存器之间的正相位时钟(CLKP)之间正好相差90度。锁存器之间的输入输出需要按图示连接，前三个锁存器的需要把前一个锁存器的QP和QN分别接到下一级的DP和DN输入，而第四个锁存器的QP需要连接到第一个锁存器的DN端，而QN需要连接到第一个锁存器的DP端。这样输出的相位p0，p1，p2，p3，p4，p5，p6，和p7之间就有相同的相位间隔。同时p7和p0之间的相位于其它的相位相同。这样四个串联的锁存器就实现了二分频功能，而且输出信号之间的相位关系也是固定的，仿真结果可以参考图6。
由于整个电路的结构是全差分的，而且串入更多的锁存器，整个电路的抗噪声干扰的能力更强。这个可以通过具体的实施例来证明。
为了验证我们推荐的二分频器的性能，类似于参考文献1，我们设计了一个工作在5.6GHz的7/8与分频器。其中锁存器的结构可以参考文献3。不同工作频率的锁存器的的晶体管的尺寸随频率降低而相应得缩小，这样可以节省功耗。为了避免相位切换时的毛刺，我们使用格雷码八选一的多路选择器，如图7所示。模拟的结果可以如图8所示，输入频率为5.6GHz，在这样的工作频率下，1.8伏的工作电压平均电流为9.8毫安。
噪声免疫能力是电路的一个重要指标，通常的评价方法是输入一个干扰信号，然后在电路的输出端观察输出信号的波形，看在输入干扰信号为多大的时候输出信号会出现错误。噪声免疫力曲线(The noise immunity curve-NIC，参考文献4：S.Kang and Y.Leblebic，CMOSdigital integrated circuits：Analysis and design McGraw-Hill，1996)是一个通用的评价标准。噪声免疫力曲线图的横坐标和纵坐标分别输入干扰信号的时间宽度和电压幅度，曲线上点表示在特定的干扰信号下，电路出现了错误操作，噪声免疫力曲线下的面积越大，说明电路的抗噪声干扰的能力越强。在我们的仿真中，我们在图3所示的位置加入干扰信号，我们比较了参考文献1和我们推荐电路的的抗噪声干扰能力，电路的噪声免疫力曲线可以如图8所示。结果表明，我们推荐的电路有更强的抗噪声干扰能力。
Claims (2)
1.一种用于相位切换型预分频器中的8相位输出的二分频器，其特征在于，该二分频器是输出信号为8个有固定关系时钟相位的二分频器，所述二分频器，由四个相互依次串联的差分型锁存器构成，其中
时钟输入为两个差分时钟信号，分别由每个锁存器的差分时钟信号输入的CLK端和
CLK端输入，四个锁存器的四个CLK端依次分别连接到所述相位切换型预分频器中把两个触发器级联在一起的二分频器内第二个主从触发器的I、Q、
I和
Q端，四个锁存器的四个
CLK端依次分别连接到所述第二个主从触发器的
I、
Q、I和Q端，所述的I、Q、
I和
Q端依次分别产生相位彼此相差0度、90度、180度和270度的时钟信号，所述第二级主从触发器分别依次把CLK0、CLK1、CLK2和CLK3送入四个串接锁存器的CLK段，而把CLK2、CLK3、CLK0和CLK1送入四个串接锁存器的
CLK端，从而使每一个锁存器的输入时钟相差180度；
数据输入时两个差分的数据信号，对于第2、第3和第4级锁存器而言，每一级锁存器的D端和前一级的Q端相连，而
D端和前一级锁存器的
Q端相连，对于第1级锁存器而言，该第1级锁存器的D端和第4级锁存器的
Q端相连，而
D端和前一级锁存器的Q端相连，使得四个锁存器的Q端依次产生p0、p1、p2和p3相位信号，而四个锁存器的
Q端依次产生p4、p5、p6和p7相位信号，对于每个锁存器而言，输入的数据信号都是相差180度的差分信号，即p0、p4；p1和p5；p2和p6以及p3和p7。
2.根据权利要求1所述的一种用于相位切换型预分频器中的8相位输出的二分频器，其特征在于：所述的每一个锁存器含有：
P型管(P1)和(P2)，该两管的源级相连后接电源，所述的(P2)管的栅极和(P1)管的栅极相连构成一个差分时钟信号输入端
CLK；
N型管(N1)和(N2)，该(N1)管的栅极同时和该(N2)管的漏极，(P2)管的漏极相连后构成一个数据信号输出端Q；该(N2)管得栅极通和和该(N1)管的漏极合(P1)管的漏极相连后构成另一数据输出端
Q；(N1)管和，(N2)管的源极相连后接地；
N型管(N3)和(N4)，该(N3)管的漏极合所述的
Q端相连，(N4)管的漏极合所述Q端相连；(N3)管的栅极构成一个数据输入端D，而(N4)管的栅极构成一个数据输入端
D；
N型管(N5)，该(N5)管的漏极同时连接到所述的(N3)管、(N4)管的源级，源级接地，而栅极构成另一个差分时钟输入端CLK。
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