CN202043094U - 一种低延时数字时钟分频电路 - Google Patents

Abstract

一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。

Description

一种低延时数字时钟分频电路

技术领域

本实用新型涉及数字集成电路领域中用于ASIC芯片中多级时钟分频电路，尤其涉及一种低延时数字时钟分频电路，较传统的多级分频电路有低延时的优点。

背景技术

随着SoC和ASIC技术的高速发展，设计的复杂度和集成度也大幅增长，对于电路的速度要求也就越来越高。基于功耗方面的考虑，在复杂的设计中，同步电路中经常会用到多级分频电路。传统的多级分频器只是由单级分频器的简单串联而成，即前级分频的输出时钟作为后级分频的输入时钟，这样，最后一级的输出时钟和第一级的输入时钟就相差了个数等于分频器级数的寄存器延时，有多少级的分频就会产生多少个寄存器的延时，在高速系统中此处会成为速度的瓶颈，极大限制了整个系统的速度。如图3所示，以三级分频结构为例，输入时钟经过第一级分频器，第一级分频器的时钟输出端连到第二级分频器的时钟输入端，第二级分频器的时钟输出端连到第三级分频器的时钟输入端，这样输出时钟1比输入时钟滞后了一个寄存器的延时，输出时钟2比输入时钟滞后了两个寄存器的延时，输出时钟3比输入时钟滞后了三个寄存器的延时。这样得到最后一级输出时钟相对于第一级输入时钟的延时Delay_{outclk_n}为：

Delay_{outcl_kn}＝n*Delay(n为分频级数，Delay为一级寄存器的延时)。

传统的整数分频器分为偶数分频器和奇数分频器，对于偶数N分频，通常是由模N/2计数器实现一个占空比为1∶1的N分频器，当计数器计到N/2的时候分频输出信号自动取反，对于奇数(2N+1)分频，通常是使用两个模(2N+1)的计数器完成的，一个用时钟上升沿采样，另一个用时钟下降沿采样，当计数器计到N的时候，两个计数器对应的输出信号各反转一次，然后将两个输出信号做或操作即得到奇数分频的结果。图1和图2分别为奇偶分频器和偶数分频器的结构示意图，从图中可以看出两种分频器都是由输入时钟驱动一级寄存器得到输出时钟的，此级寄存器的数据输入端(D端)由一个计数器逻辑控制，计数器的计数值由输入的分频参数决定，所以输出时钟和输入时钟相比相差了一个寄存器的延时。

发明内容

本实用新型的目的是针对传统多级分频器高延时的缺点做了改进，提供一种低延时数字时钟分频电路，将延时缩短为一个寄存器的延时。

本实用新型技术方案如下：一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，其特征在于：多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，负责监控各级分频器分频参数的变化，当其中任意一级分频参数发生变化时，即产生用于各级分频器的计数器清零信号，此信号经过输入时钟的同步处理，将所有分频器的计数器同时清零；分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a术b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。

本实用新型的优点及显著效果：本实用新型的核心思想是将多级串联分频器变为并联的结构，通过分频参数转换电路将串联多级分频参数转译成并联分频器的分频参数，可以将多级分频电路的延时降低为最少一级寄存器延时。

附图说明

图1是现有奇偶分频器结构示意图；

图2是现有偶数分频器结构示意图；

图3是传统多级分频器结构图；

图4是本实用新型多级分频系统结构框图；

图5是本实用新型多级分频系统结构图。

具体实施方式

参看图4、5，为本实用新型的多级分频结构，以三级分频结构为例，三级分频以并联形式排列，即三级分频器的输入时钟都为第一级的输入时钟，通过换算二三级的分频参数实现多级分频的功能，这样输出时钟1、输出时钟2、输出时钟3与输入时钟相比都只有一个寄存器的延时。例如，构建一个输出时钟1为输入时钟2分频、输出时钟2为输入时钟的6分频和输出时钟为输入时钟的24分频，以上提到的分频值为最大分频值，即2分频为可调0、1、2分频，6分频为可调0、1、2、3、4、5、6分频。与传统结构相比，大大降低了多级分频器的延时

本实用新型多级分频系统包括三部分：(1)分频器：以三级为例，各级分频器的结构与现有分频器相同，均含有一级寄存器和一个可配置计数器，现有分频器的结构如图1(奇偶分频器)和图2(偶数分频器)所示，奇偶分频器由寄存器1和组合逻辑组成计数逻辑，连接在寄存器2、3的数据输入端(D端)，寄存器2、3的时钟输入端分别接输入时钟和输入时钟的反向，寄存器2、3的输出端(Q端)连接在或门的输入端，或门的输出端与寄存器2的输出端(Q端)连接在时钟选择器1的输入端，时钟选择器1的输出端与输入时钟连接在时钟选择器2的输入端，时钟选择器的输出端即为奇偶分频器的输出时钟；偶数分频器由寄存器1和组合逻辑组成计数逻辑，连接在寄存器2的数据输入端(D端)，寄存器2的输出端(Q端)与输入时钟连接到时钟选择器的输入端，时钟选择器的输出端即为偶数分频器的输出时钟。(2)分频参数改变检测电路：负责监控各级分频参数的变化，当其中任意一级分频参数发生变化，产生用于各级分频器的计数器清零信号，连接在计数逻辑电路的清零端口，此信号要经过输入时钟的同步处理，分频参数改变检测可用异或逻辑实现。此处产生的计数器清零信号将所有分频器的计数器同时清零，这样能有效保证分频参数改变后各级分频输出时钟的相位保持一致。(3)分频参数换算逻辑电路：用于将串联结构的分频参数转换成并联结构的分频参数，连接到各级分频器中计数逻辑电路的分频参数输入端，为各级分频题提供分频参数，并联设计换取低延时是以增加后级分频电路的计数器位数作为代价的，即当前级分频器所需的计数器最大值是由前面所有级计数器最大值连乘得到的，所以在级数和单级分频参数比较大的时候，对于计数器的硬件消耗也是相当大的，所以使用者应该综合考虑速度与面积两方面的折衷。

当传统串联结构第一级的分频值为a，第二级在第一级的基础上分频值为b，第三级在第二级的基础上分频值为c时......，本发明并联结构的第一级分频值为a，第二级分频值为a*b，第三级为a*b*c，以此类推，最后一级的分频值为前面所有级分频值的乘积。a、b、c、…为自然数。

采用传统的串联多级分频器结构可以得到如图3所示结构的电路，如分频器1为2分频分频器，分频器2为3分频分频器，分频器3为4分频分频器。采用本发明提出的多级并联分频器，如图5所示结构搭建电路，分频器1为2分频分频器，分频器2为6分频分频器，分频器3为24分频分频器，输入时钟分别接在分频器1、2、3的时钟输入端，分频器1、2、3的输出时钟分别为输出时钟1、输出时钟2和输出时钟3。

分频器1、2、3内部都由一级寄存器和一个可配置计数器构成，分频器1的最大计数值为2，分频器2的最大计数值为6，分频器3的最大计数值为24。由于传统习惯，配置分频值的时候一般都以串联的形式配置，如，输出时钟2需要为输出时钟1的2分频，输出时钟1需要为输入时钟的2分频，那么此时输出时钟2就是输入时钟的4分频。分频参数换算逻辑就是把串联级联的配置参数转换成并联结构的配置参数，如果为固定分频参数，那么这部分电路可以去掉。针对此例子中，将串联多级分频器电路的分频参数2、3、4转换成并联结构多级分频器电路的分频参数2、6、24(6＝2*3、24＝2*3*4)。

Claims (1)

1.一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，其特征在于：多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口；分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数转换成并联结构的分频参数输出给各级分频器。

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