CN110120798B - 一种双沿触发混合结构的dpwm电路及其控制方法 - Google Patents

Abstract

本发明公开了一种双沿触发混合结构的DPWM电路及其控制方法，包括：格雷码状态转移模块，时钟管理模块，路径平衡与移相模块，精细占空比信号译码模块，高速进位逻辑模块，异步清零输出模块；其中，路径平衡与移相模块包括：输出拉高触发单元、四相时钟路径平衡与移相单元。本发明能提高数字脉宽调制器的时间分辨率、开关频率与动态响应速度，从而减小DC‑DC变换器输出电压纹波以及所需片外无源器件尺寸，进而提高变换器在占空比波动条件下的响应速度。

Description

一种双沿触发混合结构的DPWM电路及其控制方法

技术领域

本发明涉及电源管理芯片领域，具体的说是一种应用于开关电源数字控制环路中的脉冲宽度调制芯片及其控制方法。

背景技术

数字脉冲宽度调制(DPWM)近年来一直是数字开关电源领域研究的热点，传统数字脉宽调制器及其控制方法在时间分辨率、动态响应速度、功耗与资源占用方面的缺陷一直是数字技术在开关电源领域应用的主要阻碍。单一的基于普通二进制计数器和比较器结构的DPWM模块虽然实现简单，但分辨率的不足引起的极限环振荡会严重影响开关电源变换器输出电压的质量。由于其特定的工作机理，导致基于计数器和比较器结构的DPWM难以实现高频化且过度依赖时钟产生电路的性能，电路整体复杂度和成本过高，不利于大规模应用。而使用高性能时钟管理模块的精细相移功能来提高DPWM的时间分辨率，存在动态响应时间长的缺陷，无法满足高性能开关变换器实时性的要求。

目前普通商用数字脉宽调制器时间分辨率较低且控制方法单一，主流产品的时间分辨能力介于若干纳秒与几百纳秒之间，而高精度的脉宽调制芯片价格昂贵，结构复杂，不利于推广使用。

发明内容

本发明为克服现有数字开关电源变换器技术存在的问题，提出一种双沿触发混合结构的DPWM电路及其控制方法，以期能提高数字脉宽调制器的时间分辨率、开关频率与动态响应速度，从而减小DC-DC变换器输出电压纹波以及所需片外无源器件尺寸，进而提高变换器在占空比波动条件下的响应速度。

本发明为解决技术问题采用如下技术方案：

本发明一种双沿触发混合结构的DPWM电路的特点包括：格雷码状态转移模块、路径平衡与移相模块、时钟管理模块、高速进位逻辑模块、精细占空比信号译码模块、异步清零输出模块；

所述DPWM电路将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

所述时钟管理模块接收外部输入的时钟信号并以45°相位为步长产生4路同频率的移相时钟信号clk_0、clk_45、clk_90、clk_135，并输出至所述路径平衡与移相模块，同时将1路移相时钟信号clk_0输出至所述格雷码状态转移模块；

所述格雷码状态转移模块接收所述一级粗调信号，并在移相时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；以所述高h位的占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于所述阈值，则所述格雷码状态转移模块继续输出高电平给所述路径平衡与移相模块，否则所述格雷码状态转移模块输出低电平给所述路径平衡与移相模块；

所述路径平衡与移相模块包括：输出拉高触发单元、四相时钟路径平衡与移相单元；

所述四相时钟路径平衡与移相单元接收所述格雷码状态转移模块输出高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号后传递给八选一多路选择器；

所述输出拉高触发单元接收所述格雷码转移模块输出高电平或低电平，并在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，得到所述异步清零输出模块输出高电平的触发信号；

所述八选一多路选择器在所述二级粗调信号的作用下从所述8个两两相差45°相位的信号中选择一路信号作为所述精细占空比信号译码模块的触发信号；

所述精细占空比信号译码模块在所述八选一多路选择器输出的触发信号下接收所述精细占空比信号，并采用独热码方式对所述精细占空比信号进行译码，得到2^m路译码信号送入自身的寄存器组暂存，并通过所述寄存器组传递给所述高速进位逻辑模块；

所述高速进位逻辑模块对所述2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号发送给所述异步清零输出模块；

所述异步清零输出模块在所述输出拉高触发单元输出的触发信号下输出高电平，并在接收所述异步清零信号时输出低电平，从而对所述占空比信号duty_cycle实现数字脉冲宽度的调制。

本发明一种双沿触发混合结构的DPWM控制方法的特点是按如下步骤进行：

步骤1、将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

步骤2、将外部输入的时钟信号以45°相位为步长产生4路同频率的相移时钟信号，记为clk_0、clk_45、clk_90、clk_135；

步骤3、在相移时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；

步骤4、以所述高h位的占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于所述阈值，则产生高电平，否则产生低电平；

步骤5、根据所产生的高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号。同时，根据所产生的高电平或低电平，在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，产生输出拉高信号；

步骤6、在所述二级粗调信号的作用下从所述8个两两相差45°相位的信号中选择一路信号作为精细占空比译码信号输出的触发信号；

步骤7、在所述触发信号作用下，采用独热码方式对所述精细占空比信号进行译码，将寄存器组暂存的2^m路译码信号输出；

步骤8、对所述输出的2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号；

步骤9、在所述输出拉高信号作用下，产生高电平，并在异步清零信号的作用下，产生低电平，从而对所述占空比信号duty_cycle实现数字脉冲宽度的调制。

与已有技术相比，本发明的有益效果体现在：

1.本发明的DPWM电路及其控制方法在高电平输出触发和异步清零两条主要路径上均使用了级联的双沿触发的触发器，一方面使得不同路径延时平衡，另一方面借助双沿触发的方法使得原来从时钟管理模块只能得到的四路相位差为45°的信号转化为八相边沿信号，使得占空比二级粗调能力提高了一倍，所需进位延迟线长度减半，减小了延迟线单元的延迟时间偏差的影响；延迟单元的使用减少也意味着进行精细相移的响应时间相应减小，从而提高了数字开关变换器电压调控的响应速度；同时，对于触发器资源极其丰富的FPGA芯片来说占用的电路资源增加少，大大提高了资源利用率和电路性能，使得占空比线性度和开关变换器响应速度提高。

2.本发明的精细占空比信号译码模块输出寄存在寄存器组中，该寄存器组在由多路选择器选择的特定相移信号上升沿触发，从而无需使用传统的混合结构DPWM延迟进位链输入端所需的与门，缩短了电路中关键路径的长度，改善了DPWM电路的时序特性，更易达到高工作频率。

3.本发明的DPWM模块输出级采用异步清零的D触发器，相较于已有的混合结构DPWM采用的SR锁存器结构输出级，亚稳态问题得到改善，稳定性好。

4.本发明的DPWM模块控制方法采用计数比较、双沿触发、占空比信号分段控制的方法，相比于单沿触发、占空比整体控制的方式提示了电路的资源利用率，提高了控制的精确性。

综上所述，本发明充分利用了FPGA时钟管理模块资源，采用双沿触发器级联结构，结合进位链的精细延时功能和新的控制方法，避免了单一电路结构时间分辨率不足，对时钟资源要求过高的弊端，同时，采用多级混合调节技术提高开关电源变换器的动态响应能力，减小了输出电压纹波，提高了非稳态情况下DC-DC变换器的响应速度。

附图说明

图1是本发明双沿触发混合结构的DPWM电路的整体示意图；

图2是本发明格雷码状态转移模块的内部结构图；

图3是现有技术中格雷码计数与普通二进制计数对比示意图；

图4是本发明双沿触发路径平衡与移相模块的内部结构图；

图5是本发明DPWM总体架构的内部结构图；

图6是本发明双沿触发路径平衡与移相模块的时序图；

图7是本发明DPWM模块的时序图。

具体实施方式

本实施例中以11位DPWM电路及其控制方法为例(但不限于11位)，一种双沿触发混合结构的DPWM电路，包括：格雷码状态转移模块、路径平衡与移相模块、时钟管理模块、高速进位逻辑模块、精细占空比信号译码模块、异步清零输出模块；

DPWM电路将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

如图1所示，在本实施例中，输入为占空比信号duty_cycle，该信号高3位占空比一级粗调信号duty_cycle[10:8]输入到格雷码状态转移模块，作为格雷码状态转移模块内部状态转移的预设阈值。占空比二级粗调信号duty_cycle[7:5]作为移相电路输出的八路相移信号的选择控制信号，完成八选一功能并将选择的特定相位信号发送到精细占空比信号译码模块作为译码模块的输出触发信号。输入占空比信号duty_cycle的低5位duty_cycle[4:0]作为占空比精细调节控制信号输入到精细占空比信号译码模块输出32路独热译码信号并送入高速进位逻辑模块，通过控制进位延时的方式完成对异步清零输出模块进行清零，得到最终输出的高分辨率pwm波形，从而控制开关电源变换器的功率管开关状态，实时调节变换器的输出电压。

时钟管理模块接收外部输入的时钟信号并以45°相位为步长产生4路同频率的移相时钟信号clk_0、clk_45、clk_90、clk_135，并输出至路径平衡与移相模块，同时将1路移相时钟信号clk_0输出至格雷码状态转移模块；

格雷码状态转移模块接收一级粗调信号，并在移相时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；以高h位占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于阈值，则格雷码状态转移模块继续输出高电平给路径平衡与移相模块，否则格雷码状态转移模块输出低电平给路径平衡与移相模块；

如图2所示，格雷码状态转移模块在时钟管理模块输出的0°相移时钟clk_0作用下按照格雷码方式进行状态转移。状态的转换由RTL_ROM和寄存器组完成。利用jump2high和jump2low比较器来对输入信号和当前的格雷码状态进行比较，从而在时钟上升沿上完成对异步清零输出模块的清零和置数，得到所需的pwm_coarse信号。

如图3所示，为格雷码状态转移规律和普通二进制计数转移规律对比。采用格雷码而非传统二进制计数器方式是因为格雷码在时钟触发下每次状态转移只有一位信号发生变化，从而降低计数转移模块输出信号翻转率，达到减小电路动态功耗的目的。

路径平衡与移相模块包括：输出拉高触发单元、四相时钟路径平衡与移相单元；

四相时钟路径平衡与移相单元接收格雷码状态转移模块输出高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号后传递给八选一多路选择器；

输出拉高触发单元接收格雷码转移模块输出高电平或低电平，并在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，得到异步清零输出模块输出高电平的触发信号；

八选一多路选择器在二级粗调信号的作用下从8个两两相差45°相位的信号中选择一路信号作为精细占空比信号译码模块的触发信号；

如图4所示，在本实例中双沿触发的路径平衡与移相模块中细分为输出拉高触发单元和四相时钟路径平衡与移相单元。各单元均由上升沿和下降沿两种触发类型的D触发器构成级联结构，完成双沿触发功能，同时两个单元通过双沿触发的方式完成路径延时匹配，使得所提出的发明可以正常完成数字脉宽调制功能。

四相时钟路径平衡与移相单元的另一个重要作用是借助级联的下降沿触发D触发器对相应前级上升沿D触发器的输出信号进行180°移相，从而使原有相移为0°、45°、90°、135°信号生成额外的四路180°、225°、270°、315°移相信号，对原有一个时钟信号周期的八等分即二级粗调。得到的八路相移步长为45°的信号被占空比二级粗调控制信号duty-cycle[7:5]所控制，通过八选一多路选择器选择出特定的一路信号传递给下一级的精细占空比信号译码模块寄存器组。

精细占空比信号译码模块在八选一多路选择器输出的触发信号下接收精细占空比信号，并采用独热码方式对精细占空比信号进行译码，得到2^m路译码信号送入自身的寄存器组暂存，并通过寄存器组传递给高速进位逻辑模块；

高速进位逻辑模块对2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号发送给异步清零输出模块；

异步清零输出模块在输出拉高触发单元输出的触发信号下输出高电平，并在接收异步清零信号时输出低电平，从而对占空比信号duty_cycle实现数字脉冲宽度的调制。

如图5所示，是本发明双沿触发混合结构DPWM电路图。在外部时钟sys_clk的驱动下，时钟管理模块产生四路同频率但相位两两相差45°的四路时钟信号分别驱动四相时钟路径平衡与移相单元上的双沿触发器。同时，clk_0时钟也是格雷码状态转移模块后续的的输出拉高触发单元上双沿触发器的触发时钟，达到路径平衡的效果。格雷码状态转移模块输入由占空比一级粗调信号duty_cycle[10:8]提供。利用格雷码状态转移模块输出的上升沿作为输出触发器的触发信号使最终所需的pwm波拉高。

格雷码状态转移模块输出同时也作为四相时钟路径平衡与移相单元的另一路数据输入，在四路移相时钟的双沿触发下，输出八路具有下降沿且相位差步长为45°的信号。通过双沿触发的方式，单个时钟周期被8个更为精细的信号沿所均分，8路输出信号分别为sig_0、sig_45、sig_90、sig_135、sig_180、sig_225、sig_270、sig_315，在占空比二级粗调信号duty_cycle[7:5]的调控下通过多路选择器使得占空比时间分辨率进一步提升。

上述输出的八路相位两两相差45°的信号中特定的一路被占空比二级粗调所选择后送入下一级精细占空比信号译码模块的输出端寄存器组作为触发信号。精细占空比信号译码模块输入为占空比信号的低5位duty_cycle[4:0]，该信号经独热方式译码，得到32路输出，有且仅有1路为高电平，其余均为低电平，经过寄存器组在前述duty_cycle[7:5]控制选择的某一路信号作用下作为下一级高速进位逻辑模块的输入信号。

本实施例中，一种双沿触发混合结构的DPWM控制方法是按如下步骤进行：

步骤1、将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

步骤2、将外部输入的时钟信号以45°相位为步长产生4路同频率的相移时钟信号，记为clk_0、clk_45、clk_90、clk_135；

步骤3、在相移时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；

在占空比信号高3位duty_cycle[10:8]调节下，格雷码实现方式的输出信号在一个完整循环周期共发生8次信号翻转，相比较下，传统二进制实现方式的输出信号在每个循环周期发生14次信号翻转。本发明使用3位格雷码实现状态转换在每个循环周期内的信号翻转减小6次，达到减小功耗的效果。同时，由于输出信号每个周期只有一位变化，避免了普通二进制实现方法可能导致的竞争冒险现象，提高了电路工作的稳定性。

步骤4、以高h位的占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于阈值，则产生高电平，否则产生低电平；

步骤5、根据所产生的高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号。同时，根据所产生的高电平或低电平，在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，产生输出拉高信号；

步骤6、在二级粗调信号的作用下从8个两两相差45°相位的信号中选择一路信号作为精细占空比信号译码模块输出的触发信号；

如图6所示为本发明双沿触发路径平衡与相移电路时序图。系统时钟输入到时钟管理模块后经过频率综合与移相，生成四路相移步长为45°、占空比均为50％的时钟信号。前级格雷码状态转移模块在占空比一级粗调信号duty_cycle[10:8]控制下产生输出信号，经过反相输入到移相时钟平衡与移相路径。经过反相器的目的是将格雷码状态转移模块输出信号的下降沿转换为上升沿便于后续电路的实现。在前述四路相移时钟clk_0、clk_45、clk_90、clk_135的双沿控制下，产生的八个相位步长为45°的输出信号分别为sig_0、sig45、sig90、sig135、sig180、sig225、sig270、sig315，除相位差外，八路波形其余特征均相同。而输出拉高触发单元上同样经过双沿触发的两个触发器，达到与四相时钟双沿触发路径平衡与相移电路同步的效果，保证本发明DPWM模块具有高线性度和较大的占空比调节范围。所得的八个相位步长差45°的信号经过占空比二级粗调信号duty_cycle[7:5]控制八选一多路选择器输出特定相位信号作为下一级精确占空比信号译码模块输出寄存器组的触发信号。

步骤7、在触发信号作用下，采用独热码方式对精细占空比信号进行译码，将寄存器组暂存的2^m路译码信号输出；

步骤8、对输出的2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号；

高速进位链有32个二输入加法器实现，通过加法器的进位端将加法器进行级联，加法器的输入端其中一端均输入高电平。由于需要保证所提出的发明具有较高的占空比调节线性度，因此所提出的加法器进位链总延时应该等于一个时钟周期的1/8从而完成占空比连续、精确的调节。

在前述精细占空比信号译码模块的输出来临后，由于有且仅有一路输入为高电平，则从该加法器为进位起点，不断沿进位链向上进位直至输出高电平到输出级触发器的异步清零端，使得输出pwm波形拉低，同时进位逻辑输出的信号送回到译码器输出寄存器组的复位端使进位链恢复待进位状态，等待下一个开关周期来临，达到高时间分辨率的精细占空比调节pwm波形输出。

步骤9、在输出拉高信号作用下，产生高电平，并在异步清零信号的作用下，产生低电平，从而对占空比信号duty_cycle实现数字脉冲宽度的调制。

如图7所示为本发明的DPWM电路时序图，以占空比信号duty_cycle[10:0]＝11’b011_010_10000为例。首先对输入时钟信号按照3位格雷码编码方式进行计数转移，由duty_cycle[10:8]＝3’b011得到占空比一级粗调信号，得到格雷码状态转移模块输出pwm_coarse。该输出信号经过双沿触发同步后送入输出级触发器使输出pwm波形拉高。由于占空比二级粗调duty_cycle[7:5]＝3’b010,所以经过双沿触发后输出信号相位选择为90°，以90°相移信号sig_90的上升沿为触发信号，在精细占空比信号译码模块输入duty_cycle[4:0]＝5’b10000的调节下，输出为32’h0000_8000_0000,即进位链从距进位输出端16个加法器的位置开始产生进位，经过16个加法器的延迟使输出级触发器异步清零端有效，同时使32位寄存器组清零并使输出pwm电平拉低。最终得到所需的高时间分辨率pwm波形如图7的dpwm_out信号所示。

利用尽可能低的工作时钟频率构造高频、高分辨率、高占空比调节线性度、具有快速响应能力的DPWM是当今数字开关电源设计中必须面对的挑战。

本发明利用中低端的低成本FPGA芯片即可实现高分辨率的DPWM，同时具有很强的可移植性，稍作修改即可应用于不同厂商的FPGA平台。而FPGA本身具备可编程能力，易于修改、升级和扩展的特点。利用芯片内部的高速进位链结构可以实现具有较高线性度的可控延时，使得对于占空比的精细调节可以达到较高的线性度，提升了开关变换器输出电压的品质。

Claims (2)

1.一种双沿触发混合结构的DPWM电路，其特征包括：格雷码状态转移模块、路径平衡与移相模块、时钟管理模块、高速进位逻辑模块、精细占空比信号译码模块、异步清零输出模块；

所述DPWM电路将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

所述时钟管理模块接收外部输入的时钟信号并以45°相位为步长产生4路同频率的移相时钟信号clk_0、clk_45、clk_90、clk_135，并输出至所述路径平衡与移相模块，同时将1路移相时钟信号clk_0输出至所述格雷码状态转移模块；

所述格雷码状态转移模块接收所述一级粗调信号，并在移相时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；以所述高h位的占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于所述阈值，则所述格雷码状态转移模块继续输出高电平给所述路径平衡与移相模块，否则所述格雷码状态转移模块输出低电平给所述路径平衡与移相模块；

所述路径平衡与移相模块包括：输出拉高触发单元、四相时钟路径平衡与移相单元；

所述四相时钟路径平衡与移相单元接收所述格雷码状态转移模块输出高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号后传递给八选一多路选择器；

所述输出拉高触发单元接收所述格雷码转移模块输出高电平或低电平，并在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，得到所述异步清零输出模块输出高电平的触发信号；

所述八选一多路选择器在所述二级粗调信号的作用下从所述8个两两相差45°相位的信号中选择一路信号作为所述精细占空比信号译码模块的触发信号；

所述精细占空比信号译码模块在所述八选一多路选择器输出的触发信号下接收所述精细占空比信号，并采用独热码方式对所述精细占空比信号进行译码，得到2^m路译码信号送入自身的寄存器组暂存，并通过所述寄存器组传递给所述高速进位逻辑模块；

所述高速进位逻辑模块对所述2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号发送给所述异步清零输出模块；

所述异步清零输出模块在所述输出拉高触发单元输出的触发信号下输出高电平，并在接收所述异步清零信号时输出低电平，从而对所述占空比信号duty_cycle实现数字脉冲宽度的调制。

2.一种双沿触发混合结构的DPWM控制方法，其特征是按如下步骤进行：

步骤1、将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

步骤2、将外部输入的时钟信号以45°相位为步长产生4路同频率的相移时钟信号，记为clk_0、clk_45、clk_90、clk_135；

步骤3、在相移时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；

步骤4、以所述高h位的占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于所述阈值，则产生高电平，否则产生低电平；

步骤5、根据所产生的高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号；同时，根据所产生的高电平或低电平，在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，产生输出拉高信号；

步骤6、在所述二级粗调信号的作用下从所述8个两两相差45°相位的信号中选择一路信号作为精细占空比译码信号输出的触发信号；

步骤7、在所述触发信号作用下，采用独热码方式对所述精细占空比信号进行译码，将寄存器组暂存的2^m路译码信号输出；

步骤8、对所述输出的2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号；

步骤9、在所述输出拉高信号作用下，产生高电平，并在异步清零信号的作用下，产生低电平，从而对所述占空比信号duty_cycle实现数字脉冲宽度的调制。

Images