CN111313902B - 一种逐次逼近二维游标型时间数字转换器电路及实现方法 - Google Patents

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Abstract

本发明涉及一种逐次逼近二维游标型时间数字转换器电路及实现方法，属于时间数字转换器电路技术领域。电路包括：y个快延时单元和x个慢延时单元，y个快延时开关，x个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路；其特征在于，还包括权重映射逻辑表生成电路；其中，在每轮比较中逐次逼近逻辑电路通过查找权重映射逻辑表，只开启一组快延时开关和慢延时开关；所述权重映射逻辑表记录了各权重与之对应的慢延时单元开关序号和快延时单元开关序号。本发明增加了“权重映射逻辑表”，使得逐次逼近逻辑能够用于二维游标型时间数字转换器，相比于逐次逼近一维游标型时间数字转换器的优势是进一步减少了延时单元的数量。

Description

一种逐次逼近二维游标型时间数字转换器电路及实现方法
技术领域
本发明属于时间数字转换器电路技术领域，特别涉及一种逐次逼近二维游标型时间数字转换器电路及实现方法。
背景技术
时间数字转换器，以下简称为TDC(time-to-digital converter)，是近年兴起的一种测量延时的电路，始于高能离子测量领域。TDC可以将两路信号的上升沿(或下降沿)之间的延时量化成数字信号。凭借其电路成本低、功耗小、响应速度快的特点广泛应用于锁相环、红外探测系统、激光测距仪、模拟数字转换器、集成电路工艺偏差检测等领域。
为了追求更精准的解析度、更高的检测范围、更低的电路成本和功耗，TDC的结构从最初的简单计数器结构发展出了数字延迟线(digital delay line)结构，以及之后的一维游标型(Vernier)结构、二维游标型(2D Vernier)结构等。Yuki Ozawa、Takashi Ida等人在论文“ARCHITECTURE OF HIGH PERFORMANCE SUCCESSIVE APPROXIMATION TIMEDIGITIZER”提出逐次逼近一维游标型TDC，在电路成本和功耗方面进一步优化了传统一维游标型TDC。
在图1所示的传统一维游标型TDC中，包含温度码转二进制码的译码器、慢延时单元1～n，快延时单元1～n，仲裁器1～n，n是1、2、3、4……等自然数。相同序号的慢延时单元、快延时单元、仲裁器相连，延时单元的输出端连接仲裁器的输入端。
其中，慢延时单元可将输入时钟延迟t1秒，快延时单元可将输入时钟延迟t2秒，且t1>t2。仲裁器通过在Q端输出一或零来判断和裁定信号S和信号R的领先或落后关系。有的方案中使用D触发器替换仲裁器，两者的原理类似。延时单元、仲裁器、D触发器的具体实现方式属于公知，不再赘述。
假设信号S在tS时刻出现上升沿或下降沿，信号R在tR时刻出现上升沿或下降沿，tR-tS既可能大于零，也可能小于零。在此仅描述信号S上升沿领先于信号R上升沿的情况，即tR-tS>0，如图1所示。对于信号S上升沿或下降沿落后于信号R上升沿或下降沿的情况，即tR-tS<0，应由相关电路将两路信号交换，以保证领先的信号通过慢延时单元，落后的信号通过快延时单元。
下面用公式来表示一维游标型TDC的原理：信号S通过n个慢延时单元后出现上升沿的时刻是tS+n*t1，信号R通过n个快延时单元后出现上升沿的时刻是tR+n*t2，第n号仲裁器判断两者的领先或落后关系，即判断(tR+n*t2)-(tS+n*t1)＝(tR-tS)-n*(t1-t2)>0是否成立，或者说判断(tR-tS)与n*(t1-t2)的大小关系。若将n*(t1-t2)看成一个延时权重，TDC的电路功能就是通过仲裁器比较延时(tR-tS)和权重n*(t1-t2)，(n＝0，1，2，3……)的大小关系。
所有仲裁器的输出信号Q组成的温度码经过译码器电路转换成更为通用、位数更短的二进制码，以便于后续处理。
为描述一维和二维游标型TDC的电路原理，引入坐标系的视角。一维游标型TDC采用了慢延时单元组和快延时单元组的一维搭配，即慢延时单元1和快延时单元1的输出连接仲裁器1，慢延时单元2和快延时单元2的输出连接仲裁器2，慢延时单元3和快延时单元3的输出连接仲裁器3，……，慢延时单元n和快延时单元n的输出连接仲裁器n。如果将慢延时单元链和快延时单元链摆放成垂直形式，再将慢延时单元和快延时单元的序号标记成坐标轴上的坐标点，由此建立一套坐标系，如图2所示。一维游标型TDC的各仲裁器位于对角线坐标点(1，1)，(2，2)，(3，3)，……(n，n)。
为了减少延迟单元和仲裁器的数量，有学者提出了二维游标型TDC，如图3所示。图3中的坐标点满足x*t1-y*t2>0，并且x*t1-y*t2(x和y均为正整数)能构成单调递增的连续序列。所以，由于利用了更多坐标点，二维结构较一维结构减少了所需的延时单元的数量，也就降低了电路成本和功耗。
例如，假设信号S和信号R的延时tR-tS＝85pS，慢延时t1＝50pS＝5t，快延时t2＝40pS＝4t。坐标系的各坐标点如图4所示。图中的坐标点满足x*5t-y*4t>0，且包含t、2t、3t、……、15t等连续坐标点。对比图2的一维游标型TDC，为了实现4bit TDC，一维游标型TDC需要30个延迟单元，二维游标型TDC仅需12个。
一维游标型TDC的不足在于：
(1)需要检测的延时越大，所需要的延时单元和仲裁器的个数就越多。
(2)输出码值是温度码，必须经过额外的译码器转成二进制码，便于后续电路处理。由于译码器的复杂度保持指数增长，这无疑增加了TDC整体的电路成本和功耗。
二维游标型TDC虽然减少了相同位数下延时单元的个数，但是延时单元个数仍然随着位数的增加而增加，并且使用了多个仲裁器，也仍然需要温度码到二进制码的译码器。为了进一步降低电路成本和功耗，Yuki Ozawa、Takashi Ida等人在论文“ARCHITECTURE OFHIGH PERFORMANCE SUCCESSIVE APPROXIMATION TIME DIGITIZER”提出了逐次逼近一维游标型TDC，将通用的逐次逼近逻辑应用到一维游标型TDC中，如图5所示。图5包含n个快延时单元和n个慢延时单元，n个快延时开关，n个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路。其中，快延时单元输出与相同序号的快延时开关相连，慢延时单元输出与相同序号的慢延时开关相连。所有的快延时开关也同时连接到仲裁器的S端，所有的慢延时开关也同时连接到仲裁器的R端，仲裁器的输出Q端连接到逐次逼近逻辑，后者输出串行数据。
图5与图1、图3最大的不同在于：
(1)没有温度码转二进制码的译码器，而是使用了逐次逼近逻辑电路，温度码转二进制码的译码器与TDC的位数成幂数关系，而逐次逼近逻辑的复杂程度与位数仅成线性关系；
(2)只需一个仲裁器。
所以，图5的电路成本和功耗要低于图1和图3。
逐次逼近一维游标型TDC结构的一种实施例如图6所示，这是一个位数为4的TDC。图6包含15个快延时单元和15个慢延时单元，每个延时单元对应一个开关，共15个快延时开关，15个慢延时开关，仅有一个仲裁器，以及一个逐次逼近逻辑电路，输出串行数据。
图7中的逐次逼近逻辑电路是电路设计中的常见技术，也被称为二分搜索，是持续将参考信号一分为二，与待测信号进行比较的算法。逐次逼近逻辑电路应用在一维游标型TDC中，由于慢延时单元仅与相同序号的快延时单元相连，所以序号n既是延时单元及其开关的序号，也是延时单元对应权重的系数。也就是说，权重1/2*(n+1)t、(1/2+1/2^2)*(n+1)t、(1/2-1/2^2)*(n+1)t、……对应的延时单元序号就是t的系数：1/2*(n+1)、(1/2+1/2^2)*(n+1)、(1/2-1/2^2)*(n+1)、……。这就使得逐次逼近逻辑可以较为简单直接的应用于一维游标型TDC。在k(k为任意正整数)位逐次逼近一维游标型TDC中，nt是TDC将时间转换成数字的最大量化范围，两者满足关系式2^k-1＝n。慢延时和快延时之差t1-t2＝t。图7的逐次逼近逻辑电路应用于图5的过程是：
第一步：首先仲裁器比较(tR-tS)和最大权重的中间值1/2*(n+1)t的大小关系，逐次逼近逻辑电路开启与该权重对应的序号为1/2*(n+1)的慢延时单元和快延时单元的开关，则与该开关对应的慢延时单元和快延时单元的信号连接到仲裁器。
第二步：如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t，开启相应开关，将对应的慢延时单元和快延时单元连接到仲裁器；如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t。
第三步，如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2+1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2+1/2^2-1/2^3)*(n+1)t。如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2-1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2-1/2^2-1/2^3)*(n+1)t。
按此规律循环k次，得到k位数据(结果可以用逐次逼近的公式来表示，在很多教科书上都有)，由逐次逼近逻辑电路输出串行数据。
发明内容
本发明的目的是将逐次逼近逻辑应用到二维游标型TDC中，提出一种逐次逼近二维游标型时间数字转换器电路及实现方法，本发明增加了“权重映射逻辑表”，使得逐次逼近逻辑能够用于二维游标型TDC，相比于逐次逼近一维游标型TDC的优势是进一步减少了延时单元的数量。
本发明提出的一种逐次逼近二维游标型时间数字转换器电路，该电路包括：y个快延时单元和x个慢延时单元，y个快延时开关，x个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路；其特征在于，还包括权重映射逻辑表生成电路；其中，快延时单元输出与相同序号的快延时开关相连，慢延时单元输出与相同序号的慢延时开关相连。所有的快延时开关同时连接到仲裁器的S端，所有的慢延时开关也同时连接到仲裁器的R端，仲裁器的输出Q端连接到逐次逼近逻辑电路，逐次逼近逻辑电路输出串行数据；权重映射逻辑表电路输入端与逐次逼近逻辑电路相连，输出端同时与所有的快延时开关和慢延时开关相连，在每轮比较中逐次逼近逻辑电路通过查找权重映射逻辑表，只开启一组快延时开关和慢延时开关；所述权重映射逻辑表记录了各权重与之对应的慢延时单元开关序号和快延时单元开关序号。
本发明提出上述电路的实现方法，其特征在于，根据逐次逼近逻辑每轮比较的结果，选择下一轮需要比较的权重，再通过“权重映射逻辑表”找到权重所对应的延迟单元和开关序号，按此规律循环并输出串行数据，具体包括以下步骤：
第一步：首先仲裁器比较(tR-tS)和最大权重的中间值1/2*(n+1)t的大小关系，逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号，即在权重映射逻辑表查找慢延时单元序号x_0和快延时单元序号y_0的数值满足关系式1/2*(n+1)t＝x_0*t1-y_0*t2所对应的延迟单元的开关序号，然后逐次逼近逻辑电路开启与该权重对应的序号慢延时单元和快延时单元的开关，则与该开关对应的慢延时单元和快延时单元的信号输入到仲裁器中；
第二步：如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t，同样逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号，开启相应开关，将对应的慢延时单元和快延时单元的信号连接到仲裁器；如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出小于零，则仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t；其中，权重(1/2+1/2^2)*(n+1)t、(1/2-1/2^2)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_11，y_11)和(x_10，y_10)，满足关系式(1/2+1/2^2)*(n+1)t＝x_11*t1-y_11*t2、(1/2-1/2^2)*(n+1)t＝x_10*t1-y_10*t2；
第三步，如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t时的输出大于零，则仲裁器进一步比较(tR-tS)和权重(1/2+1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2+1/2^2-1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2-1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2-1/2^2-1/2^3)*(n+1)t；其中，权重(1/2+1/2^2+1/2^3)*(n+1)t、(1/2+1/2^2-1/2^3)*(n+1)t、(1/2-1/2^2+1/2^3)*(n+1)t、(1/2-1/2^2-1/2^3)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_211，y_211)、(x_210，y_210)、(x_201，y_201)、(x_200，y_200)，满足关系式(1/2+1/2^2+1/2^3)*(n+1)t＝x_211*t1-y_211*t2、(1/2+1/2^2-1/2^3)*(n+1)t＝x_210*t1-y_210*t2、(1/2-1/2^2+1/2^3)*(n+1)t＝x_201*t1-y_201*t2、(1/2-1/2^2-1/2^3)*(n+1)t＝x_200*t1-y_200*t2；
……，按此规律循环k次，k为任意正整数，得到精度满足应用需求k位数据，由逐次逼近逻辑电路输出k位串行数据。
本发明的特点及有益效果：
本发明相比逐次逼近一维游标型TDC，进一步减少了延时单元的数量，并增加了“权重映射逻辑表”，使得逐次逼近逻辑能够用于二维游标型TDC。
本发明能以集成电路的形式实现，也能以FPGA、PCB等分立器件的形式实现。
可应用于锁相环、红外探测系统、激光测距仪、模拟数字转换器、集成电路工艺偏差检测、高能离子测量设备等广泛用途。
附图说明
图1为传统一维游标型TDC结构示意图。
图2为用坐标系形式表示的传统一维游标型TDC核心电路示意图。
图3为用坐标系形式标的传统二维游标型TDC核心电路示意图。
图4为用坐标系形式表示的传统二维游标型TDC核心电路实施例示意图。
图5为已有的逐次逼近一维游标型TDC结构示意图。
图6为已有的逐次逼近一维游标型TDC结构实施例。
图7为已有的逐次逼近逻辑在游标型TDC中的应用原理图。
图8为本发明提出的逐次逼近二维游标型TDC结构示意图。
图9为本发明提出的逐次逼近逻辑和权重映射逻辑表结构示意图。
图10为本发明提出的逐次二维游标型TDC结构实施例。
具体实施方式
本发明提出一种逐次逼近二维游标型时间数字转换器电路及实现方法，下面结合附图和具体实施例对本发明进一步详细说明如下。
由于二维游标型TDC的慢延时单元和快延时单元数量不等，不能简单沿用一维游标型TDC的逐次逼近逻辑，也无法用一维序号n来表示延时单元序号，需要使用二维坐标(x,y)来表示，所以就不能沿用逐次逼近一维游标型TDC的方法。
本发明提出的一种逐次逼近二维游标型TDC电路结构如图8所示。该电路包括：y个快延时单元和x个慢延时单元，y个快延时开关，x个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路和权重映射逻辑表生成电路。其中，快延时单元输出与相同序号的快延时开关相连，慢延时单元输出与相同序号的慢延时开关相连。所有的快延时开关同时连接到仲裁器的S端，所有的慢延时开关也同时连接到仲裁器的R端，仲裁器的输出Q端连接到逐次逼近逻辑电路，逐次逼近逻辑电路输出串行数据。权重映射逻辑表电路输入端与逐次逼近逻辑电路相连，输出端同时与所有的快延时开关和慢延时开关相连，在每轮比较中逐次逼近逻辑电路通过查找权重映射逻辑表，只开启一组快延时开关和慢延时开关。
其中，快延时单元、慢延时单元、快延时开关、慢延时开关，以及逐次逼近逻辑电路均可采用常规器件。
逐次逼近二维游标型TDC增加了“权重映射逻辑表”生成电路，权重映射逻辑表记录了各权重与之对应的慢延时单元开关序号和快延时单元开关序号。逐次逼近逻辑电路的输出信号在权重映射逻辑表中查找和转换成对应的延时单元和开关序号，并开启相应开关，使与该开关相连的一对慢延时单元和快延时单元的信号输出到仲裁器中进行比较，如图9所示。图9延续了前文的符号：慢延时和快延时之差t1-t2＝t。权重W用二维坐标(x,y)来表示，且满足关系式W＝x*t1-y*t2。由于该关系式是一个二元一次方程，满足该关系式的开关序号的数值解不唯一，所以根据实际应用可在多个解中选择合适的解并输入列表。
本发明提出的权重映射逻辑表电路是将关系式的数值解与各个权重一一对应生成权重映射逻辑表，本实施例选择开关序号较小的一组解，以减小延时单元的数量。如图9所示，通过查表的方式确定每个权重所对应的开关序号的二维坐标，即确定x和y的值。
图8、图9所示本发明电路的工作原理：首先在权重中做二分搜索，在每轮比较中，仅有一个慢延时开关和一个快延时开关开启。开启的开关将所连接的延时单元输出连接到仲裁器，仲裁器判定一个慢延时单元输出和一个快延时单元输出的领先或落后关系。根据逐次逼近逻辑每轮比较的结果，选择下一轮需要比较的权重，再通过“权重映射逻辑表”找到权重所对应的延迟单元和开关序号。按此规律循环并输出串行数据。
本发明电路的具体实现方法如下：
第一步：首先仲裁器比较(tR-tS)和最大权重的中间值1/2*(n+1)t的大小关系，逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号(注意，权重1/2*(n+1)t对应的延时单元序号并不是1/2*(n+1))，即在权重映射逻辑表查找慢延时单元序号x_0和快延时单元序号y_0的数值满足关系式1/2*(n+1)t＝x_0*t1-y_0*t2所对应的延迟单元的开关序号，然后逐次逼近逻辑电路开启与该权重对应的序号慢延时单元和快延时单元的开关，则与该开关对应的慢延时单元和快延时单元的信号输入到仲裁器中；
第二步：如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t，同样逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号，开启相应开关，将对应的慢延时单元和快延时单元的信号连接到仲裁器；如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出小于零，则仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t。其中，权重(1/2+1/2^2)*(n+1)t、(1/2-1/2^2)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_11，y_11)和(x_10，y_10)，满足关系式(1/2+1/2^2)*(n+1)t＝x_11*t1-y_11*t2、(1/2-1/2^2)*(n+1)t＝x_10*t1-y_10*t2；
第三步，如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出大于零，则仲裁器进一步比较(tR-tS)和权重(1/2+1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2+1/2^2-1/2^3)*(n+1)t。如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2-1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2-1/2^2-1/2^3)*(n+1)t；其中，权重(1/2+1/2^2+1/2^3)*(n+1)t、(1/2+1/2^2-1/2^3)*(n+1)t、(1/2-1/2^2+1/2^3)*(n+1)t、(1/2-1/2^2-1/2^3)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_211，y_211)、(x_210，y_210)、(x_201，y_201)、(x_200，y_200)，满足关系式(1/2+1/2^2+1/2^3)*(n+1)t＝x_211*t1-y_211*t2、(1/2+1/2^2-1/2^3)*(n+1)t＝x_210*t1-y_210*t2、(1/2-1/2^2+1/2^3)*(n+1)t＝x_201*t1-y_201*t2、(1/2-1/2^2-1/2^3)*(n+1)t＝x_200*t1-y_200*t2；
……，按此规律循环k次，k为任意正整数，得到精度满足应用需求k位数据，由逐次逼近逻辑电路输出k位串行数据。
本发明与已有的技术相比具有显著的进步，举例说明如下：
以信号延时差tR-tS＝85pS，慢延时t1＝50pS＝5t，快延时t2＝40pS＝4t，分辨率t1-t2＝t为例，分别构造位数为4的一维和二维逐次逼近TDC如图6和图10所示。两款TDC都包含0，t，2t，3t，……，15t共16个权重，即n＝15。
图6和图10的4bit逐次逼近一维和二维游标型TDC分别包含30个延时单元和开关、11个延时单元和开关。显然，二维结构的电路成本更低。
对比说明逐次逼近一维和二维游标型TDC的工作过程如表2所示。工作原理如下：
首先将信号延时差tR-tS＝85pS＝8t与1/2(n+1)t＝8t作比较，显然8.5t>8t，第一个Bn输出1。在逐次逼近一维游标型TDC中，1/2(n+1)＝8既是权重的系数，也是慢延时单元、快延时单元及其对应的开关序号。所以，直接将逐次逼近逻辑的当前权重系数“8”输出即可，打开序号为8的慢延时单元和快延时单元对应的开关。但是对于逐次逼近二维结构来说，1/2(n+1)＝8不能表示延时单元和开关的序号，在4比特二维结构中甚至不存在序号为8的延时单元，具体延时单元序号要通过x*t1-y*t2＝8t来求解。对于只有一个方程的二元一次方程，存在多个解。一般来说，会尽量使用序号较小的延时单元即可。在表2中，第一组序号(x,y)取值x＝4，y＝3。通过查表方式求解x*t1-y*t2＝8t这一方程的过程就是由权重映射逻辑表完成。
既然第一个Bn＝1，那么下一步将延时差与更大的权重3/4*(n+1)t＝12t作比较，显然8.5t<12t，第二个Bn输出0。类似的，在逐次逼近一维结构中，当前权重系数“12”同时是慢延时单元、快延时单元及其对应的开关序号，无需再做转换。但是在逐次逼近二维结构中，需要通过查表的方法求解x*t1-y*t2＝12t，在表2中，第一组序号(x,y)取值x＝4，y＝2。
以此类推，串行输出数据Bn输出二进制数据“1000”，完成时间到数字的转换。
表2.逐次逼近一维和二维游标型TDC示例表tR-tS＝85pS＝8.5t，t1＝50pS＝5t，t2＝40pS＝4t
Figure BDA0002379870140000091
总之，本发明为了将逐次逼近逻辑应用于二维游标型TDC中，引入了权重映射逻辑表，从而提出创新的逐次逼近的二维游标型TDC。与传统的一维游标型、二维游标型、逐次逼近二维游标型等结构相比，本发明能够达到最低的电路成本、面积和功耗。

Claims (2)

1.一种逐次逼近二维游标型时间数字转换器电路，该电路包括：y个快延时单元和x个慢延时单元，y个快延时开关，x个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路；其特征在于，还包括权重映射逻辑表生成电路；其中，快延时单元输出与相同序号的快延时开关相连，慢延时单元输出与相同序号的慢延时开关相连；所有的快延时开关同时连接到仲裁器的S端，所有的慢延时开关也同时连接到仲裁器的R端，仲裁器的输出Q端连接到逐次逼近逻辑电路，逐次逼近逻辑电路输出串行数据；权重映射逻辑表电路输入端与逐次逼近逻辑电路相连，输出端同时与所有的快延时开关和慢延时开关相连，在每轮比较中逐次逼近逻辑电路通过查找权重映射逻辑表，只开启一组快延时开关和慢延时开关；所述权重映射逻辑表记录了各权重与之对应的慢延时单元开关序号和快延时单元开关序号。
2.如权利要求1所述电路的实现方法，其特征在于，根据逐次逼近逻辑每轮比较的结果，选择下一轮需要比较的权重，再通过“权重映射逻辑表”找到权重所对应的延迟单元和开关序号，按此规律循环并输出串行数据，具体包括以下步骤：
第一步：首先仲裁器比较(tR-tS)和最大权重的中间值1/2*(n+1)t的大小关系，逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号，即在权重映射逻辑表查找慢延时单元序号x_0和快延时单元序号y_0的数值满足关系式1/2*
(n+1)t＝x_0*t1-y_0*t2所对应的延迟单元的开关序号，然后逐次逼近逻辑电路开启与该权重对应的序号慢延时单元和快延时单元的开关，则与该开关对应的慢延时单元和快延时单元的信号输入到仲裁器中；t1代表慢延时单元的延迟时间，t2为快延时单元的延迟时间，n代表延时单元及其开关的序号；
第二步：如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t，同样逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号，开启相应开关，将对应的慢延时单元和快延时单元的信号连接到仲裁器；如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出小于零，则仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t；其中，权重(1/2+1/2^2)*(n+1)t、(1/2-1/2^2)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_11，y_11)和(x_10，y_10)，满足关系式(1/2+1/2^2)*(n+1)t＝x_11*t1-y_11*t2、(1/2-1/2^2)*(n+1)t＝x_10*t1-y_10*t2；
第三步：如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出大于零，则仲裁器进一步比较(tR-tS)和权重(1/2+1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2+1/2^2-1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2-1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2-1/2^2-1/2^3)*(n+1)t；其中，权重(1/2+1/2^2+1/2^3)*(n+1)t、(1/2+1/2^2-1/2^3)*(n+1)t、(1/2-1/2^2+1/2^3)*(n+1)t、(1/2-1/2^2-1/2^3)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_211，y_211)、(x_210，y_210)、(x_201，y_201)、(x_200，y_200)，满足关系式(1/2+1/2^2+1/2^3)*(n+1)t＝x_211*t1-y_211*t2、(1/2+1/2^2-1/2^3)*(n+1)t＝x_210*t1-y_210*t2、(1/2-1/2^2+1/2^3)*(n+1)t＝x_201*t1-y_201*t2、(1/2-1/2^2-1/2^3)*(n+1)t＝x_200*t1-y_200*t2；
按此规律循环k次，k为任意正整数，得到精度满足应用需求的k位数据，由逐次逼近逻辑电路输出k位串行数据。
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