CN1118205A - 信号处理电路和延时二进制周期输入信号的方法 - Google Patents

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Abstract

本发明涉及用于延时二进制周期输入信号(S0)的信号处理电路。三个串联的延时器件(D1-D3)产生相对于输入信号(S0)被延时的输出信号(S1-S3)。可以对延时器件(D1-D3)的延时进行非常高精度的控制，延时器件(D1-D3)包括多个相互同样的串联延时单元(20A-24A)，利用在同一半导体处理中的公共处理步骤在同一时刻制造这些延时单元(20A-24A)。控制装置(1)在鉴相器(2)中将输入信号(S0)的相位与从最末的延时器件(D3)的输出信号(S3)的相位进行比较，并在相位比较的基础上，输出控制信号(V0-V4)给延时器件。这些控制信号以这样的方式控制延时器件(D1-D3)，使在各个延时器件(D1-D3)启动数目的延时单元(20A-24A)、延时器件相互具有相同的延时。输入信号(S0)和最后输出信号(S3)之间的总延时在第一调整序列中大于输入信号(S0)的半个周期但小于一个半周期，该总延时在第二调整序列中达到输入信号(S0)的一个周期。

Description

信号处理电路和延时二进制周期输入信号的方法
技术领域
本发明涉及使用至少两个具有可变延时的串联半导体延时器件，延时二进制周期输入信号和在该串联的延时器件中顺序地延时该输入信号的方法，所述延时器件与控制装置连接，并且各产生各自的输出信号。本发明还涉及实现该方法的装置。
背景技术
周期二进制数据信号通常被用作时钟信号，这时对频率的精度的要求就非常高。还经常需要对时钟信号的频率进行倍频，以便得到更高频率的新的时钟信号。通过利用原时钟信号的延时信号并以某种合适的方式在逻辑电路中组合该延时信号来获得更高频率的时钟信号就可以提供更高频率的时钟信号。这样做的问题是，延时信号没有被足够精确地延时。当用该延时信号来提取所需信号时，延时精度的不足就会扩散开来，造成倍频时钟信号的误差，例如不均匀的脉冲—间歇比的误差形式。以下给出以前如何获得延时时钟信号以及如何设计倍频电路的概要。
Dave Bursky在1992年11月12日的技术杂志“ElectronicDesign(电子设计)”的63—66页上的文章“Unsurpassed FlexibilityHeralds Clock Generator(无比灵活的先驱时钟发生器)”中描述了产生时钟频率的电路。该电路包括由鉴相器、滤波器、压控振荡器和分频电路组成的锁相环。鉴相器比较基准信号和来自压控振荡器的反馈信号各自的相位，并输出控制信号给滤波器。而该滤波器又输出控制电压给振荡器。然后在该振荡器的输出端产生被分频电路接收和分频的信号，所以被分频信号的频率与基准信号的频率一样。压控振荡器是包括多个串联的可变延时的延时单元的环形振荡器。从延时单元引出信号至可编程矩阵选择器。可对该矩阵选择器进行编程来提供其频率是基准信号频率的倍数的信号或相对于基准信号被延时的信号。
英国专利申请G.B.2,199,457A公开了倍频输入的二进制数据信号的频率的电路。该数据信号在可变延时器件中被延时。该数据信号和被延时的数据信号然后在产生其频率是输入信号频率的两倍的输出信号的电路中被逻辑地组合。该输出信号和输入信号被用来调整延时器件的延时，以便获得50/50的脉中—间歇比。
英国专利申请G.B.2,130,825A公开了包括多个串联的用所谓I2L技术制成的晶体管的延时电路。相位比较器比较输入信号的相位和被延时输入信号的相位。根据这一相位比较来校正各晶体管的延时，以便获得所需的延时。
英国专利申请G.B.1,561,465公开了改变输入信号的频率的电路。输入信号首先在分频电路中被分频，然后在包括串联的、具有几个抽头的延时元件的延时电路中被延时，被分频信号和多个被延时信号在逻辑电路中被逻辑地组合，以便获得所需频率的输出信号。
1991年8月的34卷第3期IBM Technical Disclosure Bulletin(IBM技术公报)公开了倍频输入信号的频率的电路。输入信号在其延时可利用控制电压进行调整的延时器件中被延时。输入信号和被延时信号在逻辑电路中被组合，以便获得其频率是输入信号频率的两倍的信号。这一信号和被延时的输入信号在将信号的脉冲—间歇比转换为电压的电路中被进行转换。这两个电压在产生调整延时器件的延时的控制电压的比较器中被比较。
JP61—163715(A)公开了用来获得所谓多相时钟的串联延时器件1。该延时器件产生被延时信号，以及各被延时信号在两输入“与”门中与反相的被延时信号逻辑地组合。输出信号然后被用于多相时钟。
虽然上述出版物提供了解决倍频时钟信号的频率和延时时钟信号问题的方法，但仍然存在以足够高的精度来产生用来提取倍频信号的被延时信号的问题。
发明的公开
本发明的目的是提供以非常高精度的时延延时二进制周期输入信号的信号处理电路。该电路包括至少两个串联的延时器件，它们各输出相对于二进制输入信号被延时的输出信号。各延时器件包括多个串联的延时单元。在各延时单元的下游设置了可从其中取出延时器件输出信号的抽头设备。通过控制从哪一个抽头取出输出信号就能够改变延时器件的时延。再通过比较二进制输入信号的相位和从某一延时器件取出的输出信号的相位，就可以调整该电路，使两被比较信号的相位差达到输入信号的预定个数半周期，因此各延时器件将获得相互相同的时延。在同一半导体处理的公共处理阶段中同时地制造全部延时单元，因此全部延时单元将相互具有相同的时延。这就获得了非常高的延时精度。通过在各延时器件中集成不同数目的延时单元，就可以控制时延的分辨率，所谓分辨率指的是一个延时单元的延迟时间和一个延时器件的延迟时间的比值。延时器件中延时单元的个数越多，得到的分辨率就越高。
该信号处理电路可以集成在同一半导体芯片上并适合于批量生产。其结构是数字的，这就意味着鉴相器将非常简单，只占据少量空间。
本发明提高了延时信号的精度。当延时信号用来产生倍频时钟信号时，倍频时钟信号的质量也将得到提高。
本发明的特征体现在所附的权利要求陈述的特点之中，以下将参看本发明的最佳示范性实施例和附图更详细地描述本发明。
附图概述
图1是表示根据本发明的包括控制部件和三个延时器件的信号处理电路的简单方框图。
图2更详细地表示图1的方框图。
图3是图1所包括的延时器件的电路图。
图4表示图2所示鉴相器的两种时钟波形。
图5是表示图2的状态机的方框图。
图6是表示发明的用于倍频时钟信号的装置的方框图，以及相关的时钟波形。
图7是也表示用于倍频时钟信号的装置的方框图，以及相关的时钟波形。
图8是表示用不均匀的时钟信号均等时钟信号的脉冲—间歇比的装置，以及相关的时钟波形。
实施本发明的最好方式
图1表示发明性信号处理电路并从原理上说明该电路如何运作。如图4所示的、可取值0或1的二进制周期输入信号S0在三个串联的延时器件D1、D2和D3中被延时，各延时器件产生相应的输出信号S1、S2和S3。通过从控制部件1提供控制信号V0—V4可以改变延时器件的延时。第三延时器件D3的信号S3的相位和输入信号S0的相位在控制部件1中被比较。然后在控制部件1的控制输出端U0—U4上产生控制信号V0—V4，这些控制信号用来控制延时器件的延时，使得第三延时器件D3的输出信号S3相对于输入信号S0将被延迟输入信号的一个周期，这样，各延时器件将具有相互相同的延迟时间。因此，输出信号S1、S2和S3顺序地被延时三分之一个周期。即S1相对于S0被延时三分之一个周期，S2被延时三分之二个周期，而S3被延时一个整周期。各个延迟器件D1、D2和D3包括大量的延迟单元20A—24A，获得非常高的延时精度。这将在下面更详细地示出和说明。如图1虚线所示，可以设想，将另一个延时器件D5连接到串联的延时器件D1—D3上。在这一情况下，信号S1的相位和输出信号S5的相位可方便地在控制部件1中进行比较。虽然这时信号S5相对于信号S1将被延时一个周期，但如前面的情况那样，该相位比较的结果被用来控制延时器件的延时。或者信号S0和S3可传送给控制部件1，只用信号S5作为延时信号。
图2更详细地表示图1的信号处理电路的一实施例。控制部件1包括接收信号S0和信号S3的鉴相器2。该鉴相器比较两信号S0和S3的相位并输出相位信号T2，该相位信号T2在信号S3被延时大于输入信号的一个周期时为逻辑零、在信号S3被延时比输入信号S0的一个周期短的时间时为逻辑1。逻辑1或逻辑0被状态机3接收，它存储该信号若干个时钟周期，在这种情况下为8个时钟周期。状态机3然后输出状态信号T3给二进制类型的计数器电路4，根据状态信号T3的值，计数器电路4进行递增计数或递减计数。状态机的结构和操作将参看图5更详细地进行描述，鉴相器的操作将参看图4更详细地进行描述。计数器电路4又输出包含有关电路4的内容的信息的计数器信号T4给译码器5。译码器5译码计数器信号T4的内容并启动其标为U0—U4的若干控制输出端中的某一控制输出端，这些控制输出端U0—U4输出各自的控制信号V0—V4。该图还表示延时器件D1—D3。各延时器件D1—D3由多个串联的延时单元20A—24A组成，并且每个延时单元20A—24A具有控制输入端L0—L4。可以在各延时单元20A—24A之后从电路取出输出信号并直接将其传送给下一个延时器件的输入端，或者当输出信号是最后的延时器件D3的输出时，直接将其传送给鉴相器2进行相位比较。
译码器5的控制输出端U0与各延时器件D1—D3的控制输入端L0连接。相应地，译码器其余控制输出端U1—U4与各延时器件的相应控制输入端L1—L4连接。控制延时器件的延时的控制信号V0-V4在译码器5的控制输出端U0—U4上产生。译码器5因此同时地控制了延时器件D1—D3的延时，并以这样的方式进行控制，即因为同等数目的大量延时单元在各延时器件D1—D3中被启动，所以延时器件将各自产生相同的延时。就是说，正如将参看图3更详细地描述的那样，延时单元20A—24A各产生相同的延时。全部延时器件D1—D3合成的延时等于输入信号的一个周期，这是通过利用鉴相器2进行调整来实现的。
图3更详细地表示图1所示可变延时器件D1的示范性实施例。该延时器件包括上述串联的延时单元20A—24A，后者又包括串联的延时缓冲器20C—24C以及通过控制输入端L0—L4与译码器5连接的缓冲器单元20B—24B。由于输入信号S0通过不同个数的延时单元20A—24A，所以它可被延迟不同长度的时间。在各延时缓冲器20C—24C之后，输出信号S1可以经由缓冲器单元20B—24B抽头输出到延时器件D1的输出端。例如，信号S0可以通过延时缓冲器20C、然后经由缓冲器单元20B进行抽头输出。此时信号的延时为最短。信号还可以被允许通过延时缓冲器20C—24C、然后利用缓冲器单元24B进行抽头输出，此时信号的延时为最长。延时器件的时延就是如此地逐步变化。译码器5从其控制输出端U0—U4的相应控制输出端，输出控制信号V0—V4之一给相应的缓冲器单元20B—24B。例如，控制信号V2从控制输出端U2输出给缓冲器单元22B。译码器就如此地确定了利用哪一个缓冲器单元输出信号，这样一来就允许提供必要延时的缓冲器单元被启动。相应缓冲器单元20B—24B在各个串联的延时器件D1—D3中被同时启动。最好这样设计译码器5，即当从一个缓冲器单元切换到另一个缓冲器单元时，在停止要被停止的缓冲器单元之后，启动要被启动的缓冲器单元。例如，当要从缓冲器单元22B切换到缓冲器单元23B时，在停止缓冲器单元22B之后启动缓冲器单元23B。这样就避免了否则在两个缓冲器单元之间进行切换时将会在延时器件D1—D3的输出端出现的电压尖峰。例如，延时缓冲器20C—24C和缓冲器单元20B—24B都可以是有采用CMOS技术的两个串联的反相器的形式。在这种情况下，各反相器又可以利用反相器进行输入，以便得到串联反相器的已知负载。Studentl itteratur于1997年出版的、P.—E.Danielsson等人的著作“Digital Teknik(数字技术)”的第4章第85页详细描述了采用CMOS技术的反相器。
因为根据本发明，全部延时单元在相同的半导体处理的公共处理阶段中被同时制造，最好是在同一半导体芯片上被制造，所以利用这种延时器件就获得了极高的时延精度。这意味着，延时单元20A—24A将具有相互相同的延迟时间。由于相等数目的延时单元在各延时器件中被启动，所以就保证了延时器件D1—D3将输入信号延时相等的时间长度。延时单元的制造方法是公知技术，并且发明性原理包括在根据本发明的方法和信号处理电路中使用这些延时单元。
当延时单元被集成在同一芯片上时，各个延时单元20A—24A的时延之间的差异将不大于约千分之几。
已经发现，由于诸如温度和时间等处理参数的变化，在各种没有在同一时刻被制造的情况下，延时单元产生的时延可显著不同。当这种显著不同与工作温度和操作电压的变化以及元件老化结合在一起时，当延时单元在不同的情况下被制造或没有被集成在同一芯片上时，则延时单元产生的延时可以由于三个或三个以上的因素的作用而不同。
为简明起见，在图3的各延时器件中只表示了五个延时单元20A—24A。实际上，数目将更大。例如，各个延时器件D1—D3可以包含128个延时单元。延时单元数目的增大也将导致时延分辨率的增大。在这方面，分辨率指的是一个延时单元的延迟时间和延时器件的最大延迟时间的比值。实际上，电路的精度受到分辨率的限制。
如U.S.5,095,233所表明的，延时单元在同一芯片上形成的延时器件已在市场上买得到。虽然可以得到更长和更短的延迟时间，但延时单元的典型延迟时间是0.1-0.5纳秒。
当在两个延时单元之间切换时，即当增大有效延时单元20A—24A的数目或减小有效延时单元的数目时，就有在输出端出现电压尖峰的危险。但是，因为在电压尖峰出现时，输出导线固有的电容在该导线上保持该值，所以输出导线抵制这一现象。在图3中用电容C1表示延时器件D1输出端的自身固有电容。相应的电容出现在全部延时器件之后。通过用外部电容来补充导线的固有电容可以进一步防止电压尖峰在电路中的传送。由于电压尖峰经常在计数器电路4递增计数或递减计数时出现，所以通过利用采用所谓格雷码(Graycode)的计数器电路可以进一步抵消电压尖峰的作用。当这种计数器电路递增计数或递减计数时，它每次将只改变其某一个位的内容，因此传送的最小可能的干扰被扩散。
图4是信号S0和S3以及鉴相器2的信号T1和T2的时钟波形，全部所述信号都取值0或1。表示时间τ的时间轴也示于图4。信号S0用作预定频率的二进制时钟信号。信号S3也是二进制的，并具有与信号S0相同的频率，但被时间移位。图2所示鉴相器2用来调整信号S3，以便相对于输入信号S0将信号S3延时一个周期。这是通过利用鉴相器2经由状态机3、计数器电路4和译码器5控制延时器件D1—D3产生的延时来实现的。
鉴相器2具有两个输入端和一个输出端，包括两个串联的D触发器41和42。虽然D触发器的工作方式对该领域的技术人员是众所周知的，但在此还是简要地进行说明。D触发器具有时钟输入端、数据输入端和数据输出端。它在其时钟输入端接收预定频率的二进制时钟信号和在其数据输入端接收二进制信号。在时钟上升沿、即每当时钟信号从低电平状态改变为高电平状态时，从触发器的数据输出端读出数据输入端的二进制信号。在当前的情况下，D触发器41和42接收二进制输入信号S0作为时钟信号。
鉴相器2比较信号S0和S3的相位。信号S0被加到两个触发器的时钟输入端，而信号S3被加到第一D触发器41的数据输入端。第一D触发器41的数据输出端产生信号T1，并与第二触发器42的数据输入端连接。第二触发器42在其数据输出端产生输出给状态机3的相位信号T2。
图4时钟波形的上面部分表示信号S3相对于信号S0被过份地延时，即被延时一个周期以上。这一延时误差用标为Δτ的线来表示。D触发器41的数据输出端，在输入信号S0的上升沿和时刻τ1读出逻辑信号T1＝0，该逻辑信号被第二触发器42的数据输入端接收。第二触发器42的数据输出端在时刻τ2在下一个时钟上升沿读出逻辑相位信号T2＝0。根据图2第二触发器输出端的相位信号T2输出给状态机3的输入端。该状态机3按照均匀的间隔产生控制或操纵计数器电路4的状态信号T3，各状态信号T3到达计数器电路4之间的时间足够长，可以允许按照增大或减小有效延时单元数目的方式进行将被馈送到鉴相器2调整。在所示实施例的情况下，这一时间间隔相当于输入信号S0的8个周期。当计数器电路4接收状态信号T3＝0时，计数器电路4的内容被减少、并将计数器信号T4输出给译码器5，译码器5通过停止后面的有效延时单元、启动前面的延时单元来减小各延时器件D1—D3中的延时。
时钟波形的下面部分表示信号S3没有被充份延时，即相对于二进制输入信号S0被延时不到一个周期时的情况。这一延时误差用线Δτ来表示。第一D触发器41的数据输入端在时刻τ1当其时钟输入变为高电平时，接收高电平信号S3，高电平信号T1＝1出现在第一D触发器41的输出端上。这一信号在时刻τ2即信号S0的下一个时钟上升沿被传送到第二触发器42的数据输出端。计数器电路4然后通过状态机3接收状态信号T3＝1，通知电路递增计数计数器电路4，于是产生计数器信号T4，根据以上参看图3进行的描述，通过启动所述延时单元20A—24A的另一延时单元和停止先前被启动的延时单元，来增大在每一延时器件D1—D3中的延迟时间。
以这种方法，就能够设定延时器件D1—D3的延迟时间，这样信号S0和S3之间的组合延时将达到输入信号S0的一个周期，并且这样每个延时器件D1—D3将具有相同的延时。应当指出，由于结构是数字的，所以不是经常得到精确地等于输入信号的一个周期的延时，且延时将稍微偏离所需的延时。该偏离是由于上述延时器件的分辨率造成的。由于有限的分辨率，电路就可能在两个延时值之间摆动，一个略小于输入信号S0的一个周期，而另一个略大于一个周期。
还可以设想只给鉴相器设置一个D触发器。但是，这种结构的鉴相器将产生亚稳定性的问题，即从时钟信号由低电平值转换为高电平值那一时刻，到在数据输出端得到稳定的输出信号需要一段时间。这一问题在图2所示包括另一个D触发器的实施例中是不明显的，因此该实施例是更可取的。
图2表示了状态机3、计数器电路4和译码器5。译码器5包括一输入端和控制输出端U0—U4，并形成控制部件1的一部分。来自计数器电路4的信号T4在译码器5的输入端被接收，并启动译码器控制输出端中的某一控制输出端，在这些控制输出端中每次只有一个为高电平，并产生相应的控制信号，作为控制信号V0—V4中的一个。选自控制输出端U0—U4的译码器控制输出端由计数器电路4的当前值来确定。译码器控制输出端U0—U4的每一个与各延时器件的缓冲器单元20B—24B之一的控制输入端L0—L4之一连接。例如，控制输出端U0与延时器件D1的控制输入端L0以及其余延时器件D2—D3的每一个的相应控制输入端连接。
虽然信号处理电路将至少包括两个串联的延时器件，但给该电路提供多于三个或少于三个的串联延时器件D1—D3是在本发明的范围之内。译码器5的控制输出端的个数应等于延时器件D1—D3的控制输入端的个数。如果延时器件的数目增加，则译码器控制输出端U0—U4的每一个的分支数目也将增加，因此每个译码器控制输出端与各个延时器件的相应控制输入端L0—L4连接。译码器5就这样同时地控制了延时器件的延时，并以这样的方式，以便在各个延时器件D1—D3中启动相同数目的延时单元20A—24A。
译码器5最好是这样一种译码器，即当在控制输出端的两控制信号之间进行切换时，控制输出端的值将保持直到新的控制输出端已被启动才被停止。这段时间约为门延迟的几分之一。当从高电平控制输出到低电平控制输出的译码器切换时间tPHL比从低电平控制输出到高电平控制输出的译码器切换时间tPLH短时，即当tPHL＜tPLH时，就可以实现上述目的。这样一来，在信号之间进行切换时干扰较小，由此进一步抑制了上述的电压尖峰的问题。
在能够如参看图4所描述的那样对于全周期延时开始相位调整之前，必须设定延时器件的延时，使组合延时将超过半个周期但比一个半周期短，由此将信号处理电路调整到其调节或控制范围。否则，电路将进行错误的调整。例如，如果延时少于半个周期，电路就可能错误地减小延时，这样信号S0和S3之间的相位差将趋于零。相应地，如果延时超过一个半周期，电路就可能增大延时，这样信号S0和S3之间的相位差将达到两个周期。用状态机来避免这一问题。图5表示实现状态机3的一种方法。在所示实施例的情况下，状态机包括是逻辑门的组合网络的电路50和存储器单元51。电路50在预定的输入时刻接收相位信号T2、复位信号RESET和控制信号T8，并产生状态信号T3和控制信号T7。状态信号T3以固定的时间间隔输入到计数器电路4，各信号输入之间的时间间隔达到允许控制调整在信号处理电路中传送的程度。在所示的情况下，这一时间间隔相当于输入信号S0的8个周期。控制信号T7返馈到电路50的输入端，在下一个输入时刻被作为控制信号T8接收。当发明性信号处理电路要被启动时，计数器电路4被置为零，于是延时器件D1—D3将提供最小可能的延时。这意味着在不考虑延时器件D1—D3中已知的最小延时的情况下，该最小延时使信号S3相对于信号S0被轻微地延时。信号S0和S3将是同相的。然后，鉴相器2将产生携带减小延时器件的延时的信息的相位信号T2＝0。由于信号处理电路此时没有在其调节或调整范围之内，所以相位信号T2＝0将是错误的。因为状态机3在启动过程期间在第一调节或调整序列中接收复位信号RESET，所以克服了这一错误。电路50使其输出信号T3、T7是其输入信号T2、T8和RESET的函数，并具有这样的结构，即在第一调节序列中，输出高电平状态信号T3＝1给计数器电路4。计数器电路于是将根据图2递增计数并输出计数信号T4给译码器5，译码器5以此产生控制信号V0—V4中的一个，该控制信号增大延时器件D1—D3的延时。这将继续下去，直到鉴相器2在启动信号处理电路之后首次产生相位信号T2＝1为止。信号处理电路3到那时已将信号S0和信号S3之间的延时增大到略大于半个周期，电路处在调整范围之内，并且开始第二调整序列。计数器电路4最好递增计数经过更多个步骤，以便保证信号处理电路确实在其调整范围之内，即保证输入信号S0和信号S3之间的延时确实超过半个周期但比一个半周期短。在第二调整序列中，与第一调整序列相似，状态信号也以固定的时间间隔传送给计数器电路4。计数器电路4于是输出计数器信号T4给译码器5，译码器5又产生控制信号V0—V4中的一个，该控制信号如参看图4所描述的那样改变延时器件的延时，因此输入信号S0和信号S3之间的延时相当于输入信号的一个周期。
状态信号T3的值可存储在电路50中并可用来计算下一个到达信号的值。例如，状态信号T3的先前值可用来防止状态机3的过补偿。如果考虑来自状态机的状态信号T3的三个相互连续值，例如，第一个值T3＝1和第二个值T3＝0，就可以这样构成状态机，即不将新的高电平值T3＝1作为第三个值来产生。状态信号T3的先前值就这样用来确定下一个到达信号的值，并当相位信号T2不断地在值0和1之间交替时，用来防止信号处理电路的过补偿。这样使得当存在外部干扰时，也获得较高的精度并以此实现对信号处理电路的更迅速的调整。状态信号T3的存储值还可被状态机3用来计算8个相互连续的状态信号T3的平均值以及然后根据择多判定确定状态信号T3应当作为值1还是作为值0被读出。当然，用来产生平均值的状态信号T3的个数可以不是8个。根据本发明另一改进实施例，可以按照某种不是产生平均值的方式，来使用和处理状态信号T3的存储值，然后将状态信号T3传送给计数器电路4。
根据可替换的实施例，可以使用一状态机，该状态机设定延时器件的延时，使输入信号S0和信号S3之间的延时在第二调整序列中将达到输入信号S0的预定个数半周期。例如，输入信号S0和S3之间的延时，在第二调整序列中，可以达到输入信号S0的一个半周期或输入信号S0的两个周期。在这种情况下，这样构成该状态机3，使得当获得了必要的延时时，即当该延时位于其中心在输入信号S0的预定个数半周期处的调整间隔之内时，信号处理电路将切换到第二调整序列，该调整间隔小于输入信号S0的一个周期。
例如，当使用在其中输入信号S0和信号S3之间的延时将在第二调整序列中达到一个半周期的信号处理电路时，则当输入信号S0和信号S3之间的延时超过输入信号S0一个周期，但小于输入信号S0的两个周期时，即当该延时位于其中心在输入信号S0的一个半周期处的一个调整间隔之内时，该信号处理电路就切换到第二调整序列，该调整间隔小于输入信号S0的一个周期。在这种情况下，这样构成该状态机，即在首先接收到相位信号T2＝1，然后接收到相位信号T2＝0之后，即接收到相位信号T2的两次相互连续的改变之后，就切换到第二个调整序列。相位信号T2的改变指的是相位信号改变其值，从值T2＝1到值T2＝0或从值T2＝0到值T2＝1。相位信号T2的每次改变相当于输入信号S0和信号S3之间的延时增加了输入信号S0的半个周期。相应地，当状态机3已在第一调整序列中接收了相位信号T2的三次相互连续改变时，即当输入信号S0和信号S3之间的延时要达到两个周期时，信号处理电路就切换到第二调整序列。
如果输入信号S0和信号S3之间的延时在第二调整序列中要达到半个周期的时间，则信号处理电路将立即切换到第二调整序列，无需用相位信号T2在第一调整序列中的改变。
根据一可替换的实施例，第一调整序列被省略，当电路在启动信号处理电路时接收了复位信号RESET时，状态机3就给计数器电路4装入预定的计数器值。在必要的计数器值已被装入到计数器电路4中之后，信号处理电路将直接转到第二调整序列。这样选择该计数器值，使延时器件D3的输入信号S0和输出信号S3之间的延时达到这样的延时值，该延时值与输入信号S0的预定个数半周期的偏离，小于所述输入信号S0的半个周期。或者，当启动信号处理电路时，计数器电路4可装入固定计数器值，例如，相当于输入信号S0的半个周期的延时的计数器值，不使用第一调整序列。
还可以用其它几种方法来实现状态机。例如，借助于所谓的HDL(硬件描述语言)可以获得具有所需特性的状态机。在这种情况下，用HDL、例如Verilog码来确定状态机的输入和输出以及该电路应如何动作。然后借助于程序，例如Synopsis将Verilog码转换为相应的逻辑门的网络。这一方法对该领域的技术人员而言是众所周知的。例如，参看由Synopsis于1991年3月出版的手册“HDLCompiler for Verilog，Reference Manual，Version2.0(Verilog的HDL编译程序，参考指南，2.0版)”。
图6说明延时信号S0—S2如何可被用来倍频输入信号S0的频率。虽然该领域的技术人员很容易知道可以使用其它逻辑门，但三个信号S0—S2，在例如后接反相器的模2门的逻辑门60中被逻辑地组合。倍频信号S7将在逻辑门60的输出端出现。
图6还表示了说明如何获得倍频时钟信号的时钟波形。在所示的例子中，逻辑门输出信号S7的频率是原始输入信号S0的频率的三倍。当模2门接收奇数个高电平输入信号(S0—S2)时，该门将在其输出端产生高电平信号。该输出信号然后在位于该模2门的输出端的反相器中被反相。在该实施例的情况下，一般来说，所有奇数n、即1、3、5、7等可用作乘数。必要的延时器件D1—D3的数目于是将等于n。例如，将输入信号S0的频率3倍频需要3个延时器件，将输入信号S0的频率7倍频需要7个延时器件。
图7表示利用延时信号倍频时钟频率的另一方法。该方法能够产生被数等于整数的一半的数、即1/2、1、3/2、2、5/2等倍频的时钟信号。在这种情况下，使用了与图6实施例所用的逻辑门60不同的设计的逻辑门70。通过启动在各抽头之后的反转D触发器71能够实现逻辑门70。反转D触发器指的是在其数据输入端和其数据输出端之间设置了反相器72的D触发器。图7表示包括4个串联延时器件D1—D4的例子。输入信号S0提供给第一个延时器件D1、然后在串联的延时器件D1—D4中被递增地延时，这就产生了信号S1—S4。然后，信号S0—S3中的每一个提供给反转D触发器71中的一个。D触发器71的输出信号然后提供给“异或”门73，在该“异或”门73的输出端获取所需信号S6。当且仅当其输入信号中的一个为高电平时，“异或”门才产生高电平输出信号。
这一方法所具有的优点在于，反转D触发器的引入消除了对于输入信号S0的时钟下降沿的依赖，以及因此还消除了对于输入信号S0的脉冲一间歇比的依赖。如相关的时钟波形所示，上述依赖的消除是因为信号S0—S3的各个上升沿交替地产生了输出信号S6的时钟上升沿或下降沿。
后一种实现方式还可以用来均匀信号的不均匀的脉冲—间歇比。在这种情况下，如图8所示，使用了两个串联的延时器件D1和D2，它们分别产生信号S1和S2。具有不均匀的脉冲—间歇比的输入信号S8如时钟波形所示。“异或”门73的输出信号S6具有50/50的脉冲—间歇比。
因此，图6所示实施例可以容易地对时钟信号进行倍频。为了确保均匀的脉冲—间歇比，将倍频时钟信号提供给根据图8实施例的电路是有好处的。该电路是图7所示电路的变形，但只有两个延时器件D1和D2。
图6所示实施例还可以用来获得时钟信号的给定相移，例如90度的相移。根据另一变形，延时时钟信号可用来获得若干个移相的时钟信号，即所谓的多相时钟。借助于外部分频器，能够获得不同于以上所述倍数的倍数。例如，可以首先将时钟信号2倍频、然后在外部进行三倍分频，来获得倍数2/3。
图6、7和8所示的实施例使用借助于本发明的信号处理电路获得的时钟信号。因为已提高了延时时钟信号的精度，所以实施本发明就提高了倍频时钟信号的质量。
应当懂得，本发明不受上述示范性实施例的限制，并且在以下权利要求的范围内可以进行改进。

Claims (19)

1.在包括延时器件(D1—D3)和控制装置(1)的数字信号处理电路中，延时二进制周期输入信号(S0)的方法，在该信号处理电路中，延时器件(D1—D3)中的至少两个是串联的，并且是具有可变延时的半导体类型，在该方法中，输入信号(S0)在串联的延时器件(D1—D3)中被顺序地延时，所述延时器件(D1—D3)与控制装置(1)连接，并且各输出延时输出信号(S1—S3)，其特征在于，该方法包括以下步骤：
通过串联连接多个延时单元(20A—24A)来产生各个延时器件(D1—D3)，所有延时单元(20A—24A)在同一时刻利用在同一半导体处理中的公共处理步骤来制造，因此延时单元(20A—24A)将具有相互相同的延迟时间；
二进制周期输入信号(S0)的相位与标明的延时器件(D3)的输出信号(S3)的相位作比较，所述相位比较在控制装置(1)的鉴相器(2)中进行；
根据相位比较，在控制装置(1)中产生控制信号(V0—V4)；
控制信号(V0—V4)从控制装置(1)的控制输出端(U0—U4)输出给各个串联的延时器件(D1—D3)；
在第二调整序列中，控制装置(1)的控制输出端(U0—U4)的控制信号(V0—V4)启动一些延时单元(20A—24A)，使输入信号(S0)和被标明的延时器件(D3)的输出信号(S3)之间的延时将达到输入信号(S0)的预定个数半周期；
控制信号(V0—V4)在各个串联延时器件(D1—D3)中启动相同数目的延时单元(20A—24A)。
2.根据权利要求1的方法，其特征在于：第二调整序列之前是第一调整序列，在该第一调整序列中，控制装置(1)的控制输出端(U0—U4)的控制信号(V0—V4)启动一些延时单元(20A—24A)，使输入信号(S0)和被标明的延时器件(D3)的输出信号(S3)之间的延时将达到这样的延时值，即该延时值与输入信号(S0)的预定个数半周期的偏离小于输入信号(S0)的半个周期。
3.根据权利要求2的方法，在该方法中，控制装置(1)包括状态机(3)、计数器电路(4)和译码器(5)，其特征在于，第一调整序列中的控制信号(V0—V4)通过以下步骤来产生：
计数器电路(4)被置为零；
状态机(3)接收复位信号(RESET)；
鉴相器(2)向状态机(3)输出相位信号(T2)，该相位信号(T2)随相位比较而定，并且可以取第一值(T2＝1)和第二值(T2＝0)中的任一值，它的值根据被标明的延时器件(D3)的输出信号(S3)的延时而改变；
状态机(3)向计数器电路(4)输出状态信号(T3)，该状态信号(T3)可以根据相位信号(T2)的变化次数，取第一值(T3＝1)和第二值(T3＝0)中的任一值；
计数器电路(4)向译码器(5)输出相应于状态信号(T3)的值的计数器信号(T4)；
译码器(5)译码计数器信号(T4)，并输出相应于计数器信号(T4)的控制信号(V0—V4)给控制装置(1)的控制输出端(U0—U4)；
控制信号(V0—V4)计算延时器件(D1—D3)的延时；
当输入信号(S0)和被标明的延时器件(D3)的输出信号(S3)之间的延时达到所述延时值时，重新调整状态机(3)，以便结束第一调整序列。
4.根据权利要求2的方法，在该方法中，控制装置(1)包括状态机(3)、计数器电路(4)和译码器(5)，其特征在于，在第一调整序列中，控制信号(V0—V4)通过以下步骤启动延时单元(20A—24A)：
状态机(3)接收复位信号(RESET)；
状态机(3)向计数器电路(4)输出相应于复位信号(RESET)的状态信号(T3)，它给计数器电路装入预定的计数器值；
计数器电路(4)向译码器(5)输出依赖于预定的计数器值的计数器信号(T4)；
译码器(5)译码计数器信号(T4)，并通过控制装置(1)的输出端，输出相应于计数器信号(T4)的控制信号(V0—V4)；
控制信号(V0—V4)启动各个延时器件(D1—D3)中的延时单元(20A—24A)，被启动的延时单元的数目取决于预定的计数器值；
当状态机(3)在延时单元(20A—24A)根据预定的计数器值被启动之后，从鉴相器(2)接收了相位信号(T2)时，重新调整状态机(3)，这样第一调整序列就结束了。
5.根据权利要求1、2、3或4的方法，在该方法中，控制装置(1)包括状态机(3)、计数器电路(4)和译码器(5)，其特征在于，在第二调整序列中，通过以下步骤产生控制信号(V0—V4)：
鉴相器(2)向状态机(3)输出依赖于相位比较，可以取第一值(T2＝1)和第二值(T2＝0)的相位信号(T2)，当从被标明的延时器件(D3)的输出信号(S3)被延时小于输入信号(S0)的预定半周期个数时，相位信号(T2)取其第一值(T2＝1)，当从被标明的延时器件(D3)的输出信号(S3)被延时大于输入信号(S0)的预定半周期个数时，所述相位信号(T2)取其第二值(T2＝0)；
状态机(3)向计数器电路(4)输出可以取第一值(T3＝1)和第二值(T3＝0)的状态信号(T3)，所述状态信号(3)根据相位信号(T2)的值来产生，当状态信号(T3)取其第一值(T3＝1)时，计数器电路(4)的内容增大，当状态信号(T3)取其第二值(T3＝0)时，减小所述计数器电路(4)的内容；
计数器电路(4)向译码器(5)输出相应于计数器电路的内容的计数器信号(T4)；
译码器(5)译码计数器信号(T4)，并通过控制装置(1)的输出端，输出相应于计数器信号(T4)的控制信号(V0—V4)。
6.根据权利要求3或5的方法，其特征在于，一些状态信号值存储在状态机(3)中；还在于，状态机(3)根据被存储信号的值产生第一状态信号值(T3＝1)或第二状态信号值(T3＝0)；还在于，被产生的值被传送给计数器电路(4)。
7.根据任一权利要求1—6的方法，其特征在于，延时器件(D1—D3)的延时的改变包括以下步骤：
控制信号(V0—V4)根据相位比较，在第一预定时刻启动各个延时器件(D1—D3)中的一个延时单元(20A—24A)，所述延时单元(20A—24A)确定延时器件的延时；
控制信号(V0—V4)在随后的下一个预定时刻，启动各个延时器件(D1—D3)中的新的延时单元(20A—24A)，其中第一个被启动的延时单元(20A—24A)在随后的延时单元(20A—24A)被启动之后被停止。
8.根据权利要求3、5、6或7的方法，其特征在于，鉴相器(2)在相应于二进制周期输入信号(S0)的各个上升沿的时刻，输出相位信号(T2)给状态机(3)。
9.根据任一权利要求1—8的方法，其特征在于，控制装置(1)控制延时器件(D1—D3)，使得各个延时器件(D1—D3)中的被启动延时单元(20A—24A)的数目将增大或减小1。
10.包括延时器件(D1—D3)和控制装置(1)，用于延时二进制周期输入信号(S0)的数字信号处理电路，在该电路中，延时器件(D1—D3)中至少两个是串联的，并是具有可变延时的半导体类型，并且与控制装置(1)连接，各个所述延时器件(D1—D3)具有输入端和输出端，该电路特征在于：
各个延时器件(D1—D3)包括多个串联的延时单元(20A—24A)；
所有延时器件(D1—D3)中的延时单元(20A—24A)，在同一时刻利用在同一半导体处理中的公共处理步骤来制造，因此延时单元(20A—24A)将具有相互相同的延迟时间；
控制装置(1)具有与延时器件之一(D1)的输入端连接的第一输入端，它通过该第一输入端接收输入给所述延时器件之一的输入信号(S0)，还具有与被标明的延时器件(D3)的输出端连接的第二输入端，控制装置(1)通过该第二输入端接收来自被标明的延时器件(D3)的输出信号(S3)，还具有与各个延时器件(D1—D3)的控制输入端(L0—L4)连接的控制输出端(U0—U4)；
控制装置(1)包括用来在到达控制装置(1)的两输入端的信号(S0，S3)之间进行相位比较的鉴相器(2)；
控制装置(1)用来根据相位比较，输出控制信号(V0—V4)，这些控制信号(V0—V4)在第二调整序列中以这样的方式启动延时单元(20A—24A)，即使得输入信号(S0)和从被标明的延时器件(D3)的输出信号(S3)之间的延时将达到输入信号(S0)的预定个数半周期；
还在于，控制装置(1)用来以这样的方式输出控制信号(V0—V4)，即在各个串联的延时器件(D1—D3)中，启动同等数目的延时单元(20A—24A)。
11.根据权利要求10的数字信号处理电路，其特征在于：
控制装置(1)用来根据相位比较，在其控制输出端(U0—U4)上输出控制信号(V0—V4)，这些控制信号(V0—V4)，在先于第二调整序列的第一调整序列中，启动一些延时单元(20A—24A)，使得输入信号(S0)和被标明的延时器件(D3)的输出信号(S3)之间的延时将达到这样的延时值，该延时值与输入信号(S0)的预定半周期个数的偏离小于输入信号(S0)的半个周期。
12.根据权利要求11的信号处理电路，在该电路中，控制装置(1)包括状态机(3)、计数器电路(4)和译码器(5)，各具有至少一个输入端和至少一个输出端，该数字信号处理电路特征在于：在第一调整序列中
计数器电路(4)被置为零；
状态机(3)用来接收复位信号(RESET)；
鉴相器(2)的输出端与状态机(3)的输入端连接，所述鉴相器(2)从其输出端向状态机(3)输出相位信号(T2)，该相位信号(T2)依赖于相位比较，并且它可以取第一值(T2＝1)和第二值(T2＝0)，该相位信号(T2)根据从被标明的延时器件(D3)的输出信号(S3)的延时改变其值；
状态机(3)的输出端与计数器电路(4)的输入端连接，所述状态机(3)向计数器电路(4)输出状态信号(T3)，该状态信号(T3)可以取依赖于相位信号(T2)的变化次数的第一值(T3＝1)和第二值(T3＝0)中的任一值；
计数器电路(4)的输出端与译码器(5)的输入端连接，所述计数器电路(4)用来向译码器(5)输出依赖于状态信号(T3)的值的计数器信号(T4)；
译码器(5)的输出端与控制装置(1)的控制输出端(U0—U4)连接，所述译码器(5)用来译码计数器信号(T4)并输出计算延时器件(D1—D3)的延时的相应控制信号(V0—V4)；还在于
当输入信号(S0)和被标明的延时器件(D3)的输出信号(S3)之间的延时达到所述延时值时，重新调整状态机(3)以便结束第一调整序列。
13.根据权利要求11的信号处理电路，在该电路中，控制装置(1)包括状态机(3)，计数器电路(4)和译码器(5)，它们各具有至少一个输入端和至少一个输出端，其特征在于：在第一调整序列中
状态机(3)被用于接收复位信号(RESET)；
状态机输出端与计数器电路输入端连接，其中所述状态机(3)用来向计数器电路(4)输出相应于复位信号(RESET)的状态信号(S3)，并给计数器电路装入预定的计数器值；
计数器电路输出端与译码器输入端连接，其中，计数器电路(4)用来向译码器(5)输出依赖于预定的计数器值的计数器信号(T4)；
还在于译码器输出端与控制装置(1)的控制输出端(U0—U4)连接，其中，译码器(5)用来译码计数器信号(T4)并输出相应于计数器信号(T4)的控制信号(V0—V4)，其中的译码器(5)还用来以这样的方式输出控制信号(V0—V4)，即按照依赖于预定的计数器值的数目，来启动各个延时器件(D1—D3)中的延时单元(20A—24A)，当状态机(3)在延时单元(20A—24A)根据预定的计数器值被启动之后，从鉴相器(2)接收了相位信号(T2)时，重新调整状态机(3)，以便结束第一调整序列。
14.根据权利要求10、11、12或13的信号处理电路，在该电路中，控制装置(1)包括状态机(3)、计数器电路(4)和译码器(5)，它们各具有至少一个输入端和至少一个输出端，其特征在于，在第二调整序列中，鉴相器输出端与状态机输入端连接，所述鉴相器用于从其输出端向状态机(3)输出依赖于相位比较、可以取第一值(T2＝1)和第二值(T2＝0)的相位信号(T2)，其中，当被标明的延时器件(D3)的输出信号(S3)，相对于输入信号(S0)被延时小于输入信号(S0)的预定个数半周期时，鉴相器(2)输出其第一值(T2＝1)，当从被标明的延时器件(D3)的输出信号(S3)相对于输入信号(S0)被延时大于输入信号(S0)的预定个数半周期时，鉴相器(2)输出其第二值(T2＝0)；其特征还在于，状态机(3)的输出端与计数器电路(4)的输入端连接，其中，状态机(3)根据相位信号(T2)的值，向计数器电路(4)输出状态信号(T3)，其中，所述状态信号(T3)可以取第一值(T3＝1)和第二值(T3＝0)，其中，当状态信号(T3)取其第一值(T3＝1)时，计数器电路(4)的内容增大，当状态信号(T3)取其第二值(T3＝0)时，计数器电路(4)的内容减小；其特征还在于，计数器电路(4)的输出端与译码器(5)的输入端连接，所述计数器电路(4)用来向译码器(5)输出包含与计数器电路(4)的内容有关的信息的计数器信号(T4)；还在于译码器(5)的输入端与控制装置(1)的控制输出端(U0—U4)连接，所述译码器(5)用来译码计数器信号(T4)，并从其输出端输出相应于计数器信号(T4)的控制信号(V0—V4)。
15.根据权利要求12或14的信号处理电路，其特征在于，状态机(3)被设计用来存储多个状态信号(T3)；还在于，状态机(3)适合于根据被存储信号的值产生状态信号的第一值(T3＝1)或第二值(T3＝0)；还在于，状态机(3)适合于将产生的值输出给计数器电路(4)。
16.根据任一权利要求10—15的信号处理电路，其特征在于，当延时器件(D1—D3)的延时发生改变时，控制装置(1)的功能是以这样的方式输出控制信号(V0—V4)，即根据相位比较，在第一预定时刻，启动各个延时器件(D1—D3)中的一个延时单元(20A—24A)，所述延时单元(20A—24A)确定延时器件的延时；还在于，控制装置(1)适合于以这样的方式输出控制信号(V0—V4)，即在随后的下一个预定时刻，启动各个延时器件(D1—D3)中的新的延时单元(20A—24A)，所述控制装置(1)适合于在所述控制装置(1)已启动后面的延时单元(20A—24A)之后，停止第一个被启动的延时单元(20A—24A)。
17.根据权利要求12、14、15或16的信号处理电路，其特征在于，鉴相器(2)适合于在相应于二进制周期输入信号(S0)的各个上升沿的时刻，输出相位信号(T2)给状态机(3)。
18.根据任一权利要求10—17的信号处理电路，其特征在于，在各个延时器件(D1—D3)的输出端设置电容器(C1)。
19.根据任一权利要求10—18的信号处理电路，其特征在于，控制装置(1)适合于以这样的方式控制延时器件(D1—D3)，即使得各个延时器件(D1—D3)中的被启动延时单元(20A—24A)的数目被减小或增大1。
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