CN1225089C - 用一条延时链产生多个频点时钟信号的数字锁相环 - Google Patents

Abstract

本发明涉及用一条延时链产生多个频点时钟信号的数字锁相环，所述的数字锁相环能以一路输入信号为参考，对输入信号的抖动进行衰减，产生一路或多路相对稳定的时钟信号，它包括：鉴相滤波电路，比较输出时钟和参考信号之间差别，并滤除高频分量；数控振荡器(简称DCO)；提供主时钟的晶体振荡器；一条带抽头的延时链，由多级相同的延时单元串联而成；补偿电路，消除温度和工艺偏差对延时链特性的影响选择电路，可将延时链的每级延时选中输出，上述一条延时链可供多个选择电路复用，同时产生多个频点。本发明采用一种新的时序，只用一条延时链产生所有频点，既可提高产生时钟的精度，又使芯片面积大为节省。

Description

用一条延时链产生多个频点时钟信号的数字锁相环

(1)技术领域

本发明涉及一种用一条延时链产生多个频点时钟信号的数字锁相环，尤其是指在数字通信系统中，用来产生给E1和T1数据接口提供时序的时钟信号的数字锁相环。

(2)背景技术

在数字通信系统中，常需要给E1和T1数据接口提供时序，这些时序的时钟信号以1.544MHZ或2.048MHZ输入为参考产生，要求抖动很微弱，有良好的稳定性，且满足ACCUNET RT1.5和ETS1、ETS300 01111的规范。

可用数字锁相环来产生上述时钟信号：由数控振荡器(以下简称DCO)产生输出信号，由鉴相器比较参考信号和输出信号(或输出的分频)之间差别，经低通滤除高频分量后，调整DCO的输出，最终使输出跟踪于参考，且满足稳定性要求。

美国专利US4577163发明了一种DCO，它以晶振产生的本地主时钟Flocal为基准，采取吞脉冲的方式，产生一个频率低于Flocal的时钟Fgen，这里DCO计算的最小时间间隔为主时钟周期Tlocal，因而Fgen的抖动不会小于一个Tlocal，要使Fgen满足ACCUNET的规范，需要主时钟频率高于200MHZ。

美国专利US5602884和US20020008557中在上述DCO的基础上，增加了带抽头的延时链(它由多个相同的延时单元串联构成)，用以平滑DCO输出的抖动。DCO输出两路信号，分别送入两条延时链，另由DCO产生的控制字交替选择两条链中适当的延时信号到输出口，合成一路输出时钟(如在US5602884说明书中所述，为了避免时序问题，必需用到两条相同的延时链)。如果产生Tlocal延时需要N级延时单元，这相当于用延时链将主时钟周期N等分，使电路能处理的最小时间单位，由US4577163中的一个Tlocal缩小为Tlocal/N，使输出时钟的精度大为提高，要满足ACCUNET的要求，20MHZ主时钟就已足够。

由于这里需要两条完全相同的延时链，在实际电路中，两条延时链之间总存在差别，这种不匹配，势必降低产生时钟的精度；另据US200200008557说明书中所述，MT9042中的每条64级延时链及其选择电路占用约2千门的芯片面积，若要产生多个频点，多条链及其选择电路占用的面积成倍增加。

如果采用一种新的时序，只用一条延时链产生所有频点，既可提高产生时钟的精度，又使芯片面积大为节省，这是当前需要解决的问题。

(3)发明内容

本发明的目的是用一条延时链产生多个频点时钟信号的数字锁相环，该数字锁相环能以至少一路输入信号为参考，对输入信号的抖动进行衰减，产生一路或多路相对稳定的时钟信号。

本发明的目的是这样实现的：

一种用一条延时链产生多个频点时钟信号的数字锁相环，包括：

一高精度的晶体振荡器，提供本地主时钟；

一数控振荡器(DCO)，是以所述的主时钟为基准，计算出需要产生的时钟与主时钟之间的时间关系；

一条带抽头的延时链，其输入为所述的主时钟，用以产生主时钟的多级延时；

一补偿电路，实时的计算产生一个主时钟周期延时，所需的延时单元级数N，对所述的DCO的输出加以补偿，以消除温度和工艺偏差对延时链延时特性的影响；

多个选择电路，每一个选择电路由算术逻辑运算器，触发器组，时序切换窗口，和带使能端的M选一电路构成，所述的算术逻辑运算器根据所述的数控振荡器输出的余数R和所述的补偿电路的输出N，计算出需要选择的级数TAPdel，并保持在触发器组中；时序切换窗口判断所述的触发器组的输出值TAPdel的大小，并产生一个时序窗口，其宽度为主时钟周期Tlocal，当所选脉冲的延时小于Tlocal/2，该窗口与所述的主时钟上沿同步，当所选脉冲的延时大于Tlocal/2，则该窗口被推后Tlocal/2，与主时钟下沿同步；由所产生的时序窗口分别采样TAPdel数控振荡器溢出信号carry的值，生成控制字和mask两输出信号，去控制带使能端的M选一电路，所述的带使能端的M选一电路从延时链上选出所需的脉冲组成输出时钟，采用多个选择电路共用一条所述的延时链，产生多路输出时钟；

一鉴相滤波电路，调整输出时钟与参考信号之间的相位、频率关系，并滤除高频分量后，将信号作为输入到所述的数控振荡器的输入信号(DCOin)。

本发明的效果：本发明采用一种新的时序，只用一条延时链产生所有频点，既可提高产生时钟的精度，又使芯片面积大为节省。

为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。

(4)附图说明

图1是本发明的数字锁相环的整体功能框图；

图2是本发明的DCO的结构图；

图3是本发明的选择电路的结构图；

图4是本发明的TAPdel值随时间呈锯齿型变化图；

图5是本发明的时序切换窗口的作用图。

(5)具体实施方式

用一条延时链产生多个频点时钟信号的数字锁相环，该数字锁相环能以至少一路输入信号为参考，对输入信号的抖动进行衰减，产生一路或多路相对稳定的时钟信号，它包括：a)鉴相滤波电路，比较输出时钟和参考信号之间差别，并滤除高频分量；b)数控振荡器(简称DCO)；c)提供主时钟的晶体振荡器；d)一条带抽头的延时链，由多级相同的延时单元串联而成；e)补偿电路，消除温度和工艺偏差对延时链特性的影响；f)选择电路，可将延时链的每级延时选中输出。

将晶振产生的本地主时钟送入延时链，由DCO产生控制字给选择电路，选择电路能预先判断下一个输出脉冲相对于主时钟的位置，生成一个动态的选择窗口，选中主时钟相应的延时脉冲，并使其完整输出，得到输出时钟。上述单条延时链可供多个选择电路复用，同时产生多个频点。温度工艺补偿和所有输出时钟的产生都在同一条延时链上进行。输出时钟通过鉴相滤波部分对DCO的反馈控制，与参考信号取得同步。

下面，根据本发明的实施例，对用一条延时链产生多个频点时钟信号的数字锁相环的结构详述如下：

本发明的数字锁相环能以至少一路信号为参考，对输入信号的抖动进行衰减，产生一路或多路相对稳定的时钟信号，它主要包括：

一个高精度的晶体振荡器，提供本地主时钟；

一个DCO，它不用来直接产生频率信号，而是以主时钟为基准，计算出需要产生的时钟与主时钟之间的时间关系；

一条带抽头的延时链，由多级相同的延时单元串联而成，其输入为主时钟，用以产生主时钟的多级延时；

补偿电路，实时的计算产生一个主时钟周期延时，所需的延时单元级数N，对DCO的输出加以补偿，以消除温度和工艺偏差对延时链延时特性的影响；

选择电路，它根据由DCO和补偿电路共同产生的控制字，选中延时链中的某一个延时脉冲，同时还产生一个动态的选择窗口，其宽度为主时钟周期Tlocal，如果所选脉冲(相对于主时钟)的延时小于Tlocal/2，该窗口与主时钟上沿同步；如果所选脉冲的延时大于Tlocal/2，则该窗口被推后Tlocal/2，与主时钟下沿同步，这样能使被选中的脉冲完整地输出；采用多个选择电路共用一条延时链，可产生多路输出时钟；

鉴相滤波电路，调整输出时钟与参考信号之间的相位、频率关系。

采用上述结构的数字锁相环，可得到频率低于主时钟任何输出时钟，而且抖动小。由于采用了一种新的时序(上述动态选择窗口)，使得所有输出时钟的产生，温度工艺补偿均在同一条延时链上进行，这样消除了因多条链不完全匹配而造成的误差，而且缩小了电路规模，减少了整体面积。

参见图1，图1是本发明的数字锁相环的整体功能框图。

晶体振荡器1，提供主时钟(周期为Tlocal)；鉴相器2比较参考信号和反馈信号之间的相差和频差，经滤波器3滤除高频分量后得到数控振荡器的输入信号DCOin，输入到DCO4，实现频率的调整；DCO产生一组控制字R&carry1，控制选择电路8产生频点Fgen1，将R&carry1进行一定的比例运算，可得到控制字R&carry2、R&carry3、R&carry4，分别控制选择电路9、10、11，并分别产生其他频点Fgen2、Fgen3、Fgen4(也可根据需要产生更多频点)；所有选择电路均以同一条M级延时链12的输出delay<1:M>为选择对象，该延时链的输入为晶体振荡器1提供的主时钟，其输出delay<1:M>即为主时钟的1～M级延时，总级数M的确定条件为：使整条链能产生的延时总是大于一个主时钟周期Tlocal；补偿电路13每隔一定的时间(2×Tlocal)，计算一次产生Tlocal延时所需的延时单元级数N，并及时对R&carry1，2，3，4作出补偿，以消除温度和工艺偏差对延时链特性的影响；反馈选择电路14从输出信号的分频中选择适当的反馈信号给鉴相器2，其输入的选择信号：选择1、选择2由外部根据参考信号给定。

参见图2，图2为DCO的结构图，它是一个满值为Q的累加器，由加数器21和累加器22构成，它的加数为P，由输入DCOin加上一个常量K得到，累加器22每个主时钟上沿对P进行累加，输出余数R和溢出信号carry。设主时钟频率Flocal，该DCO可控制选择电路产生一个时钟Fgen，使

Fgen＝(P/Q)*Flocal

余数R决定了当前主时钟和之后与它相邻的Fgen脉冲之间的延时关系Tdelay：

Tdelay＝[1-(R/P)]*Tlocal

若DCO无溢出(carry＝0)，R≥P，Tdelay≤0无意义，表示当前主时钟脉冲不对应任何Fgen脉冲，该舍掉；

若DCO有溢出(carry＝1)，R＜P，0＜Tdelay＜Tlocal，表示将当前主时钟脉冲延迟Tdelay，可得到一个Fgen的脉冲。

由于M级延时链12(图1所示)的各级输出delay<1:M>已包括了每个主时钟脉冲0～Tlocal的延时，因此可从delay<1:M>中挑选出延时为Tdelay脉冲。这一功能由选择电路8，9，10，11(图1所示)实现。

参见图3，图3为选择电路的结构图，由算术逻辑运算器31，触发器组32，时序切换窗口33，和带使能端的M选一电路34构成。算术逻辑运算器31计算出产生Tdelay的延时需要的级数，并保持在触发器组32中；时序切换窗口33判断32的输出值TAPdel的大小，并产生一个时序窗口，决定control word(控制字)和mask两输出信号的时序，去控制带使能端的M选一电路34，当mask＝1，使能端开启，M选一电路34由control word控制，选择delay<1:M>中的一路输出到Fgen；当mask＝0，使能端关闭，使Fgen恒为低电平。这样，可选出延时链上合适的脉冲输出到Fgen.具体工作原理如下：

若产生Tlocal的延时需要N级延时单元(由图1中的补偿电路13算出)，那么产生Tdelay的延时需要的级数：

TAPdel＝[1-(R/P)]*N

TAPdel的计算和保持由算术逻辑运算器31和触发器组32完成。TAPdel的值在[0，N]之间，且随时间呈锯齿型变化，如图4所示，即TAPdel的后一个值总比前一个大，直至carry＝0到来(DCO没有溢出)，TAPdel被置为0，降至最小，之后又逐渐上升。Fgen与Flocal越接近，这种趋势越明显。

参见图5，时序切换窗口33的作用如图5所示，TAPdel的值(TAPdel 1，2，3，...)均在主时钟的上沿产生，假如直接用TAPdel控制M选一，即以TAPdel的保持时间win1，win2，win3...为选择窗口，输出波形为Fgen_err：

a)若TAPdel ≤N/2(即Tdelay≤Tlocal/2)，如TAPdel1，选中脉冲d1完全在win1的时间范围之内，可以正常输出；

b)若TAPdel＞N/2(即Tdelay＞Tlocal/2)，如TAPdel2，选中脉冲d2超出了win2的范围，当d2还没有完全输出时，win2就已关闭(win3打开)，导致d2的一部分不能正常输出(Fgen_err中d2虚线部分)，Fgen_err中的d3也是如此。

为了使Fgen_err中的虚线部分也能正常输出，必需改变选择窗口win1，2，3...的时序。图5中，shft-win1，2，3...为动态的选择窗口，宽均为Tlocal，且满足：

a)当TAPdel＜＝N/2时，如TAPdel1，shft-win1与win1时序相同；

b)当TAPdel＞N/2时，shft-win滞后于win Tlocal/2。

一旦TAPdel＞N/2，如TAPdel2，使shft-win2滞后于win2 Tlocal/2，这样d2完全落在了shft-win2之内(shft-win1与shft-win2之间Tlocal/2的间隙将mask信号置为0，关闭M选一的使能端)；由于TAPdel值的变化满足图4的规律，TAPdel3肯定大于TAPdel2，因而TAPdel3＞N/2，其对应的shft-win3也滞后win3，不会与shft-win2冲突；直至该舍掉的脉冲(如ck4)到来，此时TAPdel的值无意义(值为0)，因此在shft-win3关闭后，也将mask信号置为0，这样ck4的所有延时将不被选出；之后TAPdel5(＜N/2)到来，shft-win5又与win5同步，如此周而复始。

图5中control word的值来自TAPdel，其每个值的刷新与上述动态窗口shft-win1，2，3...同步，由control word和mask共同控制M选一，将delay<1:M>中合适的脉冲一一选出，可得到满足要求的时钟Fgen。

本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。

Claims (5)

1、一种用一条延时链产生多个频点时钟信号的数字锁相环，其特征在于所述的数字锁相环包括：

一晶体振荡器，提供本地主时钟；

一数控振荡器，是以所述的主时钟为基准，计算出需要产生的时钟与主时钟之间的时间关系；

一条带抽头的延时链，其输入为所述的主时钟，用以产生主时钟的多级延时；

一补偿电路，实时的计算产生一个主时钟周期延时，所需的延时单元级数N，对所述的数控振荡器的输出加以补偿，以消除温度和工艺偏差对延时链延时特性的影响；

多个选择电路，每一个选择电路由算术逻辑运算器，触发器组，时序切换窗口，和带使能端的M选一电路构成，所述的算术逻辑运算器根据所述的数控振荡器输出的余数R和所述的补偿电路的输出N，计算出需要选择的级数TAPdel，并保持在触发器组中；时序切换窗口判断所述的触发器组的输出值TAPdel的大小，并产生一个时序窗口，其宽度为主时钟周期Tlocal，当所选脉冲的延时小于Tlocal/2，该窗口与所述的主时钟上沿同步，当所选脉冲的延时大于Tlocal/2，则该窗口被推后Tlocal/2，与主时钟下沿同步；由所产生的时序窗口分别采样TAPdel数控振荡器溢出信号carry的值，生成控制字和mask两输出信号，去控制带使能端的M选一电路，所述的带使能端的M选一电路从延时链上选出所需的脉冲组成输出时钟，采用多个选择电路共用一条所述的延时链，产生多路输出时钟；

一鉴相滤波电路，调整输出时钟与参考信号之间的相位、频率关系，并滤除高频分量后，将信号作为输入到所述的数控振荡器的输入信号(DCOin)。

2、如权利要求1所述的用一条延时链产生多个频点时钟信号的数字锁相环，其特征在于所述的延时链是由多级相同的延时单元串联而成。

3、如权利要求1所述的用一条延时链产生多个频点时钟信号的数字锁相环，其特征在于所述的输出时钟是通过一反馈选择电路输出的反馈信号到鉴相滤波电路对数控振荡器进行反馈控制，使输出时钟与参考信号取得同步。

4、如权利要求1所述的用一条延时链产生多个频点时钟信号的数字锁相环，其特征在于所述的鉴相滤波电路包括：一鉴相器和一滤波器，所述的鉴相器比较参考信号和反馈信号之间的相差和频差，比较后的信号输入到所述的滤波器，滤除高频分量后得到所述数控振荡器的输入信号(DCOin)。

5、如权利要求1所述的用一条延时链产生多个频点时钟信号的数字锁相环，其特征在于所述的数控振荡器是一个满值为Q的累加器，由加法器和累加器构成，所述的累加器的加数为P，由输入所述数控振荡器的输入信号(DCOin)加上一个常量K得到，所述的累加器每个主时钟上沿对P进行累加，输出余数R和溢出信号carry。

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