CN1447557A - 同步电路 - Google Patents

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Abstract

本发明提供一种同步电路，其特征在于，包括：时钟选择器，依照时钟选择信号，从相位相互不同的多个时钟信号中选择适当的相位的时钟信号；相位比较器，比较输入数据和上述所选择的时钟信号的相位；相位控制单元，依照上述相位比较器的比较结果生成相位控制信号，同时依照偏移控制信号生成上述时钟选择信号；以及频率偏移控制单元，依照上述相位控制信号生成上述偏移控制信号。

Description

同步电路
相关申请的交叉参考
本申请基于并要求2002年3月26日提出的在前日本专利申请No.P2002-085117的优先权，这里通过参考来合并其全部内容。
技术领域
本发明涉及使用多相时钟信号生成同步时钟的同步电路。
背景技术
图7是现有技术中的多相时钟选择方式(phase picking system)的同步电路的方框图。现有的同步电路，由时钟发生单元1、时钟选择器2、相位比较器3、相位控制单元4、相位信息存储单元6、分频器7和串并变换器8(deserializer8)构成。
时钟发生单元1，由PLL(Phase Locked Loop)或者DLL(DelayLocked Loop)构成，以基准信号为基础生成多相时钟信号(相位相互不同的多个时钟信号)。相位比较器3，检测所接收的串行数据和由时钟选择器2所选择的时钟的相位差，并输出相位差信号。
相位控制单元4，以用相位比较器3所检测出相位差信号为基础，进行控制以使所选择的时钟的边缘位于数据的中央。相位信息存储单元6存储从相位控制单元4输出的相位信息(时钟选择信号)，时钟选择器2依照在相位信息存储单元6中所存储的相位信息从多相时钟中选择适当的相位的时钟。分频器7对由时钟选择器2所选择的时钟进行分频，并供给相位控制单元4、相位信息存储单元6以及串并变换器8。串并变换器8(串行/并行变换电路)将同步于选择时钟的高比特率的串行数据变换成同步于由分频器7对选择时钟进行了分频的时钟的低比特率的并行数据并进行输出。
即，在现有的同步电路中，在有串行数据的数据转换时，就检测串行数据和所选择的时钟的相位差，并依照此检测结果进行所选择的时钟的相位差的调整。
发明内容
本发明的一个技术方案是提供一种同步电路，其特征在于，包括：时钟选择器，依照时钟选择信号，从相位相互不同的多个时钟信号中选择适当的相位的时钟信号；相位比较器，比较输入数据和上述所选择的时钟信号的相位；相位控制单元，依照上述相位比较器的比较结果生成相位控制信号，同时依照偏移控制信号生成上述时钟选择信号；以及频率偏移控制单元，依照上述相位控制信号生成上述偏移控制信号。
附图说明
对本发明实施形式的更完全的理解以及其许多伴随的优点，通过参考下面的结合附图所进行的详细描述将会更加清楚。
图1是本发明的一个实施形式中的同步电路的方框图。
图2(a)和图2(c)是本发明的一个实施形式中的同步电路中的相位控制单元的时序图。
图3(a)～图3(d)是第一实施形式中的同步电路的时序图。
图4是16相时钟的情况下的相位转换图。
图5(a)～图5(d)是第二实施形式中的同步电路的时序图。
图6(a)～图6(d)是第三实施形式中的同步电路的时序图。
图7是现有的同步电路的方框图。
具体实施方式
当将要接收的串行数据的发送速度上升时，就有必要增加多相时钟信号的生成数，提高其分辨率(resolution)。但是，提高分辨率就意味着减小利用选择时钟的切换产生的相位差的补偿的增益，即，降低环路增益。特别是，在允许没有数据迁移的系统中，对于频率偏移的追踪就变得困难。
例如，当在16相时钟中，有200ppm(0.02％)的频率偏移的情况下，产生与1个相邻的时钟的相位差(2π/16)相当的相位误差的数是，
(1/16)÷0.02％＝1÷(16×0.0002)＝312.5。另一方面，在提高了分辨率的64相时钟的情况下就是，
(1/64)÷0.02％＝1÷(64×0.0002)＝78.125。
也就是，如果在与此周期相当的期间中进行负反馈控制，就会产生相当于到相邻的时钟为止的相位差的相位误差。即，由于在没有数据的迁移的情况下反馈不起作用，就意味着不能进行利用同步电路的追踪。
根据本发明的一个实施形式，其特征是，即使在没有数据的迁移时，也对频率偏移进行检测，并自动地进行时钟选择器中的时钟切换。
下面，参照附图对本发明的实施形式进行说明。
下面，一边参照附图一边对本发明的实施形式进行说明。
(第一实施形式)
图1是第一实施形式中的同步电路的方框图，是设输入串行数据，并作为并行数据进行输出的接收器。本实施形式的同步电路构成有，基于基准信号生成多相时钟的时钟发生单元1，从多相时钟信号选择一个所希望的时钟(选择时钟)并进行输出的时钟选择器2，比较输入数据(串行数据)和选择时钟的相位，且输出同步于选择时钟的串行数据的相位比较器3，控制应选择的时钟以使选择时钟的边缘(上升沿/下降沿)位于输入数据的中央的相位控制单元4，依照来自相位控制单元的相位控制信号输出偏移控制信号的频率偏移控制单元5，存储相位控制单元4输出的相位信息(时钟选择信号)，并为了控制时钟选择器2而输出相位信息的相位信息存储单元6，对选择时钟的频率进行分频的分频器7，将同步于选择时钟的高比特率的串行数据变换成同步于由分频器7对选择时钟进行分频后的时钟的低比特率的并行数据并进行输出的串并变换器8。
时钟发生单元1，例如由PLL(Phase Locked Loop)或者DLL(Delay Locked Loop)构成。时钟发生单元1，基于基准信号生成相位不同的多个时钟信号(多相时钟信号)。时钟选择器2，从多相时钟信号中选择一个时钟，并输出所选择的时钟信号。
相位比较器3，进行所输入的串行数据和所选择的时钟信号的相位比较并检测相位差，将相位差信号向相位控制电路4输出。另外，相位比较器3，向串并变换器8输出所输入的串行数据。
相位控制单元4，依照用相位比较器3的比较结果输出相位控制信号(UP信号/DN信号)。UP信号和DN信号，供给到频率偏移控制单元5。这里使用对于选择时钟有0°和90°相位差的双系统的比较时钟来说明UP信号和DN信号的输出条件。图2是在相位控制单元4中所输出的UP信号和DN信号的时序图。在相位一致时，依照串行数据的迁移输出UP信号或者DN信号(图2(a))。在UP信号和DN信号以相同频度恰好交互进行输出的状态下，表示相位一致。
另外，在对于输入数据的边界有90°相位差的比较时钟的边缘(上升沿/下降沿)在右侧时，即，比较时钟的定时滞后时，输出UP信号(图2(b))。另一方面，在对于输入数据的边界比较时钟的边缘在左侧时，即，比较时钟的定时超前时，输出DN信号(图2(c))。此外，当在相位比较器3中没有进行比较的情况下，即，没有输入数据的迁移的情况下，UP信号和DN信号都不输出。
频率偏移控制单元5，基于来自相位控制单元4的UP信号和DN信号，输出偏移控制信号(Shift_UP信号或者Shift_DN信号)。偏移控制信号，供给到相位控制单元4。本实施形式的频率偏移控制单元5，例如由累加器和计数器构成。累加器累积UP信号和DN信号。计时器同步于分频器7输出的已分频的时钟进行动作，起到强制地输出偏移控制信号用的计时器的作用。
在UP信号和DN信号的累积数(UP信号-DN信号)的绝对值比启动阈值M1小时，就依照此累积值输出偏移控制信号。例如，在UP信号和DN信号的累积数成为所希望的数时，就输出偏移控制信号。此外，偏移控制信号，在累积数朝正方向增加时就输出Shift_UP信号，在朝负方向增加时就输出Shift_DN信号。例如，在累积数朝正方向增加成为预定的数时，就输出Shift_UP信号。然后，累积数继续朝正方向增加，如果再次成为预定的数，就输出Shift_UP信号。另一方面，然后，累积数朝负方向变化，在成为预定的数时，就输出Shift_DN信号。
另一方面，在累积数成为计数器的启动阈值M1以上时，就基于计数器强制地输出偏移控制信号。例如，在用累加器的累积数(UP信号-DN信号)的绝对值，比启动阈值M1小时计数器就停止动作，在达到启动阈值时M1时计数器就开始动作。然后，在计数器输出了进位(或者借位)时，即，在计数值成为计数器复位阈值C1时，频率偏移控制单元5就强制地输出偏移控制信号。
当偏移控制信号被输出时，计数器就复位，再次从0开始计数增加。然后，当再次成为计数器复位阈值C1时，频率偏移控制单元5输出偏移控制信号。计数器反复此动作直到累积数成为停止阈值M2。此外，将停止阈值M2设定为M2≤M1的值。
进而相位控制单元4，依照来自频率偏移控制单元5的偏移控制信号将相位信息(时钟选择信号)输出到相位信息存储单元6。相位信息存储单元6存储来自相位控制单元4的相位信息。然后，所存储的相位信息，为了控制时钟选择器2，在由分频器7所分频后的时钟定时向时钟选择器2输出。时钟选择器2，基于来自相位信息存储单元6的相位信息，重新选择对于当前的选择时钟持有最接近的最小相位差的时钟。
接着，使用图3对本实施形式中的动作进行说明。考虑用时钟发生单元1所生成的多相时钟信号设为16相，从相位控制单元4如图3(a)所示那样输出了UP信号和DN信号的情况。图4表示16相时钟的情况下的相位迁移。此时，相邻的时钟的相位差为2π/16(周期时间÷16)。在时钟选择器2中，最初设为时钟0被选择。
在图3(a)中，UP信号比DN信号更多地被输出。即，表示对于输入数据选择时钟的定时滞后。当有输入数据的迁移时，UP信号/DN信号从相位控制单元4输出。从相位控制单元4输出的UP信号/DN信号，用频率偏移控制单元5内的累加器进行累积。图3(b)是表示累加器中的累积数的迁移的图。
频率偏移控制单元5，当累积数(UP信号-DN信号)的绝对值比启动阈值M1小，且累积数成为预定数时，就输出Shift_UP信号。在图3中，在累积数成为4的倍数(例如，预先所定义好的预定数)时，输出Shift_UP信号。
所输出的Shift_UP信号，被输出到相位控制单元4。相位控制单元4当Shift_UP信号被输入时，就改写相位信息存储单元6的相位信息。相位信息存储单元6依照此相位信息，控制时钟选择器2。然后，时钟选择器2基于在相位信息存储单元6中所存储的相位信息，重新选择对于所选择的时钟相位差为-2π/16的时钟。
当第一次的Shift_UP信号被输出时，相位信息存储单元6的相位信息就被改写。于是，在时钟选择器2中，就选择对于时钟0相位差为-2π/16的时钟，即，时钟15(“时钟0”-2π/16)。同样地，在第二次的Shift_UP信号被输出时，就选择对于时钟15相位差为-2π/16的时钟14。
另外，当累积数达到启动阈值M1时，频率偏移控制单元5内的计数器就开始动作(图3(c))。当计数器达到计数器复位阈值C1时，频率偏移控制单元5就强制地输出Shift_UP信号(图3(d))。
当强制地输出Shift_UP信号时，计数器就复位，再次从0开始动作。然后，如果再次达到计数器复位阈值C1，频率偏移控制单元5就强制地输出Shift_UP信号。以后，就基于计数器的动作反复强制地输出Shift_UP信号的动作。然后，每当输出Shift_UP信号，就选择新的时钟。
在图3(d)中，在依照累积数输出了第二次的Shift_UP信号后，UP信号/DN信号的输出就变少且没有达到预定数(4的倍数)，Shift_UP信号被输出。这是因为，没有输入数据的迁移，即，即使UP信号/DN信号没有输出，也基于计数器输出偏移控制信号。也就是，在计数器开始了动作以后，与累积数没有关系地，依照计数器的动作输出偏移控制信号。
此外，计数器停止是在累积数成为停止阈值M2(M2≤M1)以下时，即，在UP信号-DN信号的差成为足够小时。在此情况下，由于相位差没有扩大，故也可以强制地输出偏移控制信号。
以上对输出Shift_UP信号的情况进行了说明，在DN信号比UP信号还多时，由于对于输入数据选择时钟的定时超前，故为了选择相位滞后的时钟输出Shift_DN信号。然后，当输出Shift_DN信号时，时钟选择器2就对于所选择的时钟，重新选择相位差为+2π/16的时钟。
根据第一实施形式，即使在没有数据迁移，在相位比较器3中没有进行输入数据和所选择的时钟的相位比较时，也使频率偏移控制单元5强制地输出偏移控制信号。由此，就能够补偿由频率偏差而引起的相位误差，自动地选择同步于输入数据的时钟。
(第二实施形式)
第二实施形式中的同步电路，其特征是以所输出的UP信号和DN信号为基础，改变频率偏移控制单元中的计数器的进位的阈值。
此外，第二实施形式中的同步电路的结构，与第一实施形式所示的图1相同。另外，由于除频率偏移控制单元5以外，都可以设为与第一实施形式中的各部分相同的内容，故省略说明。
频率偏移控制单元5，基于来自相位控制单元4的UP信号和DN信号，输出偏移控制信号(Shift_UP信号或者Shift_DN信号)。本实施形式的频率偏移控制单元5也例如由累加器和计数器构成。本实施形式中的计数器的阈值设为可变。
在UP信号的DN信号的累积数(UP信号-DN信号)的绝对值比启动阈值M1小时，依照此累积数输出偏移控制信号。另一方面，在累积数成为启动阈值M1以上时，基于计数器输出偏移控制信号。
例如，计数器在累积数比启动阈值M1小时停止动作，在超过启动阈值M1时开始动作。然后，在计数器开始动作并且超过计数器复位阈值C1时，频率偏移控制单元5就强制地输出偏移控制信号。当输出偏移控制信号时，计数器进行复位。进而，计数器变更输入下一个偏移控制信号用的阈值，再次从0开始计数增加。当将变更后的计数器复位阈值设为C2时，在超过此阈值C2时，频率偏移控制单元5输出偏移控制信号。
此外，计数器的阈值，依照UP信号和DN信号的输出频度，即，累积数增加的速度对来变更值。
这里，考虑作为偏移控制信号输出Shift_UP信号的情况。例如，如果与DN信号相比UP信号的输出频度高，频率偏移的扩大就超前。因此，由于想使输出下一个的偏移控制信号的定时超前，所以将计数器复位阈值设为比C1还小。另一方面，如果DN信号和UP信号的输出频度没有多大的差别，频率偏移的扩大就滞后。因此，使用原来的定时(计数器复位阈值C1)，或者将计数器复位阈值设为比C1还大使输出偏移控制信号的定时滞后。
另外，在作为偏移控制信号输出Shift_DN信号的情况下，如果与UP信号相比DN信号的输出频度高，就将计数器复位阈值设为比C1还小。另一方面，如果DN信号和UP信号的输出频度没有多大的差别，就不进行计数器复位阈值的变更。
接着，使用图5对本实施形式中的频率偏移控制单元5的动作进行说明。考虑如图5(a)所示那样从相位控制单元4输出了UP信号和DN信号的情况。
频率偏移控制单元5，当累积数(UP信号-DN信号)的绝对值比启动阈值M1小，且，累积数成为预定数时，输出Shift_UP信号。
另外，当累积数达到启动阈值M1时，频率偏移控制单元5内的计数器就开始动作。在图5中，在输出第二次的Shift_UP信号后，计数器开始动作。然后，在计数器达到计数器复位阈值C1时，频率偏移控制单元5就强制地输出第三次的Shift_UP信号。
当输出Shift_UP信号时，计数器就复位，将阈值从C1变更成C2。在图5(a)中，由于UP信号的输出频度与DN信号相比要多，故计数器复位阈值C2设为比C1还小的值。反之，如果UP信号的输出频度比DN信号的输出频度还小，就原样设为C2＝C1。
然后，在达到计数器复位阈值C2时，频率偏移控制单元5就强制地输出Shift_UP信号。当输出Shift_UP信号时，计数器就复位，将阈值从C2变更成C3。如果UP信号的输出频度比DN信号的输出频度还多，阈值C3就设为比C2还小的值，如果少就设为C1。
以后，作为计数器复位阈值Cn(n＝3，4，...)反复同样的动作，每当达到计数器复位阈值Cn就输出Shift_UP信号。此外，计数器，继续动作直到累积数成为停止阈值M2(M2≤M1)。
此外，可以在UP信号-DN信号＜0时，输出Shift_UP信号，将上面说明中的UP信号和DN信号的关系反过来可以同样地进行考虑。
根据第二实施形式，即使在没有数据迁移，在相位比较器3中没有进行输入数据和所选择的时钟的相位比较时，也使频率偏移控制单元5强制地输出偏移控制信号。由此，就能够补偿由频率偏差而引起的相位误差，自动地选择同步于输入数据的时钟。
另外，在第二实施形式中的频率偏移控制单元5中，依照在相位误差扩大，即，有数据迁移时的相位比较的结果，变更计数器的阈值。由此，就可以改变输出偏移控制信号的定时，可以依照由频率偏移导致的相位误差的扩大速度进行追踪。
(第三实施形式)
第三实施形式中的同步电路，其特征是以所输出的UP信号和DN信号为基础，改变输出频度偏移控制单元中的计数器的增益。
第三实施形式中的同步电路的结构，与第一实施形式所示的图1相同。另外，由于除频率偏移控制单元5以外，都可以设为与第一实施形式中的各部分相同的标准，故省略说明。
频率偏移控制单元5，基于来自相位控制单元4的UP信号和DN信号，输出偏移控制信号(Shift_UP信号或者Shift_DN信号)。本实施形式的频率偏移控制单元5也，例如由累加器和计数器构成。本实施形式中的计数器的增益设为可变。此外，计数器的阈值设为固定。
在UP信号与DN信号的累积数(UP信号-DN信号)的绝对值比启动阈值M1小时，依照此累积数输出偏移控制信号。另一方面，在累积数成为启动阈值M1以上时，基于计数器输出偏移控制信号。
例如，计数器在累积数比启动阈值M1小时停止动作，在超过启动阈值M1时开始动作。然后，在计数器开始动作并且计数值成为或者超过计数器复位阈值C1时，频率偏移控制单元5就强制地输出偏移控制信号。当输出偏移控制信号时，计数器进行复位。然后，计数器依照累积数变更增益，再次从0开始计数增加。然后在计数值再次成为或者超过计数器复位阈值C1时，频率偏移控制单元5输出偏移控制信号。
计数器的增益，依照UP信号的DN信号的输出频度，即，累积数的增加/减小的速度来变更值。
这里，考虑作为偏移控制信号输出Shift_UP信号的情况。例如，如果与DN信号相比UP信号的输出频度高，就认为频率偏移的扩大超前。因此，由于想使输出下一个的偏移控制信号的定时超前，所以将计数器的增益加大。例如在初始状态中逐次增1使计数增加，如果UP信号的输出频度高，就通过逐次增2使计数增加将增益加大。
另一方面，如果DN信号和UP信号的输出频度没有多大的差别，频率偏移的扩大就滞后。因此，使用原来的定时(计数器复位阈值C1)，或者将增益减小使输出偏移控制信号的定时滞后。例如，如果UN信号的输出频度低，就通过将逐次增2使计数增加变为逐次增1使计数增加将增益减小。
另外，在作为偏移控制信号输出Shift_DN信号的情况下，如果与UP信号相比DN信号的输出频度高，就将计数器的增益加大。另一方面，如果DN信号和UP信号的输出频度没有多大的差别，就不进行增益的变更。反之，如果DN信号的输出频度不高，就将增益减小。
接着，使用图6对本实施形式中的频率偏移控制单元5的动作进行说明。考虑如图6(a)所示那样从相位控制单元4输出了UP信号和DN信号的情况。
频率偏移控制单元5，当累积数(UP信号-DN信号)的绝对值比启动阈值M1小，且，累积数成为预定数时，输出Shift_UP信号。
另外，当累积数达到启动阈值M1时，频率偏移控制单元5内的计数器就开始动作。当计数值达到或者超过计数器复位阈值C1时，频率偏移控制单元5就强制地输出Shift_UP信号。
当强制地输出Shift_UP信号时，计数器就复位，变更增益。在图6中，由于UP信号的输出频度与DN信号相比十分多，故将增益增大。然后，如果再次达到或者超过计数器复位阈值C1，频率偏移控制单元5就强制地输出Shift_UP信号。以后，计数器比较UP信号和DN信号的输出频度的多少来调整增益，每当达到或者超过计数器复位阈值C1就输出Shift_UP信号。此外，计数器，继续动作直到累积数成为停止阈值M2(M2≤M1)。
根据第三实施形式，即使在没有数据迁移，在相位比较器中没有进行输入数据和所选择的时钟的相位比较时，也使频率偏移控制单元强制地输出偏移控制信号。由此，就能够补偿由频率偏差而引起的相位误差，自动地选择同步于输入数据的时钟。
另外，在第三实施形式中的频率偏移控制单元中，依照在相位误差扩大，即，有数据迁移时的相位比较的结果，变更计数器的增益。由此，就可以改变输出偏移控制信号的定时，可以依照由频率偏移导致的相位误差的扩大速度进行追踪。
此外，尽管在上述各实施方式中，作为时钟选择器2以多相时钟选择方式(phase picking system)为例进行了说明，但时钟选择器2也可以是时钟插补方式(phase interpolator system)的选择器。在时钟插补方式的时钟选择器的情况下，从用时钟发生单元1所生成的持有大致等间隔的相位差的M(M≥4)相的多相时钟信号中，选择相位邻接的2相时钟，进而将此2相时钟的相位L(L≥2)等分，选择其中的一个时钟进行输出。即，时钟插补方式的时钟选择器，具有与从大致等间隔的N相时钟(N＝M×L)中选择一个时钟的多相时钟选择方式的时钟选择器同样的功能。即使是具有时钟插补方式的时钟选择器的同步电路，也可以实现本发明的同步电路。
虽然已对本发明的实施形式进行了阐明和描述，但本技术领域的技术人员将明白，在不脱离本发明的实质范围的情况下可以进行各种改变和修正，及用等价物来代替。此外，不脱离本发明的实质范围可以进行许多改变以便适应特定的情形或资源。因此，本发明并不限于所公开的特定的实施形式，而是包括在所附权利要求中。

Claims (18)

1.一种同步电路，其特征在于，包括：
时钟选择器，依照时钟选择信号，从相位相互不同的多个时钟信号中选择适当的相位的时钟信号；
相位比较器，比较输入数据和上述所选择的时钟信号的相位；
相位控制单元，依照上述相位比较器的比较结果生成相位控制信号，同时依照偏移控制信号生成上述时钟选择信号；以及
频率偏移控制单元，依照上述相位控制信号生成上述偏移控制信号。
2.根据权利要求1所述的同步电路，其特征在于：
上述相位控制信号包含，在上述所选择的时钟信号的相位比上述输入数据的相位还滞后时所生成的第一相位控制信号；以及
在上述所选择的时钟信号的相位比上述输入数据的相位还超前时所生成的第二相位控制信号。
3.根据权利要求2所述的同步电路，其特征在于：
上述频率偏移控制单元，在第一相位控制信号的输出次数和第二相位控制信号的输出次数的输出次数差比第一阈值小时，生成上述偏移控制信号。
4.根据权利要求3所述的同步电路，其特征在于：
上述频率偏移控制单元，在上述输出次数差超过第一阈值时，进而以预定的间隔输出上述偏移控制信号。
5.根据权利要求4所述的同步电路，其特征在于：
上述频率偏移控制单元，在上述输出次数差超过第一阈值以后，在上述输出次数差成为第二阈值以下时，仅依照上述输出次数差输出上述偏移控制信号。
6.根据权利要求5所述的同步电路，其特征在于：
上述第二阈值在上述第一阈值以下。
7.根据权利要求1所述的同步电路，其特征在于：
还包括，时钟发生单元，生成相位相互不同的多个时钟信号。
8.根据权利要求1所述的同步电路，其特征在于：
还包括，相位信息存储单元，存储上述时钟选择信号，并对上述时钟选择器进行供给。
9.根据权利要求1所述的同步电路，其特征在于：
还包括，对上述所选择的时钟信号进行分频的频率分频器；
上述相位控制单元、上述频率偏移控制单元和上述相位信息存储单元，在上述分频后的时钟的定时进行动作。
10.根据权利要求1所述的同步电路，其特征在于：
还包括，将上述输入数据变换成并行数据的串并变换器(串行/并行变换电路)。
11.根据权利要求4所述的同步电路，其特征在于：
上述频率偏移控制单元，包括累加器，累积上述第一相位控制信号和上述第二相位控制信号的输出次数差；以及
计数器，在上述输出次数差超过上述第一阈值时开始计数动作；
上述频率偏移控制单元，依照上述累加器和上述计数器的值输出上述偏移控制信号。
12.根据权利要求11所述的同步电路，其特征在于：
上述计数器，依照上述第一和第二相位控制信号的输出频度，变更对计数进行复位的阈值。
13.根据权利要求11所述的同步电路，其特征在于：
上述计数器，依照上述第一和第二相位控制信号的输出频度，变更计数的增益。
14.根据权利要求11所述的同步电路，其特征在于：
上述计数器，在上述累积数超过上述启动阈值时，开始计数动作；
然后，在上述次数差成为第二阈值时，停止计数动作。
15.根据权利要求2所述的同步电路，其特征在于：
上述频率偏移控制单元，在上述第一相位控制信号的输出频度比上述第二相位控制信号的输出频度高时，输出用于选择比上述所选择的时钟相位超前的时钟的偏移控制信号。
16.根据权利要求2所述的同步电路，其特征在于：
上述频率偏移控制单元，在上述第一相位控制信号的输出频度比上述第二相位控制信号的输出频度低时，输出用于选择比上述所选择的时钟相位滞后的时钟的偏移控制信号。
17.根据权利要求1所述的同步电路，其特征在于：
上述时钟选择器，依照时钟选择信号，从在相位邻接的时钟信号间持有大致等间隔的相位差的M相时钟信号中，选择时钟信号。
18.根据权利要求1所述的同步电路，其特征在于：
上述时钟选择器，依照时钟选择信号，从进一步将从在邻接的时钟信号间持有大致等间隔的相位差的M相时钟信号中所选择的相邻的两个时钟信号间的相位差进行L等分后的L相时钟信号中，选择时钟。
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