CN103078611A - 时钟产生器以及包括其的开关电容电路 - Google Patents

Abstract

本发明提供一种时钟产生器以及包括其的开关电容电路，属于集成电路（IC）设计技术领域。该时钟产生器包括非重叠时钟信号产生模块以及用于形成反馈回路的环形振荡器、频率检测模块、比较模块、可编程偏置信号产生模块；其中，可编程偏置信号产生模块生成的偏置信号被反馈输入至环形振荡器以调节其输出的第三时钟信号的频率，直至第三时钟信号的频率和标准时钟信号的频率在比较模块（34）中被比较为基本相等；并且，该偏置信号可以被反馈输入至非重叠时钟信号产生模块以减小所述两相时钟时间间隔（τ）的偏移。该时钟产生器输出的多相非重叠时钟信号的两相时钟时间间隔τ稳定，精确度高，使用该时钟产生器的开关电容电路的性能好。

Description

时钟产生器以及包括其的开关电容电路

技术领域

 本发明属于集成电路（IC）设计技术领域，涉及时钟产生器，尤其涉及受PVT因素影响小的可以生成多相非重叠时钟信号的时钟产生器以及包括应用时钟产生器的开关电容电路。

背景技术

在IC设计中，芯片中的某些电路模块需要同时使用多相时钟信号，特别是多相非重叠时钟信号（Multiple phase None-Overlapping Clocks Signal），任意两个时钟信号之间被设置时间间隔以使各相时钟信号在任一时刻不会出现其中任意两个时钟信号同时处于“开态（ON）”，因此，必须控制好各相时钟信号的时序关系，以保证其非重叠性。

图1所示为两相非重叠时钟信号（Two-phase None-Overlapping Clocks Signal）的示意图。其中，“clock1”表示其中一个时钟信号，“clock 2”表示另一个时钟信号。在图1所示实施例中，clock1和clock2之间的相位差为180°，两相时钟在任何时刻都不可以同时处于“ON”状态。为确保时钟之间的非重叠性，相应的时钟产生器需保证其中任何一个时钟信号的下降沿与另一个时钟信号的上升沿保持一个间隙（gap），这个间隙被称为两相时钟时间间隔（即如图1中所示的τ）。

诸如图1所示的多相非重叠时钟信号在集成电路中被广泛使用，并且，时序精度越高，集成电路的性能越好。以两相非重叠时钟信号为例，其广泛地应用于开关电容电路（Switch-Capacitor Circuit）中。例如，模数转换器（ADC）的采样保持(Sample and Hold)电路中，其开关电容电路的采样和放大功能的实现，需要为之提供时钟信号控制；为了避免在开关电容电路中出现所谓的“电荷共享”的现象、降低因“电荷共享”对信息准确度的破坏性，其开关电路电路通常选用如图1所示的两相非重叠时钟信号。

图2所示为传统的用于生成如图1所示的两相非重叠时钟信号的时钟产生器的电路示意图。其中，反相器I0用于实现时钟翻转；与非门N1的一输入端接参考时钟信号，另一端输入clock2信号，与非门N1的输出端输出至依次串联连接形成的第一组反相器（I11/I12/I13）；与非门N2的一输入端接翻转后的时钟信号（I0输出），另一端输入clock1信号，与非门N2的输出端输出至依次串联连接形成的第二组反相器（I21/I22/I23）。与非门（N1，N2）和两组反向器（I11/I12/I13和I21/I22/I23）组成的闭环电路可以保证clock1和clock2之间的时间间隔τ，时间间隔τ的具体大小也可以由第一组反相器（I11/I12/I13）或第二组反相器（I21/I22/I23）的延迟（τ）决定。

但是，在实际的集成电路中，产生多相非重叠时钟信号的时钟产生器容易受工艺、电压和/或温度（Process/Voltage/Temperature，业界简称为PVT）等诸多因素的影响，两相时钟时间间隔τ也容易随PVT的变化而偏移。例如，晶圆批次不同时，时间间隔τ可能不同；环境温度不同时，时间间隔τ可能不同；电源电压不同时，时间间隔τ可能不同。因此，现有的时钟产生器中，其产生的任意两相时钟信号之间的时间间隔τ是不稳定的，容易发生较大偏移，时间间隔τ的偏移越大，越容易影响使用该时钟信号的电路系统的性能。例如，在开关电容电路中，当τ值缩短到一定程度时（由于τ的偏移较大导致），由于时钟产生器之后的缓冲器的延迟失匹配，可能导致开关电容电路发生“电荷共享”现象，使开关电容电路性能大大降低。

发明内容

本发明的目的在于，减小多相非重叠时钟信号的两相时钟时间间隔τ的偏移，提高两相时钟时间间隔τ的稳定性。

为实现以上目的或者其他目的，本发明提供以下技术方案。

按照本发明的一方面，提供一种时钟产生器，包括用于产生多相非重叠时钟信号的非重叠时钟信号产生模块（31），并且还包括：

    环形振荡器（32），其用于生成反映所述多相非重叠时钟信号的两相时钟时间间隔（τ）的偏移的第三时钟信号（clock3）；

    频率检测模块（33），用于检测其输入的标准时钟信号（clock4）和所述第三时钟信号（clock3）的频率；

    比较模块（34），其用于比较所述标准时钟信号（clock4）的频率和所述第三时钟信号（clock3）的频率；

    可编程偏置信号产生模块（35），其用于根据所述比较模块（34）输出的比较结果可调节地输出偏置信号；

其中，所述偏置信号被反馈输入至所述环形振荡器（32）以调节所述第三时钟信号（clock3）的频率，直至所述第三时钟信号（clock3）的频率和所述标准时钟信号（clock4）的频率在所述比较模块（34）中被比较为基本相等；

并且，所述偏置信号被反馈输入至所述非重叠时钟信号产生模块（31）以减小所述两相时钟时间间隔（τ）的偏移。

按照本发明一实施例的时钟产生器，其中，所述非重叠时钟信号产生模块（31）与所述环形振荡器（32）在芯片中相邻布局并以相同的工艺同步制造形成。

进一步，可选地，所述非重叠时钟信号产生模块（31）中使用的用于产生延迟的反相器与所述环形振荡器（32）中使用的用于产生延迟的反相器相同，反相器之间的版图布局结构也相同。

在之前任一实施例的时钟产生器中，所述环形振荡器（32）中使用的反相器所产生的延迟（τ1）是非重叠时钟信号产生模块（31）中使用的反相器所产生的两相时钟时间间隔（τ）的n倍，n为大于或等于1的整数。

在之前任一实施例的时钟产生器中，所述非重叠时钟信号产生模块（31）中使用的多个反相器可以相同，也可以不同。

按照本发明又一实施例的时钟产生器，其中，所述两相时钟时间间隔（τ）的偏移是由于所述多相非重叠时钟信号受工艺、电压和/或温度因素影响所导致。

在之前任一实施例的时钟产生器中，所述第三时钟信号（clock3）所受工艺、电压和/或温度因素的影响基本相同于所述多相非重叠时钟信号所受所述工艺、电压和/或温度因素的影响。

在之前任一实施例的时钟产生器中，所述非重叠时钟信号产生模块（31）为电流可控型非重叠时钟信号产生模块（31），所述环形振荡器（32）为电流可控型环形振荡器（32），所述偏置信号为偏置电流信号。

在之前任一实施例的时钟产生器中，所述偏置电流信号根据所述比较模块（34）的比较结果调节电流大小，以校正所述第三时钟信号（clock3）的频率和两相时钟时间间隔（τ）。

在之前任一实施例的时钟产生器中，所述偏置信号偏置至所述环形振荡器（32）的所有门电路上，所述偏置信号也偏置至所述非重叠时钟信号产生模块（31）的所有门电路上。

在之前任一实施例的时钟产生器中，所述多相非重叠时钟信号可以为两相或两相以上的多相非重叠时钟信号。

在之前任一实施例的时钟产生器中，通过晶振产生的参考时钟信号被输入至所述非重叠时钟信号产生模块（31）。

在之前任一实施例的时钟产生器中，所述标准时钟信号（clock4）不受工艺、电压和/或温度因素的影响。

在之前任一实施例的时钟产生器中，所述多相非重叠时钟信号的两相时钟时间间隔受标准时钟信号（clock4）控制。

按照本发明的又一方面，提供一种开关电容电路，其包括以上所述及的任一种时钟产生器，所述时钟产生器输出的多相非重叠时钟信号在所述开关电路中应用。

本发明的技术效果是，通过环形振荡器、频率检测模块、比较模块、可编程偏置信号产生模块形成反馈回路（即补偿回路或补偿系统），偏置信号反馈调整环形振荡器输出的时钟信号的频率等于标准时钟信号的频率的同时，还可以实时地或者一次性地校正多相非重叠时钟信号的两相时钟时间间隔，减小了两相时钟时间间隔τ的偏移，使其基本不受PVT等因素的影响。该时钟产生器输出的多相非重叠时钟信号的两相时钟时间间隔τ稳定，精确度高，使用该时钟产生器的开关电容电路的性能好。

附图说明

从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。

图1是两相非重叠时钟信号的示意图。

图2是传统的用于生成如图1所示的两相非重叠时钟信号的时钟产生器的电路示意图。

图3是按照本发明一实施例的时钟产生器的结构示意图。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。

下面的描述中，为描述的清楚和简明，并没有对图中所示的所有多个部件进行描述。附图中公开示出了为本领域普通技术人员提供本发明的完全能够实现的多个部件。对于本领域技术人员来说，许多部件的操作都是熟悉而且明显的。

图3所示为按照本发明一实施例的时钟产生器的结构示意图。在该实施例中，时钟产生器30用于产生两相非重叠时钟信号，即时钟信号clock1和clock2。因此，时钟产生器30必然地包括非重叠时钟信号产生模块31，非重叠时钟信号产生模块31可以将输入的一路参考时钟信号输出产生两个非重叠的时钟信号，即时钟信号clock1和clock2。参考时钟信号可以但不限于通过晶振产生。具体地，如图1所示，非重叠时钟信号产生模块31使用了若干反相器和与非门，其中反相器311用于将参考时钟信号翻转，并进一步输入至与非门316的一端；与非门312的一输入端接入参考时钟信号，其另一输入端由时钟信号clock2反馈输入，与非门312将参考时钟信号和时钟信号clock2作与非逻辑处理后输出至反相器313，进一步，依次串联连接的反相器313、314和315用于产生延迟，该延迟基本等于时间间隔τ，进一步地，反相器315输出时钟信号clock1；与非门316的另一输入端由时钟信号clock1反馈输入，与非门316将翻转的参考时钟信号和时钟信号clock1作与非逻辑处理后输出至反相器317，进一步，依次串联连接的反相器317、318和319用于产生延迟，该延迟基本等于时间间隔                                               

，反相器319进而输出时钟信号clock2。时钟信号clock1反馈输入至与非门312，时钟信号clock2反馈输入至与非门316，这样保证clock1和clock2之间存在两相时钟时间间隔τ（以下也简称为“时间间隔τ”）。在不考虑PVT等因素的影响下，时间间隔τ的偏移基本为0，也即时间间隔τ为某一预定的恒定值，但是，在PVT等因素的影响下，clock1和clock2的频率的变化使时间间隔τ可以发生变化，其相对预定恒定值发生偏移，也即产生两相时钟时间间隔τ的偏移。

为减小时间间隔τ受PVT影响所产生的偏移，优选地，反相器313、314、315、317、318和319为相同的反相器，它们不但结构相同、参数相同，版图布局等也相同，并且它们之间相邻布局，这样使反相器313、314和315产生的延迟与反相器317、318和319产生的延迟尽量相等。

继续如图3所示，时钟产生器30还包括环形振荡器32，环形振荡器32具体地也可以主要由与非门和多个反相器组成，多个反相器产生的延迟τ1决定该环形振荡器32输出的时钟信号clock3的频率。在该实施例中，环形振荡器32与非重叠时钟信号产生模块31在芯片中相邻布局并以相同的工艺同步制造形成，环形振荡器32所使用的与非门与非重叠时钟信号产生模块31所使用的与非门相同，环形振荡器32所使用的反相器也与非重叠时钟信号产生模块31使用的反相器相同，环形振荡器32中的反相器与非重叠时钟信号产生模块31的反相器的版图布局结构也相同。这样，容易使环形振荡器32与非重叠时钟信号产生模块31的工艺相同（即制造工艺相同）、电压相同（即电源电压相同）、温度相同（即环境温度相同），环形振荡器32的输出时钟信号clock3所受PVT的影响与非重叠时钟信号产生模块31的输出时钟信号clock1和clock2所受PVT的影响基本相同，因此，时钟信号clock3受PVT影响所导致的频率变化可以反映clock1和clock2之间的两相时钟时间间隔τ的偏移。在该实施例中， clock3的频率由其使用的多个串联的反相器的延迟τ1决定，τ1=τ时，时钟信号clock3的频率等于时钟信号clock1和clock2的频率，并且，时钟信号clock3的开态（ON）与关态（OFF）之间的比也与时钟信号clock1或clock2的开态（ON）与关态（OFF）之间的比相同。时钟信号clock3的频率相对标准信号clock4的频率的差值越大，其反映非重叠时钟信号产生模块31中的两相时钟时间间隔τ的偏移越大（τ变得更大或更小），反之则偏移越小。

在其他实施例中，在时钟产生器30应用于高速情形时，为避免clock3的周期太短（或频率太高）， τ1可以与τ之间成倍数关系，即，环形振荡器32使用的反相器的数目是非重叠时钟信号产生模块31中用于产生时间间隔τ的反相器的数目的n倍（n为大于或等于2的整数，例如n=10），这样，τ1=nτ，时钟信息clock3的频率f3是时钟信号clock1或clock2的n分之一，此时，PVT对环形振荡器32的影响与该PVT对非重叠时钟信号产生模块31的影响同样是一致的。

继续如图3所示，时钟产生器30还包括频率检测模块33，环形振荡器32输出的时钟信息clock3以及外部提供的标准时钟信号clock4被同时输入至频率检测模块33，频率检测模块33可以检测时钟信息clock3的频率f3，还可以检测标准时钟信号clock4的频率f4。其中标准时钟信号clock4具有非常高的精度，并且基本不受PVT影响，其基本与非重叠时钟信号产生模块31在两相时钟时间间隔τ的偏移为零时所对应的时钟信号clock1或clock2具有相同的频率。因此，两相非重叠时钟信号（clock1和clock2）的两相时钟时间间隔可以受标准时钟信号clock4控制。

继续如图3所示，时钟产生器30还包括比较模块34和可编程偏置信号产生模块35，比较模块34可以将时钟信息clock3的频率f3和时钟信号clock4的频率f4进行比较；若频率f3与f4不相同，表明环形振荡器32受PVT影响，两相非重叠时钟信号的两相时钟时间间隔τ产生偏移，比较模块34可以输出控制信号至可编程偏置信号产生模块35，以使可编程偏置信号产生模块35调节输出的偏置信号的高度；若频率f3与f4相同，则表明环形振荡器32基本不受PVT影响，两相非重叠时钟信号的两相时钟时间间隔τ没有产生偏移，比较模块34输出另一控制信号至可编程偏置信号产生模块35，以使可编程偏置信号产生模块35维持输出同一高度的偏置信号。

在该实施例中，可编程偏置信号产生模块35的输出端351输出偏置信号p1至环形振荡器32，输出端352输出偏置信号p2至非重叠时钟信号产生模块31，偏置信号p2与p1为相同的信号。在非重叠时钟信号产生模块31为电流可控型非重叠时钟信号产生模块、环形振荡器32为电流可控型环形振荡器32时，偏置信号p1和p2为相同的偏置电流信号，偏置信号p1和p2的电流大小可以根据比较模块34中频率f3与f4的比较结果来可调节地输出，因此，输出的偏置电流信号的大小变化可以进一步使环形振荡器32的频率变化，直到频率f3与f4基本相等；此过程中，偏置电流信号（p2）也被同步地调节，从而可以调节clock1和clock2的频率，进而可以减小两相时钟时间间隔τ的偏移。频率f3与f4基本相等时，即表示两相时钟时间间隔τ的偏移基本被消除，此时输出的两相非重叠时钟信号（clock1和clock2）的精确度高，容易确保两个时钟信号（clock1和clock2）不产生重叠，其应用于CMOS开关电容电路中时，不会出现“电荷共享”现象，在ADC（模数转换器）中非常有利于模拟信号的精确线性化处理。

在其他实施例中，在非重叠时钟信号产生模块31为电压可控型非重叠时钟信号产生模块、环形振荡器32为电压可控型环形振荡器32时，相应地，偏置信号p1和p2可以设置为偏置电压信号，其电压大小可以根据比较结果可调节地变化，进而校正第三时钟信号clock3的频率和两相时钟时间间隔τ。因此，在以上实施例中，两相时钟时间间隔τ可以被实时地校正（在PVT随时变化的情况下）或一次性地校正（在PVT不再变化的情况下），以减小两相时钟时间间隔τ的偏移。

在一实施例中，偏置电流信号p1可以偏置至环形振荡器32的所有门电路（例如与非门、反相器）上，也即输出端351耦接至环形振荡器32的所有门电路；偏置电流信号p2也可以偏置至非重叠时钟信号产生模块31的所有门电路（例如与非门、反相器）上，输出端352耦接至非重叠时钟信号产生模块31的所有门电路。偏置电流信号p2可以通过对偏置电流信号p1电流镜像来生成。例如，如果频率f3大于f4，比较模块34将输出信号使可编程偏置信号产生模块35输出的偏置电流信号p1的电流减小，p2的电流也同样减小，这样，时钟信号clock3的频率f3将减小，两相时钟时间间隔τ的偏移也减小，其受PVT等因素的影响将得到校正。

需要理解的是，可编程偏置信号产生模块35中的“可编程”反映了其输出的偏置信号大小可调节的特征。

图3所示实施例的时钟产生器30可以应用于诸如ADC和模拟滤波器的开关电容电路中，时钟产生器30所提供的两相非重叠时钟信号不易受PVT条件影响，其两相时钟时间间隔的偏移小，两相时钟时间间隔稳定且精确。因此，开关电容电路使用该实施例的时钟产生器30时，可以避免发生“电荷共享”现象，大大开关电容电路的性能。

尽管以上示例是基于产生两相非重叠时钟信号的时钟产生器30来说明的，应当理解的是，本领域技术人员将可以基于以上教导或启示，形成可以产生两相时钟时间间隔的偏移小的多相非重叠时钟信号的时钟产生器。例如，如果需要生成三相或三相以上的多相非重叠时钟信号，对非重叠时钟信号产生模块31作等同变换，使其被设置为具有产生三相或三相以上非重叠时钟信号功能的非重叠时钟信号产生模块即可，其他模块（例如，频率检测模块33、比较模块34、可编程偏置信号产生模块（5）结构设置在作适应性变化外，可以不进行实质性的改变。

将理解，当据称将部件“连接”或“耦接”到另一个部件时，它可以直接连接或耦接到另一个部件或可以存在中间部件。相反，当据称将部件“直接耦接”或“直接连接”到另一个部件时，则不存在中间部件。而且，如本文使用的“连接”或“耦合”可以包括以无线方式连接或耦合。正如本文所使用的，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合，并且可以缩写为“/”。

以上例子主要说明了本发明的时钟产生器以及使用其的开关电容电路。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (14)

1.一种时钟产生器，包括用于产生多相非重叠时钟信号的非重叠时钟信号产生模块（31），其特征在于，还包括：

     环形振荡器（32），其用于生成反映所述多相非重叠时钟信号的两相时钟时间间隔（τ）的偏移的第三时钟信号（clock3）；

     频率检测模块（33），用于检测其输入的标准时钟信号（clock4）和所述第三时钟信号（clock3）的频率；

     比较模块（34），其用于比较所述标准时钟信号（clock4）的频率和所述第三时钟信号（clock3）的频率；

     可编程偏置信号产生模块（35），其用于根据所述比较模块（34）输出的比较结果可调节地输出偏置信号；

其中，所述偏置信号被反馈输入至所述环形振荡器（32）以调节所述第三时钟信号（clock3）的频率，直至所述第三时钟信号（clock3）的频率和所述标准时钟信号（clock4）的频率在所述比较模块（34）中被比较为基本相等；

并且，所述偏置信号被反馈输入至所述非重叠时钟信号产生模块（31）以减小所述两相时钟时间间隔（τ）的偏移。

2.如权利要求1所述的时钟产生器，其特征在于，所述非重叠时钟信号产生模块（31）与所述环形振荡器（32）在芯片中相邻布局并以相同的工艺同步制造形成。

3.如权利要求2所述的时钟产生器，其特征在于，所述非重叠时钟信号产生模块（31）中使用的用于产生延迟的反相器与所述环形振荡器（32）中使用的用于产生延迟的反相器相同，反相器之间的版图布局结构也相同。

4.如权利要求1或3所述的时钟产生器，其特征在于，所述环形振荡器（32）中使用的反相器所产生的延迟（τ1）是非重叠时钟信号产生模块（31）中使用的反相器所产生的延迟（τ）的n倍，n为大于或等于1的整数。

5.如权利要求1或3所述的时钟产生器，其特征在于，所述两相时钟时间间隔（τ）的偏移是由于所述多相非重叠时钟信号受工艺、电压和/或温度因素影响所导致。

6.如权利要求5所述的时钟产生器，其特征在于，所述第三时钟信号（clock3）所受工艺、电压和/或温度因素的影响基本相同于所述多相非重叠时钟信号所受所述工艺、电压和/或温度因素的影响。

7.如权利要求1所述的时钟产生器，其特征在于，所述非重叠时钟信号产生模块（31）为电流可控型非重叠时钟信号产生模块（31），所述环形振荡器（32）为电流可控型环形振荡器（32），所述偏置信号为偏置电流信号。

8.如权利要求7所述的时钟产生器，其特征在于，所述偏置电流信号根据所述比较模块（34）的比较结果调节电流大小，以校正所述第三时钟信号（clock3）的频率和两相时钟时间间隔（τ）。

9.如权利要求1所述的时钟产生器，其特征在于，所述偏置信号偏置至所述环形振荡器（32）的所有门电路上，所述偏置信号也偏置至所述非重叠时钟信号产生模块（31）的所有门电路上。

10.如权利要求1所述的时钟产生器，其特征在于，所述多相非重叠时钟信号为两相或两相以上的多非重叠时钟信号。

11.如权利要求1所述的时钟产生器，其特征在于，通过晶振产生的参考时钟信号被输入至所述非重叠时钟信号产生模块（31）。

12.如权利要求1所述的时钟产生器，其特征在于，所述标准时钟信号（clock4）不受工艺、电压和/或温度因素的影响。

13.如权利要求1所述的时钟产生器，其特征在于，所述多相非重叠时钟信号的两相时钟时间间隔受标准时钟信号（clock4）控制。

14.一种开关电容电路，其特征在于，包括如权利要求1至13中任一项所述的时钟产生器，所述时钟产生器输出的多相非重叠时钟信号在所述开关电路中应用。

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