CN105144587A

CN105144587A - 高效时间交织模数转换器

Info

Publication number: CN105144587A
Application number: CN201480011318.8A
Authority: CN
Inventors: 罗尔夫·松德布拉德; 埃米尔·亚尔马松
Original assignee: Anacatum Design AB
Current assignee: Fingerprint kaana Kadun Intellectual Property Co.,Ltd.
Priority date: 2013-03-08
Filing date: 2014-03-07
Publication date: 2015-12-09
Anticipated expiration: 2034-03-07
Also published as: KR20150126602A; EP2965434B1; JP2016509449A; TW201448482A; TWI605688B; KR101735582B1; US9270292B2; WO2014135686A1; EP2965434A1; CN105144587B; US20150381195A1

Abstract

公开了一种用于将模拟输入信号转换成具有采样速率R的数字输出信号的时间交织模数转换器。该时间交织模数转换器包括：一列整数N个组成模数转换器、整数N个采样保持单元、一个或更多个数字输出处理单元和时序电路。每个组成模数转换器适于基于模数转换器操作时钟来操作以在数字输出端处提供数字信号。每个采样保持单元连接至相应的组成模数转换器的输入端并且适于基于数目M个时序信号中相应的一个来操作，其中，无时序信号被用来对采样保持单元中的两个或更多个进行时钟控制。数字输出处理单元适于基于M个时序信号中相应的一个来提供组成模数转换器的数字输出的样本作为数字输出信号的样本。时序电路适于生成模数转换器操作时钟信号和M个时序信号，每个时序信号的周期为M/R，其中，M小于或等于N。

Description

高效时间交织模数转换器

技术领域

本发明一般地涉及模数转换器领域，更具体地，本发明涉及时间交织模数转换器在硅面积和/或能量方面的效率。

背景技术

通常使用数字技术而非模拟技术来实现电子设备(诸如例如，电视机和其它音频/视频设备)。通常，数字技术变得越先进，将模拟信号转换成适于数字技术实现的数字信号的任务变得越苛刻。

概念上，模数转换器(也称为ADC或A/D转换器)及其基本功能(采样保持、量化)在本领域中是熟知的，并且在本文中将不进一步详细说明。

对于高采样频率，必要的或至少有益的是，使用包括若干组成(constituent)ADC的ADC结构以能够适应高采样频率。这样的结构缓解了对各个组成ADC的处理速度要求。这样的ADC结构的示例是流水线ADC和时间交织ADC(例如，并行逐次ADC)。US2011/0304489A1、WO2007/093478A1、EP0624289B1和WO2010/042051A1描述了各种示例时间交织ADC结构。

在时间交织ADC(TIADC)的典型实现中，期望能够适应数字输出信号的各种采样频率。另一方面，设计并验证组成ADC设计以不同的时钟频率来操作会很麻烦。由此，期望能够使用针对TIADC结构中的特定的固定时钟频率而设计的组成ADC实现并且仍然能够提供数字输出信号的各种采样频率。

因此，需要包括针对特定的固定时钟频率而设计的组成模数转换器的灵活的数字输出信号采样频率时间交织模数转换器。

发明内容

应当强调，在本说明书中使用的术语“包括”用于指定所阐述的特征、整数、步骤或部件的存在，但不排除一个或更多个其它特征、整数、步骤、部件或其组合的存在或添加。

一些实施方式的目的是消除至少一些上述缺点并且提供用于操作时间交织模数转换器的方法和布置。

根据第一方面，这通过将模拟输入信号转换成具有采样速率R的数字输出信号的操作时间交织模数转换器的方法来实现。

时间交织模数转换器包括：一列整数N个组成模数转换器，每个组成模数转换器具有模拟输入端和数字输出端；整数N个采样保持单元，每个采样保持单元连接至N个组成模数转换器中相应的一个的模拟输入端。

时间交织模数转换器还包括时序电路，该时序电路用于生成：模数转换器操作时钟信号，该模数转换器操作时钟信号的周期使得基于模数转换器操作时钟来操作的组成模数转换器能够在等于M/R的时间段期间对模拟信号样本进行数字化；以及数目M个时序信号，每个时序信号的周期为M/R，其中，M小于或等于N。

该方法包括：(针对N个组成模数转换器中的数目M个组成模数转换器中的每一个，其中，M个组成模数转换器中的每一个与对应的采样保持单元相关联)使用M个时序信号中相应的一个来对相应的采样保持单元进行时钟控制以在组成模数转换器的模拟输入端处提供模拟输入信号的样本。无时序信号被用来对采样保持单元中的两个或更多个进行时钟控制。

该方法还包括：(针对M个组成模数转换器中的每一个)基于模数转换器操作时钟来操作组成模数转换器以在组成模数转换器的数字输出端处提供数字信号，并且基于M个时序信号中相应的一个来提供组成模数转换器的数字输出端的数字信号的样本作为数字输出信号的样本。

在一些实施方式中，时间交织模数转换器还可以包括具有N个输入端和N个输出端的时间对准器，其中，每个输出端与相应的输入端相关联，并且每个输入端连接至N个组成模数转换器中相应的一个的数字输出端。在这些实施方式中，基于M个时序信号中相应的一个来提供组成模数转换器的数字输出端的数字信号的样本作为数字输出信号的样本可以包括：使用M个时序信号中相应的一个来对时间对准器进行时钟控制，并且响应于此将数字信号从组成模数转换器的数字输出端经由时间对准器的对应的输入端传递至时间对准器的对应的输出端。时间对准器的相应输出端的数字信号具有采样速率R/M。

在一些实施方式中，模数转换器操作时钟信号的周期为固定参数(通常由组成模数转换器的硬件实现来确定)。该时钟周期例如可以与系统时钟周期相同。

根据一些实施方式，采样速率R可以是可变的。例如，可以根据系统时钟生成时钟周期为1/R的采样时钟信号，并且M个时序信号中的每一个可以是周期为M/R的时钟信号的等距时移副本(其中，对于时序信号之一而言，时移可以为零)，使得M个时序信号共同地提供采样时钟。

根据一些实施方式，采样距离1/R可以与模数转换器操作时钟信号的周期不同。由此，采样距离1/R可以大于或小于模数转换器操作时钟信号的周期。可替选地，在一些情况下，采样距离1/R可以等于模数转换器操作时钟信号的周期。

根据一些实施方式，可以基于采样速率R和组成模数转换器对输入信号进行数字化而花费的时间来确定M。例如，约束可以是：如果组成模数转换器可以在时间段T(与模数转换器操作时钟信号的特定数目的周期对应的组成模数转换器等待时间，该特定数目取决于组成模数转换器的实现)期间对输入信号进行数字化，则M为满足如下条件的整数：TR小于或等于M。

该方法还可以包括对时间对准器的相应输出端的数字信号进行复用以产生数字输出信号。

在一些实施方式中，该方法还可包括将M确定为满足如下条件的整数：组成模数转换器等待时间T与R的乘积小于或等于M。例如，整数M可以被确定为满足如下条件的最小整数：T与R的乘积小于或等于M。

在一些实施方式中，M可以小于N，并且该方法还可以包括使不在M个组成模数转换器中的组成模数转换器进入低能量模式。低能量模式可以包括完全阻碍到相应的组成模数转换器的电力供给，或者可以包括睡眠状态，在睡眠状态下，虽然可以执行一些操作，但是与完全操作模式相比消耗较少能量。

在M小于N的情况下，该方法还包括从该列N个组成模数转换器中选择M个组成模数转换器。例如可以通过与时间交织模数转换器相关联的控制器来执行该任务。可以做出选择，使得对于所有N个组成模数转换器而言处于低能量模式的组成模数转换器的平均时间相等。这可以通过循环选择、伪随机选择或任何其它统一的选择规则来实现。可替选地，可以做出选择，使得相同的(取决于M)组成模数转换器总是被选出用于低能量模式。例如，可以将低能量模式分配至处于该列物理硬件实现的一个端的N-M个组成模数转换器。

第二方面是包括计算机可读介质的计算机程序产品，在计算机可读介质上具有包括程序指令的计算机程序。计算机程序能够被加载至数据处理单元中，并且当计算机程序由数据处理单元运行时，所述计算机程序适于使根据第一方面所述的方法被执行。

第三方面是用于将模拟输入信号转换成具有采样速率R的数字输出信号的时间交织模数转换器。

时间交织模数转换器包括一列整数N个组成模数转换器，其中，每个组成模数转换器具有模拟输入端和数字输出端、并且适于基于模数转换器操作时钟来操作以在数字输出端处提供数字信号。

时间交织模数转换器还包括整数N个采样保持单元，其中。每个采样保持单元连接至N个组成模数转换器中相应的一个的模拟输入端、并且适于基于数目M个时序信号中相应的一个来操作以在相应的组成模数转换器的模拟输入端处提供模拟输入信号的样本，其中，M小于或等于N。无时序信号被用来对采样保持单元中的两个或更多个进行时钟控制。

此外，时间交织模数转换器包括一个或更多个数字输出处理单元，该数字输出处理单元适于基于M个时序信号中相应的一个来提供组成模数转换器的数字输出端的数字信号的样本作为数字输出信号的样本。

时间交织模数转换器还包括用于生成模数转换器操作时钟信号和M个时序信号的时序电路。模数转换器操作时钟信号的周期使得基于模数转换器操作时钟来操作的组成模数转换器能够在等于M/R的时间段期间对模拟信号样本进行数字化，并且每个时序信号的周期为M/R。

在一些实施方式中，一个或更多个输出处理单元可以包括具有N个输入端和N个输出端的时间对准器，其中，时间对准器的每个输出端与时间对准器的相应输入端相关联，并且时间对准器的每个输入端连接至N个组成模数转换器中相应的一个的数字输出端。时间对准器适于：针对时间对准器的输出端中的每一个、响应于使用M个时序信号中相应的一个来对时间对准器进行时钟控制，将数字输出信号从相应的组成模数转换器的数字输出端经由时间对准器的相应输入端传递至时间对准器的输出端。时间对准器的输出端的数字输出信号具有采样速率R/M。

根据一些实施方式，时间交织模数转换器还可以包括适于对时间对准器的输出端的数字信号进行复用以产生数字输出信号的复用器。

在一些实施方式中，一个或更多个输出处理单元可以包括：复用器，该复用器适于：响应于使用M个时序信号对复用器进行时钟控制，对组成模数转换器的数字输出端的数字信号进行复用以产生数字输出信号；标记器，该标记器适于提供具有验证指示的数字输出信号的各个样本。

在一些实施方式中，一个或更多个输出处理单元可以包括：存储器，该存储器适于临时存储组成模数转换器的数字输出端的数字信号的样本；存储器输出读取器，该存储器输出读取器适于通过读取存储在存储器中的相应的样本、响应于使用M个时序信号对其进行时钟控制来产生数字输出信号。

在一些实施方式中，M可以等于N。在其它实施方式中，M可以小于N。

根据一些实施方式，时间交织模数转换器可以包括控制器。控制器例如可以适于控制组成模数转换器的激活的顺序(即，采样保持电路的采样顺序)。

在M小于N的情况下，控制器可以适于使N个组成模数转换器中的M个组成模数转换器能够基于模数转换器操作时钟来操作以在数字输出端处提供数字信号、并且使不在M个组成模数转换器中的组成模数转换器进入低能量模式。在一些实施方式中，控制器还可以适于从该列N个组成模数转换器中选择M个组成模数转换器。

第四方面是包括第三方面的时间交织模数转换器的集成电路。

第五方面是包括第三方面的时间交织模数转换器或第四方面的集成电路的电子装置。

第六方面是用于将模拟输入信号转换成具有采样速率R的数字输出信号的时间交织模数转换器的制造方法。

时间交织模数转换器包括一列整数N个组成模数转换器，其中，每个组成模数转换器具有模拟输入端和数字输出端，并且每个组成模数转换器基于模数转换器操作时钟来操作以在数字输出端处提供具有组成模数转换器等待时间T的数字信号。

时间交织模数转换器还包括整数N个采样保持单元，其中，每个采样保持单元连接至N个组成模数转换器中相应的一个的模拟输入端、并且适于基于数目N个时序信号中相应的一个来操作以在相应的组成模数转换器的模拟输入端处提供模拟输入信号的样本。无时序信号被用来对采样保持单元中的两个或更多个进行时钟控制。

时间交织模数转换器还包括一个或等多个数字输出处理单元，该数字输出处理单元适于基于M个时序信号中相应的一个来提供组成模数转换器的数字输出端的数字信号的样本作为数字输出信号的样本。

此外，时间交织模数转换器包括适于生成模数转换器操作时钟信号和N个时序信号的时序电路，每个时序信号的周期为N/R。

该制造方法包括：确定满足如下条件的整数M：T与R的乘积小于或等于M；并且选择等于M的N。根据一些实施方式，整数M被确定为满足如下条件的最小整数：T与R的乘积小于或等于M。

在一些实施方式中，第三方面、第四方面、第五方面和第六方面可以另外具有与上面针对第一方面所说明的各种特征中的任意特征相同或相对应的特征。

一些实施方式的优势是：针对固定的时钟频率(或操作速率)而设计并验证的组成模数转换器可以用于时间交织模数转换器中来适应各种采样速率。通过下述方式来实现该优势：使组成模数转换器基于不必须与采样时钟相同或有关的时钟来操作，并且基于采样时钟来对组成模数转换器的输出进行时间对准。

一些实施方式的另一优势是：组成模数转换器仅必须针对一个时钟频率来被设计并验证。

一些实施方式的另一优势是：可以实现等距采样。

在一些实施方式中，基于当前情况来确定使用中的数目M个组成模数转换器，并且使实现的剩余的组成模数转换器进入低能量模式。这些实施方式的优势是：时间交织模数转换器节能。

在一些实施方式中，在时间交织模数转换器的设计或生产阶段确定待实现的数目M个组成模数转换器。这些实施方式的优势是：时间交织模数转换器在硅面积方面是高效的。

一些实施方式的又一优势是：活动的组成模数转换器的数目M不必须是2的幂，而可以是满足如下条件的任何整数：组成模数转换器等待时间T与采样速率R的乘积小于或等于M，因为组成模数转换器操作时钟的周期不受采样速率R约束。

一些实施方式的另一优势是：活动的组成模数转换器的数目M不必须与采样速率和组成模数转换器等待时间精确地匹配。通过组成模数转换器输出的时间对准来实现该优势。

一些实施方式的再一优势是：提供了灵活的解决方案。例如，因为在仍然提供等距采样的同时可以使任意数目的组成模数转换器进入低能量模式，所以可以针对给定的采样速率来优化功耗。

附图说明

参考附图，根据实施方式的下面的详细描述，另外的目的、特征和优点将显现，在附图中：

图1是示出了根据一些实施方式的示例方法步骤的流程图；

图2A是示出了根据一些实施方式的示例时间交织模数转换器的示意性框图；

图2B是示出了根据一些实施方式的示例时间交织模数转换器的示意性框图；

图2C是示出了根据一些实施方式的示例时间交织模数转换器的示意性框图；

图3是示出了根据一些实施方式的示例时间交织模数转换器的示意性框图；

图4是示出了根据一些实施方式的组成模数转换器的示例设置的示意性时序图；

图5是示出了根据一些实施方式的计算机可读介质的示意图。

具体实施方式

在下文中，将描述以下实施方式：时间交织模数转换器(TIADC)具有N个处理路径，每个处理路径包括一列N个组成ADC中的组成ADC。

通过模数转换器操作时钟信号(ADC时钟)对组成ADC进行时钟控制，ADC时钟通常具有与组成ADC的设计和硬件实现相关联的固定时钟周期。

基于采样时钟对TIADC的其它部分(例如，采样保持单元)进行时钟控制，采样时钟的周期通常基于灵活的采样速率。在实现阶段中可以表现灵活性在于：针对所讨论的采样速率来优化处理路径的数目，以及/或者在使用中可以表现灵活性在于：可以将对于当前采样速率而言变得冗余的处理路径设置成低能量模式。

ADC时钟与采样速率的去耦可以导致来自组成ADC的输出样本为非等距的。可以基于采样时钟来适当地重新对准输出样本以产生具有等距的样本和期望的采样速率的由此得到的数字信号。

图1示出了根据一些实施方式的操作用于将模拟输入信号转换成具有采样速率R的数字输出信号的时间交织ADC的示例方法100。时间交织ADC具有一列N个组成ADC，每个组成ADC具有与其模拟输入端连接的相应的采样保持单元。组成ADC基于模数转换器操作时钟(ADC时钟)来操作，ADC时钟通常是固定的并且由组成ADC的设计和实现来确定，并且每个组成ADC能够在等于T(也称为组成ADC等待时间)的时间段期间对模拟信号样本进行数字化。

可以在步骤110中将在方法100的具体执行中使用的组成ADC的数目M确定为满足TR≤M的整数。该条件保证：在组成ADC必须开始对下一个模拟样本进行数字化之前，即，在等于M/R的时间段期间，组成ADC已经完成对一个模拟样本进行数字化。例如，可以将M确定为满足TR≤M的最小整数。要注意，由于ADC时钟与采样速率去耦，所以M不一定必须为2的幂，而是可以灵活地被选择以优化TIADC的效率。

然后，在步骤120中生成为具有周期M/R的时钟信号的时移版本的ADC时钟和M个时序信号。时序信号之一的时移可以为零。

在步骤130中，关于在特定执行中应当使用该列中的N个组成ADC中的哪些M个组成ADC的选择。在一些实施方式中，可以在该列中的N个组成ADC中循环(例如，以循环方式)组成ADC的使用。例如，可期望的是，组成ADC的利用随时间而均匀分布。选择可以是动态的或静态的。在一些实施方式中，对于给定的M总是选择相同的组成ADC。例如，可以选择靠近该列物理硬件实现的特定端的组成模数转换器。

在步骤140中，如果在执行中未使用几个组成ADC(例如，如果M＜N)，则可以使这些组成ADC进入低能量模式(或低电力模式)。例如，这可以通过切断至这些组成ADC的供电电压来实现。可替选地，这些组成ADC仍可以操作并且甚至可以执行一些功耗较少的任务。根据一些实施方式，低能量模式被应用于未使用的组成ADC的整个处理路径。

然后，如步骤150所示，针对与选择的M个组成ADC对应的M个处理路径中的每一个，(并行地或半并行地)执行步骤160至步骤180。

在步骤160中，使用在步骤120中生成的M个时序信号之一对采样保持单元进行时钟控制。使用M个时序信号中相应的一个来对M个采样保持单元中的每一个进行时钟控制。M个时序信号中的每一个用于对一个采样保持单元进行精确地时钟控制，并且M个时序信号都不用于对采样保持单元中的两个或更多个进行时钟控制。在对采样保持单元进行时钟控制的情况下，采样保持单元在相应组成ADC的模拟输入端处提供模拟输入信号的样本。

在步骤170中，组成ADC对模拟输入信号的样本进行数字化。组成ADC的操作基于在步骤120中生成的ADC时钟。

然后，在步骤180中，使用M个时序信号中相应的一个来对组成ADC的输出端处的经数字化的样本进行对准。

通常通过使用与M个时序信号中的在步骤160中使用的一个时序信号相同的时序信号(尽管滞后一个或两个时序信号周期)对时间对准器进行时钟控制来实现上述对准的经数字化的样本。然后，时间对准器响应于时钟控制可操作地将经数字化的样本从输入端传递至输出端。来自处理路径的经时间对准的样本是等距的并且具有采样速率R/M。

在步骤190中，对来自所有M个所使用的处理路径的经时间对准的样本进行复用以提供具有等距采样和采样速率R的数字输出信号。复用命令通常可依赖于步骤160中的采样保持单元的时钟控制。由此，复用器通常以与时钟控制的采样保持单元的顺序相同的顺序来选择输出端的经时间对准的样本。在一些实施方式中，时钟控制是连续的并且复用器是定序器。

在其它实施方式中。可以通过下述替代步骤来代替步骤180和/或190：在组成ADC的输出端处提供经数字化的样本作为具有等距采样和采样速率R的数字输出信号的样本。

例如，可以将在组成ADC的输出端处的经数字化的样本临时存储在存储器中，并且可以以采样速率对存储器进行寻址以提供数字输出信号的等距采样。

在另一示例中，将以采样速率(例如，基于时序信号)操作的复用器直接连接至组成ADC的输出端，并且由此输出具有等距采样的数字输出信号。在这样的实施方式中，每个样本通常标记有将样本识别为有效样本的指示符。

根据一些实施方式，每个样本通常标记有将样本识别为有效样本的指示符和限定哪个组成ADC生成样本的指示符。在这样的实施方式中，可以随后在已经执行了进一步处理(例如，数字校正)的情况下进行复用。

图2A示出了根据一些实施方式的用于将模拟输入信号(SIGN_IN)转换成具有采样速率R的数字输出信号(SIGN_OUT)的示例时间交织模数转换器(TIADC)200a。TIADC200a可以例如适于执行结合图1所描述的方法。

TIADC200a包括一列组成ADC(ADC_1、ADC_2、…、ADC_N)221、222、223。每个组成ADC可以包括任意适当的已知的或未来的ADC实现。例如，组成ADC每个可以包括逐次逼近ADC，例如WO2012/123578A1和EP0624289B1中描述的逐次逼近ADC中的任意逐次逼近ADC。

时序电路(TIM_GEN)260生成ADC时钟262和M个时序信号265。上文已经详细说明了ADC时钟和时序信号的特征和条件。

模拟输入信号(SIGN_IN)在输入端201处被输入至TIADC200a，并且一列采样保持单元(S/H_1、S/H_2、…、S/H_N)211、212、213，每个组成ADC一个采样保持单元，适于在通过时序信号265进行时钟控制的情况下对模拟输入信号进行采样，并且在对应的组成ADC221、222、223的输入端处提供模拟信号样本。在操作中，N个采样保持单元211、212、213中的M个采样保持单元通过如由265示出的M个时序信号中相应的一个来依次进行时钟控制。

组成ADC221、222、223中的每一个适于基于ADC时钟262来操作以对组成ADC221、222、223的输入端处的模拟信号样本进行数字化。在操作中，该任务由与依次时钟控制的M个采样保持单元对应的M个组成ADC来执行。

时间对准器(TA)230a适于从(在操作中，M个)组成ADC中的每一个接收经数字化的信号样本，并且基于M个时序信号265对它们进行时间对准。通常，时间对准器的每个输出与时间对准器的相应输入相关联，并且时间对准器的每个输入端连接至N个组成模数转换器中相应的一个的数字输出端。在通过时序信号265对时间对准器进行时钟控制的情况下，时间对准器(针对包括通过同一时序信号进行时钟控制的采样保持单元的处理路径)可以将数字输出信号从组成模数转换器的数字输出端经由时间对准器的相应输入端传递至时间对准器的输出端。针对使用中的M个处理路径，时间对准器的每个数字输出信号具有采样速率R/M。

TIADC200a还包括复用器(MUX)240a，复用器(MUX)240a适当地选择来自时间对准器230a的输出并使这些输出串行化，以在TIADC200a的输出端202a处产生具有采样速率R的数字输出信号(SIGN_OUT)。

借助于控制信号262，时序电路260能够将ADC时钟提供给组成ADC221、222、223中的每一个。在操作中，ADC时钟被提供给组成ADC中的M个组成ADC。此外，ADC时钟可以被或者不被提供给剩余N-M个组成ADC中的一个或更多个组成ADC。

借助于控制信号265，时序电路260能够使用相应的时序信号对N个采样保持单元211、212、213中的每一个进行时钟控制。在操作中，时序电路使用M个时序信号中相应的一个来对采样保持单元中的M个采样保持单元进行时钟控制。还可以将控制信号265提供给时间对准器230a和复用器240a以与控制该列采样保持单元类似的方式来控制时间对准器230a和复用器240a的操作。

通常，控制信号265可以每处理路径包括一个控制信号连接，并且可以将适当的时序信号路由至适当的处理路径。可替选地，控制信号265可以包括对于所有处理路径而言共同的单个控制信号连接。然后，控制信号265可以以采样速率R来激活，并且包括N个可能值(例如[1、2、…、N])之一，这些值表示当前时序信号涉及哪个处理路径。所有这样的变量意在被包括在“M个时序信号每一个的周期为M/R”表述中。

在一些实施方式中，例如，在设计或生产阶段中相对于特定采样速率优化组成ADC的数目，然后在当前执行中使用该采样速率的情况下，M可以等于N。可替选地，例如，在基于在设计或生产阶段中的最大采样速率来选择组成ADC的数目，并且然后在当前执行中使用较低的采样速率的情况下，M可以小于N。

图2B示出了根据一些实施方式的用于将模拟输入信号(SIGN_IN)转换成具有采样速率R的数字输出信号(SIGN_OUT)的示例时间交织模数转换器(TIADC)200b。TIADC200b在很多方面与图2A的TIADC200a类似。从而，对应的特征(201、211、212、213、221、222、223、260、262、265)由对应的附图标记表示，并且将不再关于图2B进行进一步描述。

TIADC200b示出了图2A的时间对准器230a的替选。复用器(MUX)240b(响应于由控制信号265而被触发)适于适当地选择来自组成ADC的输出并使这些输出串行化，以在TIADC200b的输出端202b处生成具有采样速率R的数字输出信号(SIGN_OUT)。

在将样本识别为有效样本的有效性表示的情况下，标记器(TAG)230b用于提供数字输出信号的每个样本。在图2B的示例中，结合由复用器240b进行的复用来执行标记。然而，应当指出，在其它实施方式中可以与复用操作独立地执行标记。

图2C示出了根据一些实施方式的用于将模拟输入信号(SIGN_IN)转换成具有采样速率R的数字输出信号(SIGN_OUT)的示例时间交织模数转换器(TIADC)200c。TIADC200c在很多方面与图2A的TIADC200a类似。从而，对应的特征(201、211、212、213、221、222、223、260、262、265)由对应的附图标记表示，而不再关于图2C进一步描述。

TIADC200c也示出了图2A的时间对准器230a的替选。提供存储器(MEM)230c以临时存储来自组成ADC的输出。存储器输出读取器(OUT)240c在由控制信号265触发的情况下读取存储器230c的适当项目并且由此在TIADC200c的输出端202c处产生具有采样速率R的数字输出信号(SIGN_OUT)。

使用图2A的结构作为起始点，图3示出了用于将输入端301处的模拟输入信号(SIGN_IN)转换成输出端302处的数字输出信号(SIGN_OUT)的示例时间交织模数转换器(TIADC)300，其尤其适于下述情况：基于在设计或生产阶段中的最大采样速率来选择组成ADC的数目并且在执行中使用可变的采样频率。可以分别关于图2B和图2C的结构考虑类似的修改。示例TIADC300可以例如适于执行结合图1所描述的方法。

功能块311、312、313、321、322、323、330和340分别与图2A中的对应的功能块211、212、213、221、222、223、230a和240a等效或类似，因此将不更详细地对其进行描述。

时序电路(TIM_GEN)360生成ADC时钟362和M个时序信号365。图3中示出了时序电路360的一种示例实现，时序电路360还可以用于实现图2A、图2B和图2C的时序电路260。然而，应当指出，如果时序电路260、360是可应用的，则可以根据本发明的实施方式应用任何适当的已知的或未来的实现。

时序电路360在输入370处接收系统时钟信号(CLK)，系统时钟信号(CLK)被用作参考，用于生成ADC时钟362和M个时序信号365。

ADC时钟生成器(ADC_CLK_GEN)361产生ADC时钟信号。例如，ADC时钟可以等于系统时钟或者其周期可以比系统时钟的周期较小或较大。例如，ADC时钟的周期可以与系统时钟周期相关，使得ADC时钟的X个周期等于系统时钟的Y个周期。

采样时钟生成器(SMPL_CLK_GEN)363生成具有采样速率R的采样时钟信号。例如，采样时钟可以等于系统时钟或者其周期可以比系统时钟的周期较小或较大。例如，采样时钟的周期可以与系统时钟周期相关，使得采样时钟的Z个周期等于系统时钟的W个周期。

从而，根据一些实施方式，可以例如通过使用不同的适当的分频因子来根据系统时钟信号生成ADC时钟和采样时钟。在其它实施方式中，可以以其它方式生成ADC时钟和采样时钟。

时序信号生成器(SEL/SHIFT)364使用采样时钟信号来生成M个时序信号365。

在第一示例中，时序信号生成器364通过适当地选择采样时钟信号的脉冲来生成M个时序信号365中的每一个。

在第二示例中，时序信号生成器364通过适当地选择采样时钟信号的脉冲来生成时序信号365中的第一个时序信号并且通过对第一个时序信号适当地进行时移来生成其它时序信号。

在第三示例中，时序信号生成器364通过对采样时钟信号进行适当分频来生成时序信号365中的第一个时序信号并且通过对第一个时序信号适当地进行时移来生成其它时序信号。

在第四示例中，时序信号生成器364输出具有采样速率并且包括以不同的时移来(例如，从整体[1、2、...、N])选择M个处理路径索引。

TIADC300包括控制器(CNTR)350，控制器(CNTR)350接收ADC时钟信号362和M个时序信号365并且控制功能块311、312、313、321、322、323、330和340的操作。

在M小于N的情况下，控制器350可以使N个组成ADC中的M个组成ADC基于ADC时钟来操作以提供数字输出信号。控制器350还可以使不在使用中的组成ADC进入低能量模式。根据一些实施方式，控制器350可以进行选择以确定N个处理路径中的哪M个处理路径在当前执行中使用。

借助于控制信号352，控制器350能够将ADC时钟提供给组成ADC321、322、323中的每一个并且能够控制组成ADC中的每一个的模式(低能量模式或工作模式)。

借助于控制信号351、353、354，控制器350能够使用相应的时序信号例如上面已经详细说明的时序信号对N个处理路径中的每一个进行时钟控制并且以其它方式适当地控制N个处理路径中的每一个。

当然，在图2A、图2B、图2C和图3(例如控制器350和时序电路260、360)中描述的功能单元可以具有根据其它实施方式的其它物理实现。

应当注意，在图和相应的文本中可以省略对于各个实施方式的描述而言并非极其重要的很多实现细节。例如，可以排除可能存在于每个处理路径中或在输入端201、301处提供模拟信号之前的另外的处理步骤(例如，滤波、放大、不完美补偿等)。这样的省略并不意在排除这样的特征的任何可能的存在。

图4是具有M＝4个当前使用的组成ADC的示例的示意性时序图。示意图具体地旨在示出ADC时钟与采样时钟的去耦以及如何通过时间对准实现等距采样。

从时序图的顶部开始，示出了速率为R的采样时钟信号(SMPL_CLK)401和相应的M＝4个时序信号(T_1、T_2、T_3、T_4)411、412、413、414。如果被复用，则M个时序信号411、412、413、414提供速率为R的采样时钟信号。还示出了ADC时钟信号(ADC_CLK)421。在该示例中，ADC时钟的6个周期对应于速率为R的采样时钟信号的4个周期。

如采样保持信号(S/H_1、S/H_2、S/H_3、S/H_4)431、432、433、434所示，由M＝4个时序信号(T_1、T_2、T_3、T_4)411、412、413、414中相应的一个对要被使用的M＝4个采样保持单元进行时钟控制。这由在时刻481、482、483、484、485、486、487和488处从时序信号411、412、413、414至相应的采样保持信号431、432、433、434的虚线箭头表示。仅出于说明性的目的，将采样保持单元的操作描述为在保持阶段期间具有高信号值和在采样阶段方面具有下降信号值的对应采样保持信号。

在该示例中，假定每个组成ADC具有ADC时钟ADC_CLK421的4个周期的等待时间，即，组成ADC需要4个周期对由相应的采样保持单元提供的模拟样本进行数字化，并且通过ADC时钟的上升沿对组成ADC进行时钟控制。ADC信号(ADC_1、ADC_2、ADC_3、ADC_4)451、452、453、454示意性地示出了使用中的M＝4个组成ADC何时将输出与由采样保持单元提供的模拟信号样本对应的经数字化的信号样本。

第一采样保持单元(由S/H_1表示)在时刻481处提供模拟信号样本并且稍后提供(ADC时钟421的)4个上升沿，在时刻491处，第一组成ADC(由ADC_1表示)输出相应的数字样本。由此，时间段471示出了提供模拟样本与提供相应的数字样本之间的时间。

第二采样保持单元(由S/H_2表示)在时刻482处提供模拟信号样本并且稍后提供(ADC时钟421的)4个上升沿，在时刻492处，第二组成ADC(由ADC_2表示)输出相应的数字样本。由此，时间段472示出了提供模拟样本与提供相应的数字样本之间的时间。

第三采样保持单元(由S/H_3表示)在时刻483处提供模拟信号样本并且稍后(ADC时钟421的)4个上升沿，在时刻493处，第三组成ADC(由ADC_3表示)输出相应的数字样本。由此，时间段473示出了提供模拟样本与提供相应的数字样本之间的时间。

第四采样保持单元(由S/H_4表示)在时刻484处提供模拟信号样本并且稍后提供(ADC时钟421的)4个上升沿，在时刻494处，第四组成ADC(由ADC_4表示)输出相应的数字样本。由此，时间段474示出了提供模拟样本与提供相应的数字样本之间的时间。

如时刻491、492、493、494所示，由使用中的M＝4个组成ADC提供的数字样本在时间上为非等距的。这是由于ADC时钟与采样时钟去耦的事实。经时间对准的信号(TA_1、TA_2、TA_3、TA_4)461、462、463、464示出了即使在ADC时钟与采样时钟去耦的情况下时间对准器的操作如何可以提供等距采样时间。

如经时间对准的信号TA_1所示，第一组成ADC在时刻491处的输出被调节至时刻485。这可通过使用时序信号T_1对时间对准器的第一输出进行时钟控制来实现。类似地，如经时间对准的信号TA_2、TA_3、TA_4所示，第二件ADC、第三件ADC和第四组成ADC在时刻492、493、494处的输出分别被调节至时刻486、487、488。这可以通过使用相应的时序信号T_2、T_3、T_4对时间对准器的相应的输出进行时钟控制来实现。

如果由TA_1、TA_2、TA_3、TA_4表示的M＝4个经时间对准的数字样本被复用，则提供了具有采样速率R和等距采样的数字输出信号。

可以将本发明的实施方式与实际不完美测量、校准和补偿的应用结合。例如，如果M＜N，则当前不用于对模拟输入信号进行数字化的N-M个处理路径中的一个或更多个处理路径可以进行不完美测量，不完美测量的结果可以随后用于校准和补偿。

在该列组成ADC的激活期间，可以通过使要被测量的处理路径的组成ADC的模拟输入端接收参考信号值而不是模拟输入信号来实现不完美测量。在通常假设不完美是线性的(即，不完美独立于输入信号值)的情况下，参考值可以是地电位或零电位(例如，0V)。可替选地，参考值可以是非零电位。在WO2012/123578A1中公开了非零电位可以如何用于对准组成ADC的一个示例。还可替选地，参考值可以在不同的测量场合之间在很多不同的参考电位(适合于执行不同类型的不完美测量)中变化。在一些实施方式中，参考值是使得能够测量和补偿采样时间不完美和频率漂移的变化信号。

可以通过组成ADC的输入端处的开关的操作来将参考值输入至组成ADC。可替选地，可以通过较早的处理步骤来将参考值设置为组成ADC的输入。

所描述的实施方式及其等同可以以软件或硬件或其组合来实现。它们可以由与通信装置相关联或集成至通信装置的通用电路如数字信号处理器(DSP)、中央处理单元(CPU)、协处理器单元、现场可编程逻辑门阵列(FPGA)或其它可编程硬件，或者由诸如专用集成电路(ASIC)的专业电路来执行。在本公开内容的范围内设想了所有这样的形式。

实施方式可以出现在包括电路系统/逻辑或者执行根据任意实施方式的方法的电子设备内。电子设备可以例如是模拟前端、通信装置、多媒体装置、音频/视频记录器等。例如，视频处理器可以包括三个TIADC(例如，诸如图2A、图2B、图2C和图3中描述的TIADC中的任意TIADC)，每个通道(RGB—红、绿、蓝)一个TIADC。

根据一些实施方式，计算机程序产品包括诸如例如如图5的CD-ROM500所示的磁盘或CD-ROM的计算机可读介质。计算机可读介质可以在其上已经存储有包括程序指令的计算机程序。计算机程序能够被加载至数据处理单元530中，数据处理单元530可以例如被包括装置510中。当被加载至数据处理单元530中时，计算机程序可以被存储在与数据处理单元630相关联或者集成至数据处理单元630的存储器520中。根据一些实施方式，计算机程序当被加载至数据处理单元中并且由数据处理单元运行时可以使数据处理单元执行根据例如图1所示的方法的方法步骤。

在本文中已经提及了各种实施方式。然而，本领域的技术人员会认识到仍然落入权利要求的范围内的对所描述的实施方式的大量变化。例如，本文所描述的方法实施方式通过按一定顺序执行的方法步骤来描述示例方法。然而，应当认识到，在不偏离本权利要求的范围的情况下，这些事件序列可以按另一个顺序发生。此外，虽然一些方法步骤已经被描述为被依次执行，但是这些方法步骤可以被并行执行；或者，虽然一些方法步骤已经被描述为被并行执行，但是这些方法步骤可以被依次执行。

以同样的方式，应当注意，在实施方式的描述中，绝不限制将功能块划分成特定单元。相反地，这些划分仅仅是示例。本文描述为一个单元的功能块可以被分成两个或更多个单元。以同样的方式，在不偏离权利要求的范围的情况下，本文描述为被实现为两个或更多个单元的功能块可以被实现为单个单元。例如，图3的控制器350可以被实现成几个单元并且/或者图2A、图2B、图2C和图3的时序电路260、360可以实现为几个单元(例如，一个单元生成ADC时钟而一个单元生成M个时序信号)。为了提及其它示例，图2A和图3的时间对准器230a、330可以被实现为每处理路径一个单元。

因此，应当理解，所描述的实施方式的细节仅用于说明性目的并且绝不受限制。替代之，落入权利要求的范围内的所有变化意在被包括在其中。

Claims

1.一种操作用于将模拟输入信号转换成具有采样速率R的数字输出信号的时间交织模数转换器的方法，其中，所述时间交织模数转换器包括：

一列整数N个组成模数转换器，每个组成模数转换器具有模拟输入端和数字输出端；

整数N个采样保持单元，每个采样保持单元连接至所述N个组成模数转换器中相应的一个的模拟输入端；以及

时序电路，所述时序电路用于生成(120)：

模数转换器操作时钟信号，所述模数转换器操作时钟信号的周期使得基于所述模数转换器操作时钟来操作的组成模数转换器能够在等于M/R的时间段期间对模拟信号样本进行数字化；以及

数目M个时序信号，每个时序信号的周期为M/R，其中，M小于或等于N；

所述方法包括：针对(150)所述N个组成模数转换器中的数目M个组成模数转换器中的每一个，其中，所述M个组成模数转换器中的每一个与对应的采样保持单元相关联，

使用所述M个时序信号中相应的一个来对所述对应的采样保持单元进行时钟控制(160)以在所述组成模数转换器的模拟输入端处提供所述模拟输入信号的样本，其中，无时序信号被用来对所述采样保持单元中的两个或更多个进行时钟控制；

基于所述模数转换器操作时钟来操作(170)所述组成模数转换器以在所述组成模数转换器的数字输出端处提供数字信号；并且

基于所述M个时序信号中所述相应的一个来提供(180，190)所述组成模数转换器的数字输出端的所述数字信号的样本作为所述数字输出信号的样本。

2.根据权利要求1所述的方法，其中，所述时间交织模数转换器包括具有N个输入端和N个输出端的时间对准器，其中，每个输出端与相应的输入端相关联，并且每个输入端连接至所述N个组成模数转换器中相应的一个的数字输出端，并且其中，基于所述M个时序信号中所述相应的一个来提供所述组成模数转换器的数字输出端的所述数字信号的样本作为所述数字输出信号的样本包括：

使用所述M个时序信号中所述相应的一个来对所述时间对准器进行时钟控制(180)；并且

响应于使用所述M个时序信号中所述相应的一个来对所述时间对准器进行时钟控制，将所述数字信号从所述组成模数转换器的数字输出端经由所述时间对准器的对应的输入端传递(180)至所述时间对准器的对应的输出端，其中，所述时间对准器的所述对应的输出端的所述数字信号具有采样速率R/M。

3.根据权利要求2所述的方法，还包括对所述时间对准器的所述对应的输出端的所述数字信号进行复用(190)以产生所述数字输出信号。

4.根据权利要求1至3中的任一项所述的方法，还包括将M确定(110)为满足如下条件的整数：组成模数转换器等待时间T与R的乘积小于或等于M。

5.根据权利要求4所述的方法，其中，整数M被确定为满足如下条件的最小整数：T与R的乘积小于或等于M。

6.根据权利要求1至5中的任一项所述的方法，其中，M小于N，所述方法还包括：使(140)不在所述M个组成模数转换器中的组成模数转换器进入低能量模式。

7.根据权利要求6所述的方法，还包括从所述列N个组成模数转换器中选择(130)所述M个组成模数转换器。

8.一种计算机程序产品，所述计算机程序产品包括计算机可读介质(500)，所述计算机可读介质(500)上具有包括程序指令的计算机程序，所述计算机程序能够被加载至数据处理单元(530)中，并且当所述计算机程序由所述数据处理单元运行时，所述计算机程序适于使根据权利要求1至7中的任一项所述的方法被执行。

9.一种用于将模拟输入信号转换成具有采样速率R的数字输出信号的时间交织模数转换器，所述时间交织模数转换器包括：

一列整数N个组成模数转换器(221，222，223，321，322，323)，其中，每个组成模数转换器具有模拟输入端和数字输出端、并且适于基于模数转换器操作时钟来操作以在数字输出端处提供数字信号；

整数N个采样保持单元(211，212，213，311，312，313)，其中，每个采样保持单元连接至所述N个组成模数转换器中相应的一个的模拟输入端、并且适于基于数目M个时序信号中相应的一个来操作以在所述相应的组成模数转换器的模拟输入端处提供所述模拟输入信号的样本，其中，无时序信号被用来对所述采样保持单元中的两个或更多个进行时钟控制；

一个或更多个数字输出处理单元(230a，240a，230b，240b，230c，240c，330)，所述一个或更多个数字输出处理单元(230a，240a，230b，240b，230c，240c，330)适于基于所述M个时序信号中所述相应的一个来提供所述组成模数转换器的数字输出端的所述数字信号的样本作为所述数字输出信号的样本；以及

时序电路(260，360)，所述时序电路(260，360)适于生成：

模数转换器操作时钟信号(262，362)，所述模数转换器操作时钟信号(262，362)的周期使得基于所述模数转换器操作时钟来操作的组成模数转换器能够在等于M/R的时间段期间对模拟信号样本进行数字化；以及

M个时序信号(265，365)，每个时序信号的周期为M/R，其中，M小于或等于N。

10.根据权利要求9所述的时间交织模数转换器，其中，所述一个或更多个数字输出处理单元包括具有N个输入端和N个输出端的时间对准器(230a，330)，其中，所述时间对准器的每个输出端与所述时间对准器的相应输入端相关联，并且所述时间对准器的每个输入端连接至所述N个组成模数转换器中相应的一个的数字输出端，所述时间对准器适于：针对所述时间对准器的输出端中的每一个、响应于使用所述M个时序信号中所述相应的一个来对所述时间对准器进行时钟控制，将所述数字信号从所述相应的组成模数转换器的数字输出端经由所述时间对准器的所述相应输入端传递至所述时间对准器的输出端，其中，所述时间对准器的输出端的所述数字信号具有采样速率R/M。

11.根据权利要求10所述的时间交织模数转换器，其中，所述一个或更多个数字输出处理单元还包括复用器(240a，340)，所述复用器(240a，340)适于对所述时间对准器的输出端的所述数字信号进行复用以产生所述数字输出信号。

12.根据权利要求9至11中的任一项所述的时间交织模数转换器，其中，M等于N。

13.根据权利要求9至11中的任一项所述的时间交织模数转换器，其中，M小于N，所述时间交织模数转换器还包括控制器(350)，所述控制器(350)适于使所述N个组成模数转换器中的M个组成模数转换器基于所述模数转换器操作时钟来操作以在数字输出端处提供所述数字信号、并且使不在所述M个组成模数转换器中的组成模数转换器进入低能量模式。

14.根据权利要求13所述的时间交织模数转换器，其中，所述控制器(350)还适于从所述列N个组成模数转换器中选择所述M个组成模数转换器。

15.一种集成电路，包括根据权利要求9至14中的任一项所述的时间交织模数转换器。

16.一种电子装置，包括根据权利要求9至14中的任一项所述的时间交织模数转换器或根据权利要求15所述的集成电路。

17.一种制造用于将模拟输入信号转换成具有采样速率R的数字输出信号的时间交织模数转换器的方法，其中，所述时间交织模数转换器包括：

一列整数N个组成模数转换器，其中，每个组成模数转换器具有模拟输入端和数字输出端、并且适于基于模数转换器操作时钟来操作以在数字输出端处提供具有组成模数转换器等待时间T的数字信号；

整数N个采样保持单元，其中，每个采样保持单元连接至所述N个组成模数转换器中相应的一个的模拟输入端、并且适于基于数目N个时序信号中相应的一个来操作以在所述相应的组成模数转换器的模拟输入端处提供所述模拟输入信号的样本，其中，无时序信号被用来对所述采样保持单元中的两个或更多个进行时钟控制；

一个或更多个数字输出处理单元，所述一个或更多个数字输出处理单元适于基于所述M个时序信号中所述相应的一个来提供所述组成模数转换器的数字输出端的所述数字信号的样本作为所述数字输出信号的样本；以及

时序电路，所述时序电路适于生成所述模数转换器操作时钟信号和所述N个时序信号，每个时序信号的周期为N/R；

所述方法包括：

确定满足如下条件的整数M：T与R的乘积小于或等于M；

选择等于M的N。