CN110504969A - 模拟数字转换器装置与待测信号产生方法 - Google Patents

Abstract

一种模拟数字转换器装置与待测信号产生方法。模拟数字转换器装置包含多个模拟数字转换器电路系统与数据输出电路系统。多个模拟数字转换器电路系统分别对应于多个通道，并根据交错的多个时脉信号转换输入信号以产生多个量化输出，其中这些时脉信号每一者具有一取样频率。数据输出电路系统根据控制信号以及这些量化输出执行降取样操作，以输出数字信号。数字信号用于决定这些模拟数字转换器电路系统的效能，数字信号的频率为等效N/M倍的该取样频率，且N为一正整数并为这些通道的数量。本案可通过对多个通道的量化输出进行降取样操作，以产生用于频率较低的待测信号。如此，可降低量测模拟数字转换器装置的整体效能的硬件成本以及难度。

Description

模拟数字转换器装置与待测信号产生方法

技术领域

本案是有关于一种模拟数字转换器装置，且特别是有关于时间交错式模拟数字转换器与其待测信号产生方法。

背景技术

模拟数字转换器常见于各种电子装置中，以转换模拟信号至数字信号以进行信号处理。随着模拟数字转换器的解析度与操作速度越来越高，量测模拟数字转换器的效能的成本与难度越来越高。例如，当解析度越来越高，模拟数字转换器需量测的接脚数也越来越多，将造成电路面积变大。或者，当操作速度越来越快，转换后的数字信号的数据传输率也越来越快，造成量测仪器的规格要求也越来越高。

发明内容

为了解决上述问题，本案的一态样是于提供一种模拟数字转换器装置，其包含多个模拟数字转换器电路系统与数据输出电路系统。多个模拟数字转换器电路系统分别对应于多个通道，并用以根据交错的多个时脉信号转换一输入信号以产生多个量化输出，其中所述多个时脉信号每一者具有一取样频率。数据输出电路系统耦接至所述多个模拟数字转换器电路系统，并用以根据一第一控制信号以及所述多个量化输出执行一降取样操作，以输出一第一数字信号。该第一数字信号用于决定所述多个模拟数字转换器电路系统的效能，该第一数字信号的频率为N/M倍的该取样频率，且N为一正整数并为所述多个通道的数量。

本案的一态样是于提供一种待测信号产生方法，其包含下列操作：通过多个模拟数字转换器电路系统根据交错的多个时脉信号转换一输入信号以产生多个量化输出，其中所述多个时脉信号每一者具有一取样频率；以及根据一第一控制信号以及所述多个量化输出执行一降取样操作，以输出一第一数字信号，其中该第一数字信号用于决定所述多个模拟数字转换器电路系统的效能，该第一数字信号的频率为N/M倍的该取样频率，且N为一正整数并为所述多个通道的数量。

于一些实施例中，该第一控制信号的频率为N/M倍的该取样频率。

于一些实施例中，该数据输出电路系统包含多工器与降取样电路。多工器耦接至所述多个模拟数字转换器电路系统，并用以根据一第二控制信号选择所述多个量化输出中的一者，以输出为一第二数字信号。降取样电路耦接至该多工器，并用以根据该第一控制信号与该第二数字信号执行该降取样操作，以产生该第一数字信号，其中M为不同于N的一质数。

于一些实施例中，该第二控制信号的频率为N倍的该取样频率。

于一些实施例中，该数据输出电路系统包含多工器与序列电路。多工器耦接至所述多个模拟数字转换器电路系统，并用以根据该第一控制信号选择所述多个量化输出中的一者，以输出为一第二数字信号。序列电路耦接至该多工器，并用以组合该第二数字信号与至少一冗余数据，以产生该第一数字信号。

于一些实施例中，该第二控制信号的频率相同于取样频率。

于一些实施例中，该数据输出电路系统包含第一数据输出子电路、第二数据输出子电路与控制电路。第一数据输出子电路耦接至所述多个模拟数字转换器电路系统，并用以根据一第二控制信号以及所述多个量化输出执行一数据组合操作以产生一第二数字信号，并根据该第一控制信号与该第二数字信号执行该降取样操作，以产生一第三数字信号。第二数据输出子电路耦接至所述多个模拟数字转换器电路系统，并用以根据一第三控制信号选择所述多个量化输出中的一者以输出为一第四数字信号，并根据该第四数字信号执行该降取样操作以产生一第五数字信号。控制电路耦接至该第一数据输出子电路系统与该第二数据输出子电路，并用以选择性地输出该第三数字信号与该第五数字信号中一者为该第一数字信号。

于一些实施例中，该控制电路包含一第一开关与一第二开关。第一开关耦接至该第一数据输出子电路以接收该第三数字信号。其中当该第一开关导通时，第一数据输出子电路透过该第一开关输出该第三数字信号为该第一数字信号。第二开关耦接至该第二数据输出子电路以接收该第五数字信号，其中当第二开关导通时，第二数据输出子电路透过该第二开关输出该第五数字信号为该第一数字信号。

综上所述，本案所提供的模拟数字转换器装置以及待测信号产生方法可通过对多个通道的量化输出进行降取样操作，以产生用于频率较低的待测信号。如此，可降低量测模拟数字转换器装置的整体效能的硬件成本以及难度。

附图说明

本案的附图说明如下：

图1A为根据本案一些实施例所绘示的一种模拟数字转换器装置的示意图；

图1B为根据本案一些实施例所绘示的图1A中多个时脉信号的波形示意图；

图2为根据本案的一些实施例所绘示图1A中的数据输出电路系统的电路示意图；

图3为根据本案的一些实施例所绘示图1A中的数据输出电路系统的电路示意图；

图4为根据本案的一些实施例所绘示数据输出电路系统与控制电路的设置示意图；以及

图5为根据本案的一些实施例所绘示的一种待测信号产生方法的流程图。

具体实施方式

本文所使用的所有词汇具有其通常的意涵。上述的词汇在普遍常用的字典中的定义，在本说明书的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本揭示内容的范围与意涵。同样地，本揭示内容亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

于本文中，用语“电路系统(circuitry)”泛指包含一或多个电路(circuit)所形成的单一系统。用语“电路”泛指由一或多个晶体管与/或一或多个主被动元件按一定方式连接以处理信号的物件。

关于本文中所使用的“约”、“实质”或“等效”一般通常是指数值的误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”、“实质”或“等效”所表示的误差或范围。

参照图1A与图1B，图1A为根据本案一些实施例所绘示的一种模拟数字转换器(analog-to-digital converter,ADC)装置100的示意图。图1B为根据本案一些实施例所绘示的图1A中多个时脉信号CLK1～CLKN的波形示意图。于一些实施例中，ADC装置100操作为具有多通道的一时间交错式(time-interleaved)ADC。

于一些实施例中，ADC装置100包含多个模拟数字转换器电路系统AD1～ADN以及数据输出电路系统130。每一个模拟数字转换器电路系统AD1～ADN操作为单一通道。换言之，于此例中，ADC装置100包含N个通道，且N为大于1的正整数。数据输出电路系统130用以根据多个通道所产生的量化输出Q1～QN执行数据组合操作与降取样(down sample)操作，或只执行降取样操作，以产生数字信号D0。于一些实施例中，如后述图3，数据输出电路系统130可在未执行数据组合操作下产生数字信号D0。

如图1A所示，多个模拟数字转换器电路系统AD1～ADN用以根据多个时脉信号CLK1～CLKN中一对应者对输入信号VIN进行模拟数字转换，以产生多个量化输出Q1～QN中一对应者。如图1B所示，多个时脉信号CLK1～CLKN每一者的周期设置为TS，其相等于1/fs。换言之，多个模拟数字转换器电路系统AD1～ADN的取样频率为fs。

以第1个通道为例，模拟数字转换器电路系统AD1包含取样电路110以及ADC电路120。取样电路110根据对应的时脉信号CLK1对输入信号VIN取样，以产生取样信号S1。ADC电路120耦接至取样电路110以接收取样信号S1。ADC电路120根据对应的时脉信号CLK1进行模拟数字转换，以产生量化输出Q1。ADC电路120的输出耦接至数据输出电路系统130，以传送量化输出Q1至数据输出电路系统130。其余通道的操作相同于上述第1个通道，故于此不再赘述。

于一些实施例中，多个时脉信号CLK1～CLKN中两个邻近的时脉信号彼此之间存在有一预定延迟TD。例如，如图1B所示，时脉信号CLK1与时脉信号CLK2之间具有预定延迟TD。如此一来，第1个通道与第2个通道会在不同时间执行取样操作与模拟数字转换。依此类推，N个通道可根据多个交错时序进行运作。

数据输出电路系统130耦接至多个ADC电路120，以接收多个量化输出Q1～QN。如先前所述，数据输出电路系统130对多个通道所产生的量化输出Q1～QN执行数据组合操作与降取样操作，以产生数字信号D0。于一些实施例中，数据输出电路系统130根据控制信号C1对多个量化输出Q1～QN执行数据组合操作(如后图2所示)，其中控制信号C1的频率为N倍的取样频率fs。通过数据组合操作，可将N个通道所提供的多个量化输出Q1～QN组合为具有N倍取样频率fs的单一数字信号(如后图2的数字信号D1)。于一些实施例中，经由数据组合操作处理后所产生的单一数字信号为ADC装置100所欲输出的有效数字数据。

例如，通道数N为20，每一通道的解析度为10位，且取样频率fs设置为500百万赫兹(MHz)。于此条件下，通过数据组合操作，ADC装置100可输出具有10位的数字信号，且其频率为10亿赫兹(GHz)(即20×500M)。

再者，于一些实施例中，数据输出电路系统130根据控制信号C2对多个量化输出Q1～QN执行降取样操作，以产生数字信号D0，其中控制信号C2的频率可为N/M倍的取样频率fs(例如为后述图2)或相同于取样频率fs(例如为后述图3)。如此一来，数字信号D0的频率(或数据传输率(data rate))可降低至等效N/M倍的fs。于一些实施例中，可通过量测数字信号D0，以决定多个ADC电路系统AD1～ADN的整体(即ADC装置100)的效能。

于一些实施例(如后图2所示)中，M可设置为N-1或N+1。例如，当通道数N为20，M可设置为19或21。于此条件下，通过降取样操作，ADC装置100可输出具有10位的数字信号D0，其频率为(20/19)×500MHz或为(20/21)×500MHz。上述关于M的设置方式为示例，本案并不以此为限。其他各种可设置M的质数(例如M为2N+1或2N-1等等)皆为本案所涵盖的范围。通过设置M为质数，可避免数据输出电路系统130输出固定的同一量化输出，以确保数字信号D0足以反映ADC装置100的效能。

于一些相关技术中，为了量测时间交错式ADC的效能，每一通道内的ADC的输出需对应设置多个接脚以连接至仪器进行量测，或是设置额外的记忆体来储存有效数字数据以提供输出数据给外部仪器进行量测。于此些技术中，需耗费较多的额外接脚数量(例如，一通道的ADC的输出为10位信号，则需设置10个接脚，故若有10个通道，则需设置100个接脚)或是需要具有高储存空间的额外记忆体才可进行量测。如此，将造成不必要的硬件成本明显增加。此外，若是对有效数字数据进行量测，仪器须能够支持高速(例如：N倍的取样频率fs)的数字数据。基于上述原因，目前的相关技术并不易量测时间交错式ADC的效能。

于本案中，通过降取样操作产生的数字信号D0具有较低的频率(即等效N/M倍的取样频率fs)。如此，可通过量测数字信号D0来监测ADC装置100的效能。相较于前述技术，可降低所需的接脚数量(例如，数字信号D0为10位，则可设置10个接脚)且在不需要设置额外记忆体下进行量测。如此一来，可节省相关硬件成本，并同时降低仪器所需的规格要求。于一实验例(通道数N＝16，且ADC电路系统的解析度为10位)中，通过上述设置方式以及快速傅立叶转换分析数字信号D1或数字信号D0，所分析出的量测结果具有类似的结果。

参照图2，图2为根据本案的一些实施例所绘示图1A中的数据输出电路系统的电路示意图。为了易于理解，图2的类似元件将参照图1A指定为相同标号。

于一些实施例中，如图2所示，数据输出电路系统130A包含多工器132以及降取样电路134。多工器132耦接至图1A中的多个ADC电路120的输出，以接收多个量化输出Q1～QN。多工器132用以根据控制信号C1执行前述的数据组合操作，以产生数字信号D1。例如，多工器132根据控制信号C1自多个量化输出Q1～QN挑选一者，并将其输出为数字信号D1。其中，数字信号D1的数据传输率(data rate)为N倍的取样频率fs。

继续参照图2，降取样电路134耦接至多工器132的输出，以接收数字信号D1。降取样电路134用以根据控制信号C2对数字信号D1执行降取样操作以产生数字信号D0，其中控制信号C2的频率为N/M倍的取样频率fs。如此，数字信号D0的数据传输率为等效N/M倍的取样频率fs。于此例中，M可为大于或小于通道数N的任意质数。

于此例中，M可设置为不同于N的一质数，例如为(但不限于)前述的N-1或N+1。若将M设置为可整除N的偶数，降取样电路134将于固定的时间点对数字信号D1降取样。举例而言，若N为16，且M设置为4，降取样电路134可能会固定于第4个、第8个、第12个以及第16个取样点对数字信号D1降取样。如此一来，数据输出电路系统130A可能无法有效地反映ADC装置100的整体操作状况。因此，通过将M设置为不同于N的质数，可避免上述情况，以确保数据输出电路系统130A所产生的数字信号D0足以反映ADC装置100的整体效能。

参照图3，图3为根据本案的一些实施例所绘示图1A中的数据输出电路系统的电路示意图。为了易于理解，图3的类似元件将参照图1A与图2指定为相同标号。

相较于图2，于此例中，数据输出电路系统130可在未执行数据组合操作下(即不包含多工器132)产生数字信号D0。如图3所示，数据输出电路系统130B包含多工器136以及序列电路138。多工器136耦接至图1A中的多个ADC电路120的输出，以接收多个量化输出Q1～QN。多工器134A用以根据控制信号C2执行前述的降取样操作，以产生数字信号D2。例如，多工器136根据控制信号C2自多个量化输出Q1～QN依序挑选一者，并将其输出为数字信号D2，其中控制信号C2的频率相同于取样频率fs。

继续参照图3，序列电路138耦接至多工器136的输出，以接收数字信号D2。序列电路138用于同步多笔数字信号D2并加入至少一笔冗余数据，以等效地执行前述的降取样操作。例如，于此例中，M可设置于大于通道数N(例如为N+1)，以在组合多笔数字信号D2时加入一笔冗余数据，以产生数字信号D0。举例而言，当N＝16且M＝17时，序列电路138可接收15笔数字信号D2后加入一笔冗余数据(例如为位0)，并组合上述15笔数字信号D2与该笔冗余数据以输出为数字信号D0。于一些实施例中，序列电路138可依据N个通道内的ADC电路120的运作排程来延迟输出数字信号D2。

于图3所示的一些实施例中，M可设置相同于N或不同于N。在一些实施例中，前述的至少一笔冗余数据可具有事先设定好的预定数据值。如此，在后续量测时，可通过辨识此预定数据值，以自数字信号D0中剔除此至少一笔冗余数据，借此确保ADC装置100的效能可被正确地决定。

于一些实施例中，序列电路138可由数据缓冲器实现。于一些实施例中，序列电路138可由先进先出(first in first out,FIFO)电路实现。上述关于序列电路138的实现方式仅为示例，其他各种可执行数据同步的电路皆为本案所涵盖的范围。

参照图4，图4为根据本案的一些实施例所绘示数据输出电路系统130A、130B与控制电路400的设置示意图。为了易于理解，图4的类似元件将参照图1～图3指定为相同标号。

于各实施例中，ADC电路系统可仅单独采用单一的数据输出电路系统130(例如图2的数据输出电路系统130A，或图3的数据输出电路系统130B)，或是同时采用两个数据输出电路系统130A与130B。例如，如图4所示，于一些实施例中，ADC装置100可包含前述的两个数据输出电路系统130A、130B以及控制电路400。于此例中，数据输出电路系统130A、130B操作为图1A中的数据输出电路系统130的两个数据输出子电路。

控制电路400包含两个开关SW1与SW2。开关SW1耦接至数据输出电路系统130A的输出。开关SW2耦接至数据输出电路系统130B的输出。当开关SW1导通时，数据输出电路系统130A所输出的数字信号D0-1(即图2中的数字信号D0)经由开关SW1输出为数字信号D0。或者，当开关SW2导通时，数据输出电路系统130B所输出的数字信号D0-2(即图3中的数字信号D0)经由开关SW2输出为数字信号D0。

需说明的是，如先前所述，用于控制数据输出电路系统130A的控制信号C2(例如为图4的控制信号C2-1)的频率为N倍的取样频率fs，且用于控制数据输出电路系统130B的控制信号C2(例如为图4的控制信号C2-2)的频率相同于取样频率fs。

于此例中，开关SW1与数据输出电路系统130A皆设置为根据致能信号EN1控制，且开关SW2与数据输出电路系统130B皆设置为根据致能信号EN2控制。换言之，开关SW1可根据致能信号EN1导通，且数据输出电路系统130A可根据致能信号EN1启动，以执行前述图2的相关操作。或者，开关SW2可根据致能信号EN2导通，且数据输出电路系统130B可根据致能信号EN2启动，以执行前述图3的相关操作。

上述关于控制电路400的设置方式仅用于示例，其他各种可实施相同功能的控制电路皆为本案所涵盖的范围。

图5为根据本案的一些实施例所绘示的一种待测信号产生方法500的流程图。为易于理解，待测信号产生方法500将参照前述各附图进行描述。

于操作S501，具有多通道的ADC装置100根据输入信号VIN与多个交错的时脉信号CLK1～CLKN产生多个量化输出Q1～QN，其中时脉信号CLK1～CLKN每一者具有一取样频率fs。

例如，如前述图1A与图1B所示，ADC装置100设置有N个通道的ADC电路系统AD1～ADN，以操作为时间交错式ADC。N个通道的ADC电路系统可根据多个交错的时脉信号CLK1～CLKN转换输入信号VIN，以产生多个量化输出Q1～QN。

于操作S502，数据输出电路系统130根据多个量化输出Q1～QN执行一降取样操作，以产生待测用的数字信号D0，其中数字信号D0的频率为等效(N/M)×fs。

例如，如先前图2所示，数据输出电路系统130A可根据控制信号C1与多个量化输出Q1～QN执行数据组合操作产生数字信号D1，再根据控制信号C2与数字信号D1执行降取样操作以产生数字信号D0。或者，如先前图3所示，数据输出电路系统130B可根据控制信号C2与多个量化输出Q1～QN直接执行降取样操作以产生数字信号D0。

通过操作S502，可产生频率较低的待测用的数字信号D0。如此，可有效降低量测ADC装置100的硬件成本以及难度。

上述待测信号产生方法500多个步骤仅为示例，并非限定需依照此示例中的顺序执行。在不违背本揭示内容的各实施例的操作方式与范围下，在待测信号产生方法500下的各种操作当可适当地增加、替换、省略或以不同顺序执行。

综上所述，本案所提供的ADC模拟数字转换器装置以及待测信号产生方法可通过对多个通道的ADC的输出进行降取样操作，以产生用于频率较低的待测信号。如此，可降低量测ADC装置的整体效能的硬件成本以及难度。

虽然本案已以实施方式揭露如上，然其并非限定本案，任何熟悉此技艺者，在不脱离本案的精神和范围内，当可作各种的更动与润饰，因此本案的保护范围当视所附的权利要求书所界定的范围为准。

Claims (16)

1.一种模拟数字转换器装置，其特征在于，包含：

多个模拟数字转换器电路系统，分别对应于多个通道，所述多个模拟数字转换器电路系统用以根据交错的多个时脉信号转换一输入信号以产生多个量化输出，其中所述多个时脉信号每一者具有一取样频率；以及

一数据输出电路系统，耦接至所述多个模拟数字转换器电路系统，该数据输出电路系统用以根据一第一控制信号以及所述多个量化输出执行一降取样操作，以输出一第一数字信号，

其中该第一数字信号用于决定所述多个模拟数字转换器电路系统的效能，该第一数字信号的频率为N/M倍的该取样频率，N为一正整数并为所述多个通道的数量。

2.根据权利要求1所述的模拟数字转换器装置，其特征在于，该第一控制信号的频率为N/M倍的该取样频率。

3.根据权利要求1所述的模拟数字转换器装置，其特征在于，该数据输出电路系统包含：

一多工器，耦接至所述多个模拟数字转换器电路系统，该多工器用以根据一第二控制信号选择所述多个量化输出中的一者，以输出为一第二数字信号；以及

一降取样电路，耦接至该多工器，该降取样电路用以根据该第一控制信号与该第二数字信号执行该降取样操作，以产生该第一数字信号，其中M为不同于N的一质数。

4.根据权利要求3所述的模拟数字转换器装置，其特征在于，该第二控制信号的频率为N倍的该取样频率。

5.根据权利要求1所述的模拟数字转换器装置，其特征在于，该数据输出电路系统包含：

一多工器，耦接至所述多个模拟数字转换器电路系统，该多工器用以根据该第一控制信号选择所述多个量化输出中的一者，以输出为一第二数字信号；以及

一序列电路，耦接至该多工器，该序列电路用以组合该第二数字信号与至少一冗余数据，以产生该第一数字信号。

6.根据权利要求5所述的模拟数字转换器装置，其特征在于，该第一控制信号的频率相同于该取样频率。

7.根据权利要求1所述的模拟数字转换器装置，其特征在于，该数据输出电路系统包含：

一第一数据输出子电路，耦接至所述多个模拟数字转换器电路系统，该第一数据输出子电路用以根据一第二控制信号以及所述多个量化输出执行一数据组合操作以产生一第二数字信号，并根据该第一控制信号与该第二数字信号执行该降取样操作，以产生一第三数字信号；

一第二数据输出子电路，耦接至所述多个模拟数字转换器电路系统，该第二数据输出子电路用以根据一第三控制信号选择所述多个量化输出中的一者以输出为一第四数字信号，并根据该第四数字信号执行该降取样操作以产生一第五数字信号；以及

一控制电路，耦接至该第一数据输出子电路与该第二数据输出子电路，并用以选择性地输出该第三数字信号与该第五数字信号中一者为该第一数字信号。

8.根据权利要求7所述的模拟数字转换器装置，其特征在于，该控制电路包含：

一第一开关，耦接至该第一数据输出子电路以接收该第三数字信号，其中当该第一开关导通时，该第一数据输出子电路透过该第一开关输出该第三数字信号为该第一数字信号；以及

一第二开关，耦接至该第二数据输出子电路以接收该第五数字信号，其中当该第二开关导通时，该第二数据输出子电路透过该第二开关输出该第五数字信号为该第一数字信号。

9.一种待测信号产生方法，其特征在于，包含：

通过多个模拟数字转换器电路系统根据交错的多个时脉信号转换一输入信号以产生多个量化输出，其中所述多个时脉信号每一者具有一取样频率；以及

根据一第一控制信号以及所述多个量化输出执行一降取样操作，以输出一第一数字信号，

其中该第一数字信号用于决定所述多个模拟数字转换器电路系统的效能，该第一数字信号的频率为N/M倍的该取样频率，N为一正整数并为所述多个通道的数量。

10.根据权利要求9所述的待测信号产生方法，其特征在于，该第一控制信号的频率为N/M倍的该取样频率。

11.根据权利要求9所述的待测信号产生方法，其特征在于，执行该降取样操作包含：

通过一多工器根据一第二控制信号选择所述多个量化输出中的一者，以输出为一第二数字信号；以及

通过一降取样电路根据该第一控制信号与该第二数字信号执行该降取样操作，以产生该第一数字信号，其中M为不同于N的一质数。

12.根据权利要求11所述的待测信号产生方法，其特征在于，该第二控制信号的频率为N倍的该取样频率。

13.根据权利要求9所述的待测信号产生方法，其特征在于，执行该降取样操作包含：

通过一多工器根据该第一控制信号选择所述多个量化输出中的一者，以输出为一第二数字信号；以及

通过一序列电路组合该第二数字信号与至少一冗余数据，以产生该第一数字信号。

14.根据权利要求13所述的待测信号产生方法，其特征在于，该第二控制信号的频率相同于该取样频率。

15.根据权利要求9所述的待测信号产生方法，其特征在于，执行该降取样操作包含：

通过一第一数据输出子电路根据一第二控制信号以及所述多个量化输出执行一数据组合操作以产生一第二数字信号，并根据该第一控制信号与该第二数字信号执行该降取样操作，以产生一第三数字信号；

通过一第二数据输出子电路根据一第三控制信号选择所述多个量化输出中的一者以输出为一第四数字信号，并根据该第四数字信号执行该降取样操作以产生一第五数字信号；以及

选择性地输出该第三数字信号与该第五数字信号中一者为该第一数字信号。

16.根据权利要求15所述的待测信号产生方法，其特征在于，选择性地输出该第三数字信号与该第四数字信号中一者为该第一数字信号包含：

导通一第一开关，其中当该第一开关导通时，该第一数据输出子电路透过该第一开关输出该第三数字信号为该第一数字信号；以及

导通一第二开关，其中当该第二开关导通时，该第二数据输出子电路透过该第二开关以输出该第五数字信号为该第一数字信号。