WO2024108860A1 - 基于模数转换器的校准电路、方法、设备及存储介质 - Google Patents

基于模数转换器的校准电路、方法、设备及存储介质 Download PDF

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digital converter
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digital
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刘海珠
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深圳市中兴微电子技术有限公司
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    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel

Definitions

  • the present application relates to the field of integrated circuit design, and in particular to a calibration circuit, method, device and storage medium based on an analog-to-digital converter.
  • the main purpose of the present application is to provide a calibration circuit, method, device and storage medium based on an analog-to-digital converter, aiming to solve the technical problem of how to reduce the power consumption of a time-interleaved analog-to-digital converter.
  • the present application provides a calibration circuit based on an analog-to-digital converter, comprising:
  • a data processing module is connected to the analog-to-digital converter
  • a dynamic matching calibration module wherein the dynamic matching calibration module is connected to the analog-to-digital converter and the data processing module respectively;
  • a clock generating module wherein the clock generating module is connected to the data processing module and the dynamic matching calibration module respectively;
  • the analog-to-digital converter is used to convert the analog signal sent by the analog input terminal into a first digital signal, and send the first digital signal to the data processing module;
  • the dynamic matching calibration module is used to obtain the clock signal generated in the clock generation module, and copy the analog-to-digital converter according to the clock signal, convert the analog signal into a second digital signal according to the copied analog-to-digital converter, and send the second digital signal to the data processing module;
  • the data processing module is used to alternately receive the first digital signal and interspersedly receive the second digital signal to obtain a target digital signal and output the target digital signal.
  • the present application also provides a calibration method based on an analog-to-digital converter, which is applied to the above calibration circuit based on the analog-to-digital converter, including:
  • the data processing module is controlled to alternately receive the first digital signal and interspersedly receive the second digital signal to obtain a target digital signal, and output the target digital signal.
  • the present application also provides a device, including: a memory, a processor, and an analog-to-digital converter-based calibration program stored on the memory and executable on the processor, wherein the analog-to-digital converter-based calibration program is configured to implement the steps of the analog-to-digital converter-based calibration method as described above.
  • the present application also provides a storage medium, on which a calibration program based on an analog-to-digital converter is stored.
  • the calibration program based on the analog-to-digital converter is executed by a processor, the steps of the calibration method based on the analog-to-digital converter as described above are implemented.
  • the present application removes the power-hungry digital calibration algorithm circuit in the traditional time-interleaved analog-to-digital converter circuit by setting an analog-to-digital converter connected to the analog signal input port, a data processing module connected to the analog-to-digital converter, and a clock generation module connected to the data processing module in a calibration circuit based on an analog-to-digital converter, and adding a dynamic matching calibration module connected to the data processing module, the analog-to-digital converter and the clock generation module, so that the above-mentioned calibration circuit consumes lower power than the circuit calibrated by the digital calibration algorithm circuit; and converts the analog signal sent from the analog input terminal into a first digital signal, and sends the first digital signal to the data processing module; the dynamic matching calibration module is used to obtain the clock generated in the clock generation module Signal, and copy the analog-to-digital converter according to the clock signal, convert the analog signal into a second digital signal according to the copied analog-to-digital converter, and send the second digital signal to the data processing module, without going
  • FIG1 is a schematic diagram of the overall framework structure of a calibration circuit based on an analog-to-digital converter of the present application
  • FIG2 is a schematic diagram of the structure of a dynamic matching calibration module in a calibration circuit based on an analog-to-digital converter of the present application;
  • FIG. 3 is a schematic diagram of a structure of a random selection circuit in a third embodiment of a calibration circuit based on an analog-to-digital converter of the present application;
  • FIG4 is a schematic diagram of a random clock selection timing sequence in a third embodiment of a calibration circuit based on an analog-to-digital converter of the present application;
  • FIG5 is a schematic diagram of a circuit application in the first, second or third embodiment of the calibration circuit based on an analog-to-digital converter of the present application;
  • FIG. 6 is a schematic diagram of the process steps of the fourth embodiment of the calibration method based on the analog-to-digital converter of the present application.
  • the present application proposes a calibration circuit based on an analog-to-digital converter.
  • the calibration circuit 1 based on the analog-to-digital converter includes an analog-to-digital converter 10, a data processing module 20, a dynamic matching calibration module 30, and a clock generating module 40.
  • the clock generating module 40 is respectively connected to the dynamic matching calibration module 30 and the data processing module 20
  • the dynamic matching calibration module 30 is respectively connected to the analog signal input terminal, the analog-to-digital converter 10, and the data processing module 20
  • the analog-to-digital converter is respectively connected to the data processing module 20 and the analog signal input terminal.
  • the analog-to-digital converter 10 is used to convert the analog signal sent from the analog input end into a first digital signal, and send the above-mentioned first digital signal to the data processing module 20;
  • the dynamic matching calibration module 30 is used to obtain the clock signal generated in the clock generation module 40, and copy the analog-to-digital converter 10 according to the clock signal, and convert the above-mentioned analog signal into a second digital signal according to the copied analog-to-digital converter 10, and send the above-mentioned second digital signal to the data processing module 20;
  • the data processing module 20 is used to alternately receive the first digital signal, and interspersedly receive the second digital signal, obtain the target digital signal, and output the above-mentioned target digital signal.
  • a parallel structure can be used to break through the boundary of the mutual restriction of speed and accuracy.
  • the time-interleaved ADC uses multi-channel ADCs (Sub-ADCs) to sample the same signal in parallel, and each channel ADC completes the conversion separately and outputs the results alternately, which can theoretically increase the conversion rate of the system exponentially.
  • Sub-ADCs multi-channel ADCs
  • each channel ADC completes the conversion separately and outputs the results alternately, which can theoretically increase the conversion rate of the system exponentially.
  • mismatches such as offset mismatch, gain mismatch, and sampling time mismatch between the sub-channels of the time-interleaved ADC, which restricts the conversion accuracy of the interleaved system. Therefore, in order to achieve high-performance ADCs, these mismatches need to be eliminated.
  • the way to eliminate the above mismatch is to use additional calibration algorithm circuits to calibrate the mismatch between Sub-ADCs.
  • the number of analog-to-digital converters (ADCs) 10 used for time interleaving may be N, where N is a natural number greater than 1, i.e., an integer such as 2, 3, 4, or 5.
  • analog-to-digital converters 10 There are multiple analog-to-digital converters 10, and each analog-to-digital converter 10 is connected in parallel.
  • the analog-to-digital converter can be a common model.
  • the time-interleaved analog-to-digital converter circuit in this embodiment does not specify the model of the analog-to-digital converter, that is, any model of analog-to-digital converter can implement the circuit in this embodiment and realize the functions in this embodiment.
  • the clock generation module 40 is used to generate a clock signal corresponding to each analog-to-digital converter 10 and send the clock signal to the dynamic matching calibration module 30 .
  • the clock generating module 40 may be a circuit including an active crystal oscillator or a passive crystal oscillator, a phase locked loop (Phase Locked Loop) or a divider, or other components that realize the above-mentioned signal division function. No limitation is made here. As long as the circuit is composed of components that can generate a clock signal or divide the received sampling clock signal to obtain the clock signal clk1-clkN required by the analog-to-digital converter, and send the clock signal clk1-clkN to the dynamic matching calibration module 30, it can be used in the present embodiment.
  • the dynamic matching calibration module 30 is used to obtain clock signals clk1_d-clkN_d after delay processing of the received clock signals clk1-clkN, and send the above clock signals clk1_d-clkN_d to the above analog-to-digital converter 10; on the other hand, the dynamic matching calibration module 30 can copy the analog-to-digital converter 10 according to the above clock signals clk1-clkN and the control signal sent by the data processing module 20, such as the control signal sel_ctrl, and convert the above analog signal into a second digital signal, such as the second digital signal Dr, according to the copied analog-to-digital converter, and send the second digital signal to the data processing module 20.
  • the dynamic matching calibration module 30 generates a control signal itself, copies the analog-to-digital converter 10, and converts the analog signal into a second digital signal according to the copied analog-to-digital converter, and sends the second digital signal and the control signal to the data processing module 20.
  • the analog-to-digital converter 10 starts working or transmitting data after the corresponding switch is turned on.
  • Each analog-to-digital converter corresponds to a switch, that is, N analog-to-digital converters correspond to N switches.
  • the switch can be a line between the analog-to-digital converter 10 and the analog signal input terminal, connecting the analog signal input terminal and the analog-to-digital converter 10; or it can be a line between the analog-to-digital converter 10 and the data processing module 20, connecting the data processing module 20 and the analog-to-digital converter 10.
  • the switch corresponding to the analog-to-digital converter 10 is turned on, and the analog signal is converted into a first digital signal, such as a first digital signal D1, D2, D3, ..., DN according to the received clock signal clk1_d-clkN_d, and the first digital signal is sent to the data processing module 20.
  • the conduction switch in the analog-to-digital converter can be inside the analog-to-digital converter or outside the analog-to-digital converter, controlling the working state of the analog-to-digital converter 10, that is, the analog-to-digital converter starts working when the switch is turned on, and stops working when the switch is turned off.
  • the switch can be a logic gate switch or a single gate switch.
  • the data processing module 20 receives the first digital signal alternately and receives the second digital signal in an interlaced manner according to the received sampling clock signal fs, obtains the target digital signal, and outputs the target digital signal.
  • an analog-to-digital converter 10 connected to the analog signal input port, a data processing module 20 connected to the analog-to-digital converter, and a clock generation module 40 connected to the data processing module 20 are provided in the time-interleaved analog-to-digital converter circuit, and a dynamic matching calibration module 30 connected to the data processing module 20, the analog-to-digital converter 10 and the clock generation module 40 is added, and the digital calibration algorithm circuit with high power consumption in the traditional time-interleaved analog-to-digital converter circuit is removed, so that the above calibration circuit consumes lower power consumption than the circuit calibrated by the digital calibration algorithm circuit; and the analog signal sent from the analog input end is converted into a first digital signal, and the first digital signal is sent to the data processing module 20; the dynamic matching calibration module 30 is used to obtain the clock generation module 40, and the analog-to-digital converter 10 is copied according to the clock signal, the analog signal is converted into a second digital signal according to the copied analog-to-digital converter, and the second digital signal is
  • the dynamic matching calibration module 30 includes a calibration module 31, and the calibration module 31 is connected to the above-mentioned data processing module 20, wherein the calibration module 31 is used to convert the above-mentioned analog signal into a second digital signal according to the copied above-mentioned analog-to-digital converter, and send the second digital signal to the data processing module 20.
  • the dynamic matching calibration module 30 further includes a random clock selection module 32, which is respectively connected to the data processing module 20, the clock generation module 40, the calibration module 31 and the analog-to-digital converter 10, wherein the random clock selection module 32 is used to obtain the clock signal generated in the clock generation module 40, and to copy the analog-to-digital converter 10 according to the clock signal.
  • the calibration module 31 may include at least one analog-to-digital converter of the same model as the above-mentioned analog-to-digital converter 10.
  • the clock signal clk3 corresponding to the sub-analog-to-digital converter Sub-ADC3 is randomly selected as clkr, then the above-mentioned calibration module 31 will convert the analog signal into a second digital signal according to the clock signal clk3, and send it to the data processing module 20; and when the data processing module 20 alternately receives the above-mentioned first digital signal (such as the digital signal D1, D2..., DN) within a certain period of the sampling clock signal fs, after a high level of the clock signals clk1 and clk2, the first digital signal D3 generated by the receiving sub-analog-to-digital converter Sub-ADC3 is converted to receiving the second digital signal generated by the calibration module, and after a high level of the clock signal clk3, it continues to be converted to receiving the first digital signal, that is, the data processing module 20 is used to alternately receive the first digital signal and intersper
  • the spurious signals between the analog-to-digital converters 10 can be disrupted, thereby achieving a calibration effect, while removing the digital algorithm calibration circuit, thereby greatly reducing the power consumption of the time-interleaved analog-to-digital converter.
  • a third embodiment of the calibration circuit based on the analog-to-digital converter is proposed, wherein the random clock selection module 32 includes a delay unit 321, and the delay unit 321 is respectively connected to the analog-to-digital converter 10 and the clock generation module 40, wherein the delay unit is used to obtain a clock signal corresponding to the analog-to-digital converter 10 through delay processing of the clock signal generated by the clock generation module 40, and send it to the analog-to-digital converter 10, so that the analog-to-digital converter 10 can convert the analog signal sent from the analog input terminal into a first digital signal based on the clock signal.
  • the random clock selection module 32 further includes a selection circuit 322, which is connected to the clock generation module 40, the data processing module 20 and the calibration module 31 respectively, wherein the selection circuit 322 is used to obtain the random clock selection module 40.
  • the selection circuit 322 may be a circuit including at least one multiplexer, which is used to randomly select at least one signal from the clock signals clk1-clkN as the clock signal required by the calibration module 31 through a control signal; it may also include a circuit composed of other components that realize the function of randomly selecting at least one signal, which is not limited here.
  • the above-mentioned control signal can be generated by the data processing module 20, such as the control signal sel_ctrl, or can be generated by the random clock selection module 32 or the selection circuit 322 itself; wherein the random code can be a pseudo-random code, and the above-mentioned pseudo-random code can be generated by a linear feedback shift register (LFSR) or by noise between devices; there are many methods for generating the above-mentioned random code, which are not limited here.
  • LFSR linear feedback shift register
  • the clock signal clk1-clkN needs to be sent to the delay unit 321 to generate the clock signal clk1_d-clkN_d before it can be sent to the analog-to-digital converter 10, that is, the analog-to-digital converter 10 receives the clock signal clk1_d-clkN_d.
  • the delay unit 321 may be a circuit including a timer implemented by a software algorithm, or a circuit including an RC (Resistor and Capacitance) delay circuit or other chips, transistors, and components such as an AND or OR gate, for realizing the delay function, which is not limited here.
  • the delay unit 321 and the selection circuit 322 in the random clock selection circuit 322 respectively and simultaneously receive the clock signals clk1-clkN with the same frequency but the same phase difference between adjacent signals sent by the clock generation module 40.
  • the clock signals clk1-clkN sent to the analog-to-digital converter 10 will first pass through the delay unit 321 to generate corresponding clock signals clk1_d-clkN_d, and then be sent to the analog-to-digital converter 10.
  • the sampling clock signal fs of the data processing module 20 has a frequency N times the corresponding frequency fs/N of the clock signal clk1_d-clkN_d. Then, the data processing module 20 will receive N digital signals within one cycle of fs. is the first digital signal D1, D2, ..., DN or the second digital signal Dr. Referring to Fig.
  • FIG. 4 it is a timing diagram of the data processing module 20 in the third embodiment processing the digital signal within two cycles of the sampling clock signal fs and outputting the target digital signal Dout, wherein the clock signals clk1_d-clkN_d respectively correspond to the working clock signals of the sub-analog-to-digital converters in the analog-to-digital converter 10, that is, the analog-to-digital converter converts the analog signal into the first clock signal according to the clock signals clk1_d-clkN_d; clkr is the working clock signal corresponding to the analog-to-digital converter in the calibration module 31, that is, the calibration module 31 converts the analog signal into the second digital signal according to the clock signal clkr.
  • the clock signals clk1_d-clkN_d respectively correspond to the working clock signals of the sub-analog-to-digital converters in the analog-to-digital converter 10, that is, the analog-to-digital converter converts the analog
  • the data processing module 20 When the data processing module 20 is working, when the first clock signal clk1_d changes from a low level to a high level, the first digital signal D1 generated by the corresponding Sub-ADC1 is received; after the second clock signal clk2_d changes from a low level to a high level and the above clock signal clk1_d passes through a high level, the first digital signal D2 generated by the Sub-ADC2 corresponding to clk2_d is received; after the clock signal clk2_d passes through a high level, since the random clock selection module 32 randomly selects the clock signal cllk3 as the working clock signal clkr of the calibration module 31, at this time, the data processing module 20 receives the second digital signal Dr generated by the calibration module 31, but does not receive the first digital signal D3 generated by the Sun-ADC3 corresponding to clk3_d, that is, the first replacement is completed within one cycle of the sampling clock signal fs; the data processing module 20 then
  • the first digital signals D1, ..., DN are received alternately, but for the clk2 signal randomly selected by the random clock selection module 32 as the working clock signal clkr of the calibration module 31, after receiving the digital signal D1 generated by Sub_ADC1 corresponding to the clock signal clk1_d within a high level of the clock signal clk1_d, it switches to receiving the second digital signal Dr generated by the calibration module 31 within a high level of the clock signal clkr, that is, the second replacement is completed within the second cycle of the sampling clock signal fs; the data processing module 20 then alternately receives the remaining first clock signals D3, D4, ..., DN.
  • an application diagram of a calibration circuit based on an analog-to-digital converter is provided with reference to FIG5.
  • switches 1, 2, 3, ..., N corresponding to each sub-analog-to-digital converter 1, sub-analog-to-digital converter 2, sub-analog-to-digital converter 3, ..., sub-analog-to-digital converter N and switch r corresponding to the analog-to-digital converter r in the calibration module 31 are turned on respectively to receive the same analog signal;
  • the clock generation module based on the received sampling clock signal fs, on the one hand, sends the above sampling clock signal fs to the data processing module, and on the other hand, after frequency division, generates clock signals clk1-clkN with a frequency of fs/N and sends them to
  • the sub-ADC r disrupts the offset mismatch, gain mismatch and sampling time mismatch existing between the original sub-ADC 1, sub-ADC 2, sub-ADC 3, ..., sub-ADC N, producing an effect similar to dynamic element matching, so that the interleaved spurious is converted into noise, and the interleaved spurious is eliminated, so as to achieve the purpose of calibrating the offset mismatch, gain mismatch and sampling time mismatch.
  • the related overhead of the cumbersome digital algorithm calibration is omitted, the power consumption is reduced significantly, and the power consumption of the calibration circuit can be greatly reduced, thereby reducing the power consumption of the entire calibration circuit based on the ADC.
  • the present application provides a calibration method based on an analog-to-digital converter.
  • the calibration method based on an analog-to-digital converter is applied to a calibration circuit based on an analog-to-digital converter in the first embodiment, the second embodiment, or the third embodiment, and includes the following steps:
  • Step S10 converting the analog signal sent by the analog input terminal into a first digital signal
  • Step S20 duplicating the analog-to-digital converter according to the received control signal and the received clock signal, and converting the analog signal into a second digital signal according to the duplicated analog-to-digital converter;
  • the third embodiment of the calibration method based on the analog-to-digital converter of the present application is basically the same as the embodiments of the calibration circuit based on the analog-to-digital converter described above, and will not be described in detail here.
  • the present application also provides a device, comprising: a memory, a processor, and an analog-to-digital converter-based calibration program stored in the above-mentioned memory and executable on the above-mentioned processor.
  • a device comprising: a memory, a processor, and an analog-to-digital converter-based calibration program stored in the above-mentioned memory and executable on the above-mentioned processor.
  • the present application also provides a storage medium, which may be a computer-readable storage medium, wherein the storage medium stores one or more programs, and the one or more programs may be executed by one or more processors to implement the steps of the above-mentioned calibration method based on analog-to-digital converter.
  • the specific implementation of the storage medium of the present application is basically the same as the above-mentioned calibration method embodiment based on the analog-to-digital converter, and will not be repeated here.
  • the technical solution of the present application is essentially or the part that contributes to the prior art can be embodied in the form of a software product, which is stored in a storage medium (such as ROM/RAM, magnetic disk, optical disk) as described above, including a number of instructions for a terminal device (which can be a mobile phone, computer, server, or network device, etc.) to execute the methods described in each embodiment of the present application.
  • a storage medium such as ROM/RAM, magnetic disk, optical disk

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请公开了一种基于模数转换器的校准电路、方法、设备及存储介质。该电路包括：模数转换器，与模数转换器连接的数据处理模块，分别与模数转换器和数据处理模块连接的动态匹配校准模块，分别与数据处理模块和动态匹配校准模块连接的时钟产生模块，且模数转换器将模拟输入端发送的模拟信号转换为第一数字信号发送至数据处理模块，动态匹配校准模块根据时钟产生模块生成的时钟信号对模数转换器进行复制，根据复制的模数转换器将模拟信号转换为第二数字信号发送至数据处理模块，数据处理模块根据接收的第一数字信号和第二数字信号生成目标数字信号进行输出。

Description

基于模数转换器的校准电路、方法、设备及存储介质
相关申请
本申请要求于2022年11月21号申请的、申请号为202211464025.8的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及集成电路设计领域，尤其涉及一种基于模数转换器的校准电路、方法、设备及存储介质。
背景技术
对于时间交织ADC(Analog to Digital Converter，模数转换器)产生的失调不匹配、增益不匹配和采样时刻不匹配等杂散，常见做法是采用额外的数字校准算法电路去校准。而随着时间交织ADC中的子ADC增加，对应的校准电路也在增加，以致于校准电路所需校准功耗可能与主电路功耗相当，甚至超过主电路功耗。
发明内容
本申请的主要目的在于提供一种基于模数转换器的校准电路、方法、设备及存储介质，旨在解决如何降低时间交织模数转换器的功耗的技术问题。
为实现上述目的，本申请提供一种基于模数转换器的校准电路，包括：
模数转换器；
数据处理模块，所述数据处理模块与所述模数转换器连接；
动态匹配校准模块，所述动态匹配校准模块分别与所述模数转换器和所述数据处理模块连接；
时钟产生模块，所述时钟产生模块分别与所述数据处理模块和所述动态匹配校准模块连接；
其中，所述模数转换器用于将模拟输入端发送的模拟信号转换为第一数字信号，并将所述第一数字信号发送至所述数据处理模块；
所述动态匹配校准模块用于获取时钟产生模块中生成的时钟信号，并根据所述时钟信号对所述模数转换器进行复制，根据复制的所述模数转换器将所述模拟信号转换为第二数字信号，并将所述第二数字信号发送至所述数据处理模块；
所述数据处理模块用于交替接收所述第一数字信号，并穿插接收所述第二数字信号，得到目标数字信号，输出所述目标数字信号。
此外，为实现上述目的，本申请还提供一种基于模数转换器的校准方法，应用于上述的基于模数转换器的校准电路，包括：
将模拟输入端发送的模拟信号转换为第一数字信号；
根据接收到的时钟信号对所述模数转换器进行复制，根据复制的所述模数转换器将所述模拟信号转换为第二数字信号；
控制所述数据处理模块交替接收所述第一数字信号，并穿插接收所述第二数字信号，得到目标数字信号，输出所述目标数字信号。
此外，为实现上述目的，本申请还提供一种设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的基于模数转换器的校准程序，所述基于模数转换器的校准程序配置为实现如上述的基于模数转换器的校准方法的步骤。
此外，为实现上述目的，本申请还提供一种存储介质，所述存储介质上存储有基于模数转换器的校准程序，所述基于模数转换器的校准程序被处理器执行时实现如上述的基于模数转换器的校准方法的步骤。
本申请通过在基于模数转换器的校准电路中设置与模拟信号输入端口连接的模数转换器，与模数转换器连接的数据处理模块，以及与数据处理模块连接的时钟产生模块，并增加与数据处理模块、模数转换器和时钟产生模块连接的动态匹配校准模块，去除传统时间交织模数转换器电路中功耗较大的数字校准算法电路，使得上述校准电路相比较于利用数字校准算法电路进行校准的电路，所消耗的功耗更低；并且将模拟输入端发送的模拟信号转换为第一数字信号，并将第一数字信号发送至数据处理模块；动态匹配校准模块用于获取时钟产生模块中生成的时钟信号，并根据时钟信号对模数转换器进行复制，根据复制的模数转换器将模拟信号转换为第二数字信号，并将第二数字信号发送至数据处理模块，而无需通过数字校准算法电路就可以将模数转换器之间的杂散转换为噪声进行处理，进而消除杂散；然后数据处理模块用于交替接收第一数字信号，并穿插接收第二数字信号，得到目标数字信号，输出所述目标数字信号，达到校准数字信号的目的，并且去除了数字算法校准电路的开销，减少了校准所需的功耗，使得时间交织模数转换器中的校准电路功耗降低，避免了时间交织模数转换器功耗过高的现象发生。
附图说明
图1是本申请基于模数转换器的校准电路的整体框架结构示意图；
图2是本申请基于模数转换器的校准电路中的动态匹配校准模块的结构示意图；
图3是本申请基于模数转换器的校准电路的第三实施例中随机选择电路中的一个结构示意图；
图4是本申请基于模数转换器的校准电路中第三实施例中的随机时钟选择时序示意图；
图5是本申请基于模数转换器的校准电路中第一、第二或第三实施例中的电路应用示意图；
图6是本申请基于模数转换器的校准方法中的第四实施例的流程步骤示意图。
附图标号说明：

本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处描述得具体实施例仅仅用以解释本申请，并不用于限定本申请。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请提出一种基于模数转换器的校准电路，在本申请基于模数转换器的校准电路的第一实施例中，参照图1，基于模数转换器的校准电路1包括模数转换器10、数据处理模块20、动态匹配校准模块30和时钟产生模块40。此外时钟产生模块40分别与动态匹配校准模块30和数据处理模块20连接，动态匹配校准模块30分别与模拟信号输入端、模数转换器10和数据处理模块20连接，模数转换器分别与数据处理模块20和模拟信号输入端连接。
其中，模数转换器10用于将模拟输入端发送的模拟信号转换为第一数字信号，并将上述第一数字信号发送至数据处理模块20；动态匹配校准模块30用于获取时钟产生模块40中生成的时钟信号，并根据时钟信号对模数转换器10进行复制，根据复制的模数转换器10将上述模拟信号转换为第二数字信号，并将上述第二数字信号发送至数据处理模块20；数据处理模块20用于交替接收第一数字信号，并穿插接收第二数字信号，得到目标数字信号，输出上述目标数字信号。
由于光通信、无线通信、雷达、测量以及图像处理等领域对高速、高精度、低功耗ADC的需求日益增加。ADC的速度和精度是最重要的两个性能指标，而这两个指标相互制约，需要在设计中折中。对性能领先的ADC的速度和精度进行统计表明，速度和精度相互制约的边界符合1Bit/倍频率的规律，即速度每提高一倍，精度将下降1Bit。然而高速发展的数字处理系统对作为模数接口的ADC的速度与精度的要求越来越高，使其成为了制约混合信号系统性能的短板。对于ADC速度与精度的提升，可以是采用并行结构来突破速度和精度相互制约的边界，其中的时间交织(Time-Interleaved)ADC使用多通道ADC(Sub-ADC)并行采样同一信号，各通道ADC分别完成转换，并将结果交替输出，理论上可以成倍地提高系统的转换速率。然而，时间交织ADC子通道之间存在失调失配、增益失配和采样时间失配等失配现象，制约了交织后系统的转换精度，因此为了实现高性能的ADC，就需要消除这些失配。消除上述失配的做法可以是采用额外的校准算法电路去校准Sub-ADC之间的失配，然而Sub-ADC数量越多，所需的校准资源越多，这可能会导致 校准功耗与主电路相当，甚至超过主电路功耗。
在本实施例中，用于时间交织的模数转换器(ADC)10可以是N个，N为大于1的自然数，即可以是2、3、4、5等整数，对应的，时间交织ADC有N个通道的子模数转换器Sub-ADCi(i＝1,2,3,……N)，上述N个Sub-ADCi(i＝1,2,3,……N)与上述数据处理模块20共同完成一个时间交织ADC的功能，即利用N个低速的Sub-ADC i(i＝1,2,3,……N)，通过相同的采样速率来工作，但各个Sub-ADC i(i＝1,2,3,……N)之间采样时钟相位有一个固定的相位差或相位偏移，相位差或相位偏移可以通过或计算得到，其中i与特定的Sub-ADC i对应，N为Sub-ADC i(i＝1,2,3,……N)的总个数，例如，总共3个子ADC，第一个子ADC的相位为0°，那么第二个子ADC的时钟相位为120°、第三个子ADC的时钟相位为240°。最终时间交织ADC电路的采样速率为上述Sub-ADC i(i＝1,2,3,……N)采样速率的N倍。
模数转换器10的数量为多个，各模数转换器10之间并联连接。模数转换器可以是普通型号，本实施例中时间交织模数转换器电路并不指定模数转换器的型号，也即任何型号的模数转换器都可实现本实施例中的电路，并实现本实施例中的功能。
在本实施例中，在接收到模拟信号输入端发送的模拟信号后，上述时钟产生模块40可以是本身产生与上述模拟信号对应的采样时钟信号，即可以是确定模拟信号的频率后根据奈奎斯特采样定理确定对应的采样时钟信号，如模拟信号频率为f MHz，那么对应的采样时钟信号可以是fs＝2f MHz；也可以是根据预设算法等其它方式产生采样时钟信号，在此不做限定；也可以是时钟产生模块40接收模拟信号对应的采样时钟信号。一方面，时钟产生模块40可以包括N倍分频器，其中N与时间交织ADC中的子模数转换器Sub-ADC i(i＝1,2,3,……N)的个数对应，即通过N倍分频器将上述采样时钟信号fs分频，生成上述各个子ADC所需的时钟信号，即clk1-clkN，且各个时钟信号频率均为为fs/N MHz，且相邻两个时钟信号之间存在相同的上述相位差，并发送至动态匹配校准模块30；另一方面，时钟产生模块40将采样时钟信号fs发送至数字端的数据处理模块20，作为数据处理模块20接收数字信号所需的采样时钟信号。
时钟产生模块40用于产生每个模数转换器10对应的时钟信号，并将时钟信号发送至动态匹配校准模块30。
在本实施例中，时钟产生模块40可以是包括有源晶振或无源晶振、锁相环(Phase Locked Loop)或分频器的电路，也可以是其他实现上述信号分频功能的元器件，在此不做限定，只要是能完成产生时钟信号或将接收到的采样时钟信号进行分频，得到模数转换器所需的时钟信号clk1-clkN，并将时钟信号clk1-clkN发送至动态匹配校准模块30功能的元器件组成的电路都可以用于本实施例。
动态匹配校准模块30一方面用于将接收到的时钟信号clk1-clkN经过延时处理后得到时钟信号clk1_d-clkN_d，并将上述时钟信号clk1_d-clkN_d发送至上述模数转换器10；另一方面，动态匹配校准模块30可以根据上述时钟信号clk1-clkN和数据处理模块20发送的控制信号，如控制信号sel_ctrl，对模数转换器10进行复制，根据复制的模数转换器将上述模拟信号转换为第二数字信号，如第二数字信号Dr，并将第二数字信号发送至数据处 理模块20；也可以是动态匹配校准模块30自身产生控制信号，对模数转换器10进行复制，并根据复制的模数转换器将上述模拟信号转换为第二数字信号，并将上述第二数字信号以及上述控制信号发送至数据处理模块20。
在本实施例中，模数转换器10在对应的开关导通后开始工作或传输数据。其中，上述每个模数转换器对应一个开关，即N个模数转换器对应N个开关，上述开关可以是在模数转换器10与模拟信号输入端之间的线路，连接模拟信号输入端与模数转换器10；也可以是在模数转换器10与数据处理模块20之间的线路，连接数据处理模块20与模数转换器10。在模拟信号输入后，模数转换器10对应的开关导通，根据接收到的时钟信号clk1_d-clkN_d将模拟信号转换为第一数字信号，如第一数字信号D1、D2、D3、……、DN，并将上述第一数字信号发送至数据处理模块20。上述模数转换器中的导通开关可以是在模数转换器的内部，也可以是在模数转换器的外部，控制着模数转换器10的工作状态，即开关导通模数转换器开始工作，开关关闭模数转换器停止工作。上述开关可以是逻辑门开关，也可以是单闸开关。数据处理模块20根据接收到的采样时钟信号fs交替接收第一数字信号，并穿插接收第二数字信号，得到目标数字信号，输出上述目标数字信号。
本实施例在时间交织模数转换器电路中设置与模拟信号输入端口连接的模数转换器10，与模数转换器连接的数据处理模块20，以及与数据处理模块20连接的时钟产生模块40，并增加与数据处理模块20、模数转换器10和时钟产生模块40连接的动态匹配校准模块30，去除传统时间交织模数转换器电路中功耗较大的数字校准算法电路，使得上述校准电路相比较于利用数字校准算法电路进行校准的电路，所消耗的功耗更低；并且将模拟输入端发送的模拟信号转换为第一数字信号，并将第一数字信号发送至数据处理模块20；动态匹配校准模块30用于获取时钟产生模块40中生成的时钟信号，并根据时钟信号对模数转换器10进行复制，根据复制的模数转换器将模拟信号转换为第二数字信号，并将第二数字信号发送至数据处理模块，而无需通过数字校准算法电路就可以将模数转换器之间的杂散转换为噪声进行处理，进而消除杂散；然后数据处理模块20用于交替接收第一数字信号，并穿插接收第二数字信号，得到目标数字信号，输出所述目标数字信号，达到校准数字信号的目的，并且去除了数字算法校准电路的开销，减少了校准所需的功耗，使得时间交织模数转换器中的校准电路功耗降低，避免了时间交织模数转换器功耗过高的现象发生。
基于模数转换器的校准电路的第一实施例，提出了基于模数转换器的校准电路的第二实施例，参照图2，动态匹配校准模块30包括校准模块31，校准模块31与上述数据处理模块20连接，其中，校准模块31用于根据复制的上述模数转换器将上述模拟信号转换为第二数字信号，并将第二数字信号发送至数据处理模块20。
参照图2，上述动态匹配校准模块30还包括随机时钟选择模块32，随机时钟选择模块32分别与数据处理模块20、时钟产生模块40、校准模块31和模数转换器10连接，其中，随机时钟选择模块32用于获取时钟产生模块40中生成的时钟信号，并根据上述时钟信号对模数转换器10进行复制。
在本实施例中，随机时钟选择模块32在接收到时钟信号clk1-clkN后，一方面，根据 预设的控制信号，随机选择时钟信号clk1-clkN中的至少一路信号作为校准模块31的工作时钟信号clkr j(j＝1,2……N)，并将上述clkr j(j＝1,2……N)发送至校准模块31，即对模数转换器10进行复制；另一方面，将接收到的时钟信号clk1-clkN经过延时处理得到的时钟信号clk1_d-clkN_d发送至模数转换器10。校准模块根据工作时钟信号clkr j(j＝1,2……N)将模拟信号转换为第二数字信号，如第二数字信号Dr，并发送至数据处理模块20。
在本实施例中，校准模块31可以包括至少一个与上述模数转换器10同型号的模数转换器，上述校准模块中的模数转换器分别与模拟信号输入端、数据处理模块20和随机时钟选择模块32连接，用于根据接收到的时钟信号clkr j(j＝1,2……N)将接收到的模拟信号转换为第二数字信号，并发送至数据处理模块20。上述根据接收到的时钟信号clkr j(j＝1,2……N)将接收到的模拟信号转换成的第二数字信号，应当与复制的模数转换器转换的第一数字信号中的数字信号相同，即第二数字信号Dr应当是，与时钟信号clkr j(j＝1,2……N)相同的时钟信号对应的模数转换器产生的第一数字信号相同，这是因为上述复制的时钟信号与随机选择的时钟信号一致，即校准模块31中的模数转换器与模数转换器10中对应的时钟信号的工作频率一致，接收到的模拟信号一致，也即产生的数字信号也一致。
上述随机选择时钟信号clk1-clkN中的至少一路信号作为clkr j(j＝1,2……N)是在上述采样时钟信号fs的一个周期内进行的，也即在上述时间交织ADC电路工作时，每个采样时钟信号fs的周期都将随机选择时钟信号clk1-clkN中的至少一路时钟信号作为clkr j(j＝1,2……N)，并作为校准模块31工作所需的时钟信号，并产生第二数字信号，如数字信号Dr。例如在采样时钟信号fs的某个周期内，随机选择了子模数转换器Sub-ADC3对应的时钟信号clk3作为clkr，那么上述校准模块31将根据时钟信号clk3将模拟信号转换为第二数字信号，并发送至数据处理模块20；并且在数据处理模块20在采样时钟信号fs的某个周期内交替接收上述第一数字信号(如数字信号D1,D2...,DN)时，经过时钟信号clk1、clk2的一个高电平后，由接收子模数转换器Sub-ADC3产生的第一数字信号D3转为接收由校准模块产生的第二数字信号，在经过一个时钟信号clk3的高电平后继续转为接收第一数字信号，即数据处理模块20用于交替接收第一数字信号，并穿插接收第二数字信号。
在本实施例中，通过设置的校准模块31随机时钟选择模块32，由于时钟信号clkr j(j＝1,2,……,N)的随机选择，可以把模数转换器10之间存在的杂散打乱，起到校准的效果，而又去除了数字算法校准电路，大大减小了时间交织模数转换器的功耗。
基于模数转换器的校准电路的第一实施例或第二实施例，提出了基于模数转换器的校准电路的第三实施例，随机时钟选择模块32包括延时单元321，延时单元321分别与模数转换器10和时钟产生模块40连接，其中，延时单元用于将时钟产生模块40产生的时钟信号经过延时处理得到模数转换器10对应的时钟信号，并发送至模数转换器10，以供模数转换器10基于时钟信号将模拟输入端发送的模拟信号转换为第一数字信号。
随机时钟选择模块32还包括选择电路322，选择电路322分别与时钟产生模块40、数据处理模块20和校准模块31连接，其中，选择电路322用于获取时钟产生模块40中 生成的时钟信号clk1-clkN，并根据预设的控制信号在所有上述所有时钟信号clk1-clkN中选择至少一个时钟信号，并对选择的时钟信号对应的对模数转换器10进行复制，其中所述控制信号包括由所述选择电路或所述数据处理模块生成的随机码。
在本实施例中，上述选择电路可322可以是包括至少一个多路复用器(Multiplexer)的电路，用于实现通过控制信号从时钟信号clk1-clkN随机选择至少一路信号作为校准模块31所需的时钟信号；也可以包括是实现上述随机选择至少一路信号功能的其他元器件组成的电路，在此不做限定。
在本实施例中，上述动态匹配校准模块30中的随机时钟选择模块32中的选择电路322根据接收到的上述时钟产生模块发送的时钟信号clk1-clkN，以及上述预设的控制信号，随机选择clk1-clkN中的至少一路信号作为clkr j(j＝1,2……N)。上述时钟信号clkr j(j＝1,2……N)至多为N，即最多与用于时间交织ADC的个数一致，并将上述clkr j(j＝1,2……N)发送至校准模块31，作为校准模块31工作所需的时钟信号，即随机选择并复制至少一路Sub-ADC对应的时钟信号作为校准模块31所需的时钟信号，上述校准模块31通过对应的时钟信号clkr j(j＝1,2……N)将模拟信号转换为第二数字信号，如数字信号Dr。
上述控制信号可以是由数据处理模块20产生，如控制信号sel_ctrl，也可以是由随机时钟选择模块32或选择电路322自身产生；其中随机码可以是伪随机码，上述伪随机码可以由线性反馈移位寄存器(linear feedback shift register,LFSR)产生，也可以由器件间的噪声产生；上述随机码产生的方法有多种，在此不做限定。
在时钟信号clk1-clkN通过选择电路选择其中至少任一信号作为时钟信号clkr j(j＝1,2……N)，并发送至校准模块时，由于经过电路本身带来的延时，所以为了使得电路采样工作同步，避免产生额外的杂散，对于发送至模数转换器10的时钟信号需要经过相同延时才能与校准模块31分别同时接收到时钟信号，需要将时钟信号clk1-clkN发送至延时单元321生成时钟信号clk1_d-clkN_d后，才能发送至模数转换器10，即模数转换器10接收时钟信号clk1_d-clkN_d。
延时单元321可以是包括用软件算法实现的计时器组成的电路，也可以是包括RC(Resistor and Capacitance，电阻电容)延时电路或其他芯片、三极管和与或门等元器件组成的电路，用于实现延时功能，在此不做限定。上述时钟信号clk1-clkN、时钟信号clk1_d-clkN_d和时钟信号clkr j(j＝1,2……N)除相位满足完成时间交织ADC的相位差外，其余特征均一致，包括频率、振幅等信号携带的信息。
参照图3，为第三实施例中随机选择电路322的一个结构示意图，随机时钟选择电路322中的延时单元321和选择电路322分别同时接收时钟产生模块40发送的同一频率但相邻信号之间具有相同相位差的时钟信号clk1-clkN，上述选择电路322在采样时钟信号fs的每个周期内根据控制信号sel_ctrl从时钟信号clk1-clkN中随机选择一路信号clki(i＝1,2,3,……N)作为时钟信号clkr，并发送至校准模块31；发送至模数转换器10的时钟信号clk1-clkN为了与上述clkr保持同样的时延，会先经过延时单元321生成对应的时钟信号clk1_d-clkN_d后，再发送至模数转换器10。
在本实施例中，数据处理模块20的采样时钟信号fs频率为时钟信号clk1_d-clkN_d对应频率fs/N的N倍，那么数据处理模块20在fs一个周期内会接收N个数字信号，可以 是第一数字信号D1,D2,...,DN或第二数字信号Dr。参照图4，为第三实施例中的数据处理模块20在采样时钟信号fs两个周期内处理数字信号并输出目标数字信号Dout的时序示意图，其中，时钟信号clk1_d-clkN_d分别对应模数转换器10中子模数转换器的工作时钟信号，即模数转换器根据时钟信号clk1_d-clkN_d将模拟信号转换为第一时钟信号；clkr为校准模块31中的模数转换器对应的工作时钟信号，即校准模块31根据时钟信号clkr将模拟信号转换为第二数字信号。数据处理模块20工作时，第一个时钟信号clk1_d由低电平转高电平时，接收对应的Sub-ADC1产生的第一数字信号D1；第二个时钟信号clk2_d由低电平转高电平且上述时钟信号clk1_d经过一个高电平后，接收clk2_d对应的Sub-ADC2产生的第一数字信号D2；时钟信号clk2_d经过一个高电平后，由于随机时钟选择模块32随机选择了时钟信号cllk3作为校准模块31的工作时钟信号clkr，此时数据处理模块20接收校准模块31产生的第二数字信号Dr，而不接收clk3_d对应的Sun-ADC3产生的第一数字信号D3，即在采样时钟信号fs的一个周期内完成了第一次替代；数据处理模块20再交替接收剩余的第一时钟信号D4,D5,...,DN。在采样时钟信号fs的第二个周期内，同理，会交替接收第一数字信号D1,...,DN，但对于随机时钟选择模块32随机选择的clk2信号作为校准模块31的工作时钟信号clkr，在时钟信号clk1_d的一个高电平内接收完时钟信号clk1_d对应的Sub_ADC1产生的数字信号D1后，转为在时钟信号clkr的一个高电平内接收校准模块31产生的第二数字信号Dr，即在采样时钟信号fs的第二个周期内完成了第二次替代；数据处理模块20再交替接收剩余的第一时钟信号D3,D4,...,DN。
此外，为便于理解上述第一实施例、第二实施例或第三实施例，参照图5，给出了基于模数转换器的校准电路的一个应用示意图。在模拟信号输入端有模拟信号输入后，各个子模数转换器1、子模数转换器2、子模数转换器3、……、子模数转换器N对应的开关1、开关2、开关3、……、开关N及校准模块31中的模数转换器r对应的开关r分别导通，接收同一模拟信号；时钟产生模块根据接收到的采样时钟信号fs，一方面，将上述采样时钟信号fs发送至数据处理模块，另一方面，经过分频产生频率为fs/N的时钟信号clk1-clkN后，发送至动态匹配校准模块30中的随机时钟选择模块32；随机时钟选择模块32一方面将经过延时处理后的时钟信号clk1_d-clkN_d发送至对应的各个子模数转换器1、子模数转换器2、子模数转换器3、……、子模数转换器N，另一方面根据数据处理模块发送的控制信号sel_ctrl从时钟信号clk1-clkN中随机选择一路信号clki，其中i可以为1、2、3、……、N中任一个，作为校准模块中子模数转换器r的时钟信号clkr，并将时钟信号clkr发送至校准模块31中的子模数转换器r；上述各个子模数转换器1、子模数转换器2、子模数转换器3、……、子模数转换器N根据对应的时钟信号clk1_d-clkN_d产生第一数字信号D1、D2、D3、……、DN，上述校准模块中的子模数转换器r根据时钟信号clkr产生第二数字信号Dr，并将上述第一数字信号D1、D2、D3、……、DN和第二数字信号Dr分别发送至数据处理模块20；数据处理模块20根据采样时钟信号fs交替接第一数字信号D1、D2、D3、……、DN，对于子模数转换器1、子模数转换器2、子模数转换器3、……、子模数转换器N中被替代的对应的时钟信号，数据处理模块转为接收校准模块产生的第二数字信号Dr，再时钟信号clkr的一个高电平后，继续接收交替接收第一数字信号，进而得到目标数字信号Dout，并将目标数字信号Dout输出。
在本实施例中，相比较于传统的数字算法校准电路，只需要增加一个校准模块(即至少一路ADC作为校准模块)和随机时钟选择模块；由于采样时钟信号clkr的随机选择，子模数转换器r把原先子模数转换器1、子模数转换器2、子模数转换器3、……、子模数转换器N之间存在的失调失配、增益失配和采样时刻失配打乱，产生类似动态元件匹配的效果，使得交织的杂散转换成噪声，消除交织杂散，达到校准失调失配、增益失配和采样时刻失配的目的。并且由于省去了繁琐的数字算法校准的相关开销，功耗降低尤为明显，可以很大程度的减小校准电路的功耗，从而降低整个基于模数转换器的校准电路的功耗。
参照图6，本申请提供一种基于模数转换器的校准方法，在基于模数转换器的校准方法的第四实施例中，基于模数转换器的校准方法应用于如上述第一实施例、第二实施例或第三实施例中的基于模数转换器的校准电路，包括以下步骤：
步骤S10，将模拟输入端发送的模拟信号转换为第一数字信号；
步骤S20，根据接收到的控制信号和接收到的时钟信号对所述模数转换器进行复制，根据复制的所述模数转换器将所述模拟信号转换为第二数字信号；
步骤S30，控制所述数据处理模块交替接收所述第一数字信号，并根据所述控制信号穿插接收所述第二数字信号，得到目标数字信号，输出所述目标数字信号。
本申请基于模数转换器的校准方法的第三实施例与上述基于模数转换器的校准电路中各实施例基本相同，在此不做赘述。
此外，本申请还提供一种设备，设备包括：存储器、处理器及存储在上述存储器上并可在上述处理器上执行的基于模数转换器的校准程序，上述基于模数转换器的校准程序被处理器执行时实现如上述基于模数转换器的校准方法的各步骤。
本申请还提供了一种存储介质，可以是计算机可读存储介质，上述存储介质存储有一个或者一个以上程序，所述一个或者一个以上程序还可被一个或者一个以上的处理器执行时用于实现上述基于模数转换器的校准方法的各步骤。
本申请存储介质具体实施方式与上述基于模数转换器的校准方法实施例基本相同，在此不再赘述。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。
另外，在本申请中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的 保护范围之内。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在如上所述的一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本申请各个实施例所述的方法。
以上仅为本申请的可选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

  1. 一种基于模数转换器的校准电路，包括：
    模数转换器；
    数据处理模块，所述数据处理模块与所述模数转换器连接；
    动态匹配校准模块，所述动态匹配校准模块分别与所述模数转换器和所述数据处理模块连接；
    时钟产生模块，所述时钟产生模块分别与所述数据处理模块和所述动态匹配校准模块连接；
    其中，所述模数转换器设置为将模拟输入端发送的模拟信号转换为第一数字信号，并将所述第一数字信号发送至所述数据处理模块；
    所述动态匹配校准模块设置为获取所述时钟产生模块生成的时钟信号，并根据所述时钟信号对所述模数转换器进行复制，根据复制的所述模数转换器将所述模拟信号转换为第二数字信号，并将所述第二数字信号发送至所述数据处理模块；
    所述数据处理模块设置为交替接收所述第一数字信号，并穿插接收所述第二数字信号，得到目标数字信号，输出所述目标数字信号。
  2. 如权利要求1所述的基于模数转换器的校准电路，其中，所述动态匹配校准模块包括校准模块，所述校准模块与所述数据处理模块连接，其中，所述校准模块设置为根据复制的所述模数转换器将所述模拟信号转换为第二数字信号，并将所述第二数字信号发送至所述数据处理模块。
  3. 如权利要求2所述的基于模数转换器的校准电路，其中，所述动态匹配校准模块还包括随机时钟选择模块，所述随机时钟选择模块分别与所述数据处理模块、所述时钟产生模块、所述校准模块和所述模数转换器连接，其中，所述随机时钟选择模块设置为获取所述时钟产生模块中生成的时钟信号，并根据所述时钟信号对所述模数转换器进行复制。
  4. 如权利要求3所述的基于模数转换器的校准电路，其中，所述随机时钟选择模块包括选择电路，所述选择电路分别与所述校准模块、所述数据处理模块和所述时钟产生模块连接，其中，所述选择电路设置为获取所述时钟产生模块生成的时钟信号，并根据预设的控制信号在所有所述时钟信号中选择至少一个所述时钟信号，并对选择的所述时钟信号对应的模数转换器进行复制，其中所述控制信号包括由所述选择电路或所述数据处理模块生成的随机码。
  5. 如权利要求3所述的基于模数转换器的校准电路，其中，所述随机时钟选择模块还包括延时单元，所述延时单元分别与所述模数转换器和所述时钟产生模块连接，其中，所述延时单元设置为将所述时钟产生模块产生的时钟信号经过延时处理得到所述模数转换器对应的时钟信号，并发送至所述模数转换器，以供所述模数转换器基于所述时钟信号 将模拟输入端发送的模拟信号转换为第一数字信号。
  6. 如权利要求1所述的基于模数转换器的校准电路，其中，所述模数转换器的数量为多个，各所述模数转换器之间并联连接。
  7. 如权利要求1所述的基于模数转换器的校准电路，其中，所述时钟产生模块设置为产生每个所述模数转换器对应的时钟信号，并将所述时钟信号发送至所述动态匹配校准模块。
  8. 一种基于模数转换器的校准方法，应用于如权利要求1-7任一项所述的基于模数转换器的校准电路，包括：
    将模拟输入端发送的模拟信号转换为第一数字信号；
    根据接收到的时钟信号对所述模数转换器进行复制，根据复制的所述模数转换器将所述模拟信号转换为第二数字信号；
    控制所述数据处理模块交替接收所述第一数字信号，并穿插接收所述第二数字信号，得到目标数字信号，输出所述目标数字信号。
  9. 一种设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的基于模数转换器的校准程序，所述基于模数转换器的校准程序配置为实现如权利要求8所述的基于模数转换器的校准方法的步骤。
  10. 一种存储介质，其中，所述存储介质上存储有基于模数转换器的校准程序，所述基于模数转换器的校准程序被处理器执行时实现如权利要求8所述的基于模数转换器的校准方法的步骤。
PCT/CN2023/086591 2022-11-21 2023-04-06 基于模数转换器的校准电路、方法、设备及存储介质 WO2024108860A1 (zh)

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