CN113285695B - 一种高频时钟调相电路及其实现方法 - Google Patents

Abstract

本发明涉及一种高频时钟调相电路及其实现方法，高频时钟调相电路包括：N个高频时钟调相模块，N为大于或等于2的整数，N个高频时钟调相模块的每一者包含：M个高频时钟调相单元，M为大于或等于2的整数，M个高频时钟调相单元的每一者具有一个多路复用器及一个D触发器，所有D触发器的时钟输入端连接源时钟，所有多路复用器的选择端连接寄存器信号控制端，所有多路复用器的输出端连接所属的高频时钟调相单元的D触发器的数据输入端，所有D触发器的输出端连接下一个多路复用器的第二输入端，个别多路复用器的第一输入端连接寄存器。本发明能以逻辑简单的器件排列设计输出满足高频要求的精准可配时钟相位。

Description

一种高频时钟调相电路及其实现方法

技术领域

一般而言，本揭示关于集成电路设计中时钟调相技术领域 ，尤其涉及一种高频时钟调相技术。

背景技术

时钟调相电路是目前SOC系统中不可缺少的电路，常见的芯片设计中对接外围芯片都需要利用时钟调相延迟电路技术。对于电路速度要求越来越高的SOC中，支持高频高精度时钟调相电路显得至关重要。传统的时钟调相数字电路分为基于普通分频器实现的调相电路、串行触发器配置输出、可编程延迟单元技术等。

在某些背景技术范例中时钟调相电路包括2个计数器、3个比较器及一些逻辑电路组成，通过2个分频电路输出基准时钟和移相时钟。移相技术通过控制分频器的分频使能时刻实现。

而在某些背景技术范例中，其设计要点提出了一种基于锁相环的时钟移相电路。所述时钟移相电路包括：90度移相电路、寄存器可调移相选择电路、采样电路、移相控制电路；解决了现有模拟电路系统的不足，不仅能生成90度的时钟，而且能对时钟更为精确的相位调节，并且可以通过寄存器进行相移调节。

其他常见的现有设计是基于计数器的时钟分频电路，其设计要点是电路基于计数器和比较器组成，根据设定的分频相位级数进行计数比较后输出。其他常见的现有设计是基于串行触发器技术实现的时钟移相电路，其设计要点是串行D触发器级联输出技术，D触发器时钟端为源时钟或源时钟取反，选择不同组合输出各相位时钟，原时钟频率越高触发器级数越多可配相位越广。

另外常见的现有设计是可编程延迟单元组成的时钟移相电路，其设计要点由N级2输入MUX串行组成，MUX输入端分别是Bypass模式或Buf模式，通过组合配置N个选择Bypass或Buf模式输出延迟时钟。

然而包括2个计数器、3个比较器及一些逻辑电路组成的时钟调相电路设计的主要缺点是基于普通分频电路，内部逻辑复杂存在多个计数器和比较器，高频使用受限。

而基于锁相环的时钟移相电路设计的主要缺点是基于锁相环设计，主要解决现有模拟电路系统的不足，不通用于数字电路系统中。

其他常见现有设计的基于串行触发器技术实现的时钟移相电路，其设计的主要缺点是相移时钟通过多级组合逻辑选择输出，中间电路延时不可控，造成相移精度无法保证。

其他常见现有设计的可编程延迟单元组成的时钟移相电路，其设计的主要缺点是同一延迟单元在不同条件（环境、温度、电压）下的延迟不同，软件需要频繁的调准DelayCells的数目来达到相同的相移，应用时相移精度无法保证。

发明内容

本发明的目的旨在至少解决除输出时钟可提供精准的相移精度外，较背景技术范例及常见的现有设计实现逻辑更简单，支持更高频时钟方案的高频时钟调相电路及其实现方法。

为解决上述技术问题，本发明采用的技术方案如下：本发明提供一种高频时钟调相电路，其包括：N个高频时钟调相模块，N为大于或等于2的整数，所述N个高频时钟调相模块的每一者包含：M个高频时钟调相单元，M为大于或等于2的整数，所述M个高频时钟调相单元的每一者具有一个多路复用器及一个D触发器，所有所述D触发器的时钟输入端连接源时钟，所有所述多路复用器的选择端连接寄存器信号控制端，所有所述高频时钟调相单元的多路复用器的输出端连接所属的所述高频时钟调相单元的D触发器的数据输入端，所有所述高频时钟调相单元的D触发器的输出端连接下一个所述高频时钟调相单元的多路复用器的第二输入端，所有所述高频时钟调相单元的多路复用器的输出端连接所属的所述高频时钟调相单元的D触发器的数据输入端，首个所述高频时钟调相单元的多路复用器的第二输入端连接末个所述高频时钟调相单元的D触发器的输出端且末个所述高频时钟调相单元的D触发器的输出端也作为所述高频时钟调相模块的最终分频移相时钟输出，在M=2的情况下，首个所述高频时钟调相单元的多路复用器的第一输入端连接寄存器以配置首个所述高频时钟调相单元所配置的载入信号(Load_init[0])，末个所述高频时钟调相单元的多路复用器的第一输入端连接所述寄存器以配置末个所述高频时钟调相单元所配置的载入信号(Load_init[M-1])。

进一步，在M为大于2的整数的情况下，首个所述高频时钟调相单元及末个所述高频时钟调相单元之间的所述高频时钟调相单元的多路复用器的第一输入端连接所述寄存器以配置首末之间的个别的所述高频时钟调相单元所配置的载入信号(此时为Load_init[1至M-2])，首末之间的所述高频时钟调相单元的多路复用器的第二输入端连接前一个所述高频时钟调相单元的D触发器的输出端。

进一步，所有所述高频时钟调相模块连接同一个所述源时钟。

进一步，所有所述高频时钟调相模块连接同一个所述寄存器信号控制端。

进一步，所述寄存器信号控制端使所述多路复用器的选择端选择“1”为Load模式，所述寄存器信号控制端使所述多路复用器的选择端选择“0”为非Load模式。

为了实现上述目的，本发明另提供一种高频时钟调相电路实现方法，包括以下步骤：根据输出时钟个数要求，决定高频时钟调相模块个数为大于或等于2的整数的N个，其等于输出时钟个数；根据时钟频率的设计最大的分频相位级数为大于或等于2的整数的M，确定所述高频时钟调相模块的高频时钟调相单元个数为M个，各个所述高频时钟调相单元包含一个多路复用器及一个D触发器；确定寄存器位宽等于M；根据时钟调相波形要求，确定寄存器配置值为预置模式下各所述D触发器输入的1和0组合排列；在所述预置模式和源时钟作用下将所述预置模式的寄存器配置值输出到寄存器输出端；通过置低所述多路复用器的选择端实现撤销所述预置模式并切换到移位模式，以使所述多路复用器输出选择输入“0”，且在所述源时钟作用下，一所述高频时钟调相模块输出基准时钟，其它所述高频时钟调相模块输出相移时钟；以及高频时钟调相电路一直在所述移位模式下循环所述输出所述基准时钟及所述相移时钟。

进一步，还包括以下步骤：在所述高频时钟调相电路一直在所述移位模式下循环输出所述基准时钟及所述相移时钟之后，切换到所述预置模式下各个所述D触发器输入的1和0组合排列；在所述预置模式和所述源时钟作用下将所述预置模式的寄存器配置值输出到所述寄存器输出端；以及通过置低所述多路复用器的选择端实现撤销所述预置模式并切换到所述移位模式，以使所述多路复用器输出选择输入“0”，且在所述源时钟作用下，一所述高频时钟调相模块输出所述基准时钟，其它所述高频时钟调相模块输出所述相移时钟。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明一种高频时钟调相电路的电路图；

图2为本发明一种高频时钟调相电路实现方法的流程图；

图3为图1电路结构输出时钟示意图；

图4为本发明一种高频时钟调相电路实现方法的进一步步骤的流程图；

图5为本发明一种高频时钟调相电路另一方面的电路图；

图6为图5电路结构输出时钟示意图。

附图标记说明

1 高频时钟调相模块；

10 高频时钟调相单元；

101 多路复用器；

102 D触发器；

CLK_IN 源时钟；

CLK_OUT_A 基准时钟；

CLK_OUT_B 相移时钟；

CLK_OUT_C 相移时钟；

Load 寄存器信号控制端；

A 单元电路；

B 单元电路；

C 单元电路；

D 数据输入端；

Q D触发器的输出端；

S20、S21、S22、S23、S24、S25、S26、S40、S41、S42 步骤。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的组件或具有相同或类似功能的组件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、 “示例”、“具体示例”、或“一些示例”等的描述意指结合所述的实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

请参考图1，其为本发明一种高频时钟调相电路的电路图，其包括N为大于或等于2的整数的N个高频时钟调相模块1。各个所述高频时钟调相模块1包含M为大于或等于2的整数的M个高频时钟调相单元10。个别的所述高频时钟调相单元10由排序数字小至大按顺序连接(例如由0到1)，每个所述高频时钟调相单元10具有一个多路复用器(MUX)101及一个D触发器102，所有所述D触发器102的时钟输入端连接源时钟CLK_IN，所有所述多路复用器101的选择端连接寄存器信号控制端Load，所有所述高频时钟调相单元10的多路复用器101的输出端连接所属的所述高频时钟调相单元的D触发器102的数据输入端D，所有所述高频时钟调相单元10的D触发器的输出端Q连接下一个所述高频时钟调相单元10的多路复用器101的第二输入端(例如“0”端)，所有所述高频时钟调相单元10的多路复用器101的输出端连接所属的所述高频时钟调相单元10的D触发器102的数据输入端D。首个(也就是第0号)所述高频时钟调相单元10的多路复用器101的第二输入端连接末个(也就是第M-1号，此时为第1号)所述高频时钟调相单元10的D触发器的输出端Q且末个所述高频时钟调相单元10的D触发器的输出端Q也作为所述高频时钟调相模块1的最终分频移相时钟输出。所述D触发器还包括CLR端(图中未显示)及设置(SET)端(图中未显示)。

首个所述高频时钟调相单元10的多路复用器101的第一输入端(例如“1”端)连接寄存器以配置首个所述高频时钟调相单元所配置的载入信号Load_init(也就是Load_init[0])，首个所述高频时钟调相单元10的排序数字为0，末个所述高频时钟调相单元10的多路复用器101的第一输入端连接所述寄存器以配置末个所述高频时钟调相单元所配置的载入信号Load_init(也就是Load_init[M-1]，此时为Load_init[1])。

图1所示为在M为大于2的整数的情况下，特定而言为M=8的情况下，首个所述高频时钟调相单元10及末个(也就是第M-1号，此时为第7号)所述高频时钟调相单元10之间的(第1号至第M-2(即6)号)所述高频时钟调相单元10的多路复用器101的第一输入端连接所述寄存器以配置首末之间的个别的所述高频时钟调相单元所配置的载入信号Load_init(即Load_init[1]、Load_init[2]、Load_init[3] 、Load_init[4]、Load_init[5]、Load_init[6])，末个(也就是第M-1号，此时为第7号)所述高频时钟调相单元10所配置的载入信号Load_init此时为Load_init[7]。首末之间的所述高频时钟调相单元10的多路复用器101的第二输入端连接前一个所述高频时钟调相单元10的D触发器的输出端Q。其它则将M=2的情况替代为M=8的首末所述高频时钟调相单元10电路连接而如上所述。

如上所述的所有所述高频时钟调相模块1可连接同一个所述源时钟CLK_IN，而所有所述高频时钟调相模块1可连接同一个所述寄存器信号控制端Load。另外，所述寄存器信号控制端Load可使所述多路复用器101的选择端选择“1”为Load模式，所述寄存器信号控制端Load使所述多路复用器101的选择端选择“0”为非Load模式。

具体的，通过N（图1中N取2）个相同的单元电路A(高频时钟调相模块)实现N个同频不同相的输出时钟。N个输出时钟的相位独立可配置。N可根据实际应用选择合理的值，N至少为2。N个单元电路A除了载入信号Load_init值不一样，电路结构完全一样。

单元电路A中D触发器102个数为M，M为大于等于2的正整数。具体的，所述单元电路A从左往右D触发器102序号依次为0到M-1，D触发器102的数据输入端D与MUX的输出端连接，所述MUX的“1”输入端为寄存器配置载入信号Load_init(值)，最低位Load_init[0]对应0号D触发器102，Load_init[M-1]对应M-1号D触发器102。所述MUX的“0”输入端与前级D触发器的输出端Q相连接，M-1号D触发器102输出与0号D触发器102的D端相连，M个D触发器102形成移位寄存器环路，M-1号D触发器102输出同时为最终分频移相时钟输出。各MUX的选择端统一由寄存器信号Load控制，Load模式为选通选择器“1”，非Load模式即移位模式为选通选择器“0”。

每个D触发器102的时钟输入端是输入源时钟CLK_IN，各配置寄存器载入信号Load_init值和模式控制信号Load由源时钟驱动，各单元电路A共享同一个Load控制信号，确保各单元电路A工作步调一致。

另具体的，所述单元电路A包括M个D触发器和M个二输入MUX选择器，另可具有Mbit寄存器以配置载入信号Load_init，在源时钟下通过寄存器配置载入信号Load_init值和控制Load模式来控制电路工作模式。M的选择与需要实现电路的分频相位级数匹配，即可实现最大分频调相系数。如M为4，电路可实现4分频4级调相（0度、90度、180度和270度）；M为8，可实现8分频8级调相（0度、45度、90度、135度、180度、235度、270度和315度）。

具体的，通过MUX选择信号Load切换预置模式或移位模式，默认为Load模式。根据应用需求选择合适M值和对应D触发器预置值，在Load模式下通过MUX选择将寄存器预置值选通到各D触发器的数据端(数据输入端)，在源时钟下完成预置值从触发器输入端到输出端。预置完成后再通过寄存器控制将Load信号拉低，切换到移位模式(Load模式无效，或称非Load模式)，电路在源时钟下依次通过移位输出分频后相移时钟。

具体的，可根据需要构建的时钟要求，合理选择N、M和各预置值载入信号Load_init，即可构建出满足时钟相位的输出时钟。根据输出时钟个数要求，选择N值。根据源频率和输出时钟频率要求确定D触发器个数M，M越大调相级数越多。M受限于源时钟频率域输出时钟频率比例，M与分频相位级数一致。因此为了使得调相级数越广，尽可能选择更高频的源时钟。各预置值载入信号Load_init可根据需要构建的时钟相位波形获得。

在Load有效时，各D触发器独立工作，在源时钟下将预置值从寄存器D端输入Q端输出，各D触发器没有级联，单独重复操作。切换到非Load模式即移位模式时，各D触发器的输入端切换成上级D触发器的Q端输出值，各触发器依次级联形成环路，在源时钟下逐级移位操作，最高位触发器M-1作为最终移相时钟输出。

由此可见，所述高频时钟调相电路与传统调相电路相比具有以下优点：

1） 输出时钟间相移精准且可配置，不受环境、温度、电压影响。

2） 各触发器之间组合逻辑只有一个二路选择器，寄存器之间组合逻辑延迟小，故可支持高频率时钟的移相，带来更多的调相级数。

本发明实施提供的高频时钟调相可以通过如下方式实现：根据源时钟和输出时钟个数、频率要求、时钟调相需求确定单元电路个数、D触发器和MUX个数；随之确定预置值寄存器位宽；

根据时钟调相波形要求，确定配置寄存器值；在预置模式和源时钟作用下将预置值输出到寄存器输出端，对D触发器进行输入固定值操作；撤销预置模式（Load置为0），在源时钟和触发器环路作用下从M-1级寄存器输出相移时钟。

本发明另提供一种高频时钟调相电路实现方法，其如图2所示包括以下步骤S21到步骤S26。在步骤S20中，根据输出时钟个数要求，决定高频时钟调相模块个数为大于或等于2的整数的N个，其等于输出时钟个数。实际上，根据输出时钟个数要求，决定单元电路个数。输出时钟个数与单元电路个数一致。

在步骤S21中，根据时钟频率的设计最大的分频相位级数为大于或等于2的整数的M，确定所述高频时钟调相模块的高频时钟调相单元个数为M个，各个所述高频时钟调相单元包含一个多路复用器及一个D触发器。实际上，根据时钟频率需求，确定D触发器和MUX个数M。源时钟的分频的最大范围决定了D触发器个数，如设计最大的分频相位级数为M，那么D触发器和MUX的个数为M。

在步骤S22中，确定寄存器位宽等于M。实际上，根据D触发器个数，确定预置寄存器位宽。如设计需要的D触发器个数是M，则单元的预置寄存器位宽为M。

在步骤S23中，根据时钟调相波形要求，确定寄存器配置值为预置模式下各个所述D触发器输入的1和0组合排列。实际上，根据时钟调相波形要求，确定配置寄存器值。预置模式下各触发器输入的1和0组合排列决定了分频后的时钟具体相移波形。如图1所示，单元电路A的基准时钟CLK_OUT_A，预置寄存器值load_init_a为8’b01111000；单元电路B的相移时钟CLK_OUT_B，实现相移90度，则预置寄存器值load_init_b为8’b00011110；8分频每一级为45度，差2级刚好为90度。

在步骤S24中，在所述预置模式和源时钟作用下将所述预置模式的寄存器配置值输出到寄存器输出端。实际上，在预置模式和源时钟作用下将预置值输出到寄存器输出端。图1所示基准时钟CLK_OUT_A，各触发器0到M-1的输入输出值为8’b01111000；相移时钟CLK_OUT_B，各触发器0到M-1的输入输出值为8’b00011110。

在步骤S25中，通过置低所述多路复用器的选择端实现撤销所述预置模式并切换到移位模式，以使所述多路复用器输出选择输入“0”，且在所述源时钟作用下，一所述高频时钟调相模块输出基准时钟，其它所述高频时钟调相模块输出相移时钟(在M=2的情形下，其它另一所述高频时钟调相模块为另一所述高频时钟调相模块)。实际上，撤销预置模式，切换到移位模式，通过置低Load实现。此时MUX输出选择输入“0”。图1所示基准时钟CLK_OUT_A，各触发器0到M-1的输入值为8’b11110000；相移时钟CLK_OUT_B，各触发器0到M-1的输入输出值为8’b00111100。然后在时钟源作用下，从M-1级寄存器输出相移时钟CLK_OUT_B。

在步骤S26中，高频时钟调相电路一直在所述移位模式下循环输出所述基准时钟及所述相移时钟。实际上，完成一轮环路后输出一个完整的基准时钟和相移时钟。此后电路一直在移位模式下循环输出基准时钟和相移时钟。图1电路结构输出时钟如图3所示。

本发明的高频时钟调相电路实现方法，还包括如图4的接续步骤S26的以下步骤S40到步骤S42。也就是如需改变分频时钟相位，需要将电路切换到预置模式，改变预置值。

在步骤S40中，切换到所述预置模式下各所述D触发器输入的1和0组合排列。而在步骤S41中，在所述预置模式和所述源时钟作用下将所述预置模式的寄存器配置值输出到所述寄存器输出端。而在步骤S42中，通过置低所述多路复用器的选择端实现撤销所述预置模式并切换到所述移位模式，以使所述多路复用器输出选择输入“0”，且在所述源时钟作用下，一所述高频时钟调相模块输出所述基准时钟，其它所述高频时钟调相模块输出所述相移时钟。实际上，在步骤S26之后重复步骤S23到步骤S26。而其高频时钟调相模块及高频时钟调相单元的硬件结构如上所述，不再赘述。

另以一范例说明本发明，如图5所示，若设计中需要输出3个时钟，一个基准时钟，两个同频相移时钟，源时钟频率为1000M，输出时钟频率为125M。所以选择用3个电路单元A至电路单元C和各单元8个D触发器及8个MUX实现，各预置寄存器位宽为8bit。输出CLK_OUT_A为基准时钟，CLK_OUT_B和CLK_OUT_C为相移时钟，相移时钟0度、45度、90度、135度、180度、235度、270度和315度可调。

根据延迟(Delay)范围要求导入不同的配置值load_init_a、load_init_b和load_init_c，在同一个源时钟和Load控制下切换模式，按预期输出分频时钟(CLK_OUT_B和CLK_OUT_C)。

如图6，要求输出CLK_OUT_A、CLK_OUT_B和CLK_OUT_C各相差90度，则根据时钟相位波形将load_init_a、Load_init_b和Load_init_c分别预置成8’b01111000、8’b00011110和8’b10000111，各输出时钟波形如图6所示。最终STA分析时取各个角(corner)下的公共收敛区间作为芯片最终Delay方案。

本发明能借由以上电路设计而达到以下效果。可根据需要构建的相移时钟要求，合理选择N、M和预置值，即可输出满足时钟相位的时钟。从而达到有效收益：

1、 输出时钟相位精准可配；

2、 逻辑简单，满足高频要求；

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。本发明的范围由所附权利要求及其等同限定。

Claims (10)

1.一种高频时钟调相电路，其包括：

N个高频时钟调相模块，N为大于或等于2的整数，所述N个高频时钟调相模块的每一者包含：

M个高频时钟调相单元，M为大于或等于2的整数，所述M个高频时钟调相单元的每一者具有一个多路复用器及一个D触发器，所有所述D触发器的时钟输入端连接源时钟，所有所述多路复用器的选择端连接寄存器信号控制端，所有所述高频时钟调相单元的多路复用器的输出端连接所属的所述高频时钟调相单元的D触发器的数据输入端，所有所述高频时钟调相单元的D触发器的输出端连接下一个所述高频时钟调相单元的多路复用器的第二输入端，首个所述高频时钟调相单元的多路复用器的第二输入端连接末个所述高频时钟调相单元的D触发器的输出端且末个所述高频时钟调相单元的D触发器的输出端也作为所属的所述高频时钟调相模块的最终分频移相时钟输出，首个所述高频时钟调相单元的多路复用器的第一输入端连接寄存器以配置首个所述高频时钟调相单元所配置的载入信号，末个所述高频时钟调相单元的多路复用器的第一输入端连接所述寄存器以配置末个所述高频时钟调相单元所配置的载入信号，

其中根据时钟调相波形要求，确定配置所述寄存器值，选择N、M和所述载入信号，构建出满足时钟相位的输出时钟。

2.根据权利要求1所述的高频时钟调相电路，其特征在于，在M为大于2的整数的情况下，首个所述高频时钟调相单元及末个所述高频时钟调相单元之间的至少一个高频时钟调相单元的多路复用器的第一输入端连接所述寄存器以配置首末之间的个别的所述高频时钟调相单元所配置的载入信号，首末之间的所述高频时钟调相单元的多路复用器的第二输入端连接前一个所述高频时钟调相单元的D触发器的输出端。

3.根据权利要求1所述的高频时钟调相电路，其特征在于，所有所述高频时钟调相模块连接同一个所述源时钟。

4.根据权利要求1所述的高频时钟调相电路，其特征在于，所有所述高频时钟调相模块连接同一个所述寄存器信号控制端。

5.根据权利要求1至4任一项所述的高频时钟调相电路，其特征在于，所述寄存器信号控制端使所述多路复用器的选择端选择“1”为Load模式，所述寄存器信号控制端使所述多路复用器的选择端选择“0”为非Load模式。

6.一种根据权利要求1所述的高频时钟调相电路的高频时钟调相电路实现方法，包括以下步骤：

根据输出时钟个数要求，决定高频时钟调相模块个数为大于或等于2的整数的N个，其等于输出时钟个数；

根据时钟频率的设计最大的分频相位级数为大于或等于2的整数的M，确定所述高频时钟调相模块的高频时钟调相单元个数为M个，所述M个高频时钟调相单元的每一者包含一个多路复用器及一个D触发器；

确定寄存器位宽等于M；

根据时钟调相波形要求，确定寄存器配置值为预置模式下各个所述D触发器输入的1和0组合排列；

在所述预置模式和源时钟作用下将所述预置模式的寄存器配置值输出到寄存器输出端；

通过置低所述多路复用器的选择端实现撤销所述预置模式并切换到移位模式，以使所述多路复用器输出选择输入“0”，且在所述源时钟作用下，一所述高频时钟调相模块输出基准时钟，其它所述高频时钟调相模块输出相移时钟；以及

高频时钟调相电路一直在所述移位模式下循环输出所述基准时钟及所述相移时钟。

7.根据权利要求6所述的高频时钟调相电路实现方法，还包括以下步骤：

在所述高频时钟调相电路一直在所述移位模式下循环输出所述基准时钟及所述相移时钟之后，切换到所述预置模式下各个所述D触发器输入的1和0组合排列；

在所述预置模式和所述源时钟作用下将所述预置模式的寄存器配置值输出到所述寄存器输出端；以及

通过置低所述多路复用器的选择端实现撤销所述预置模式并切换到所述移位模式，以使所述多路复用器输出选择输入“0”，且在所述源时钟作用下，一所述高频时钟调相模块输出所述基准时钟，其它所述高频时钟调相模块输出所述相移时钟。

8.根据权利要求6所述的高频时钟调相电路实现方法，其特征在于，在M为大于2的整数的情况下，首个所述高频时钟调相单元及末个所述高频时钟调相单元之间的至少一个高频时钟调相单元的多路复用器的第一输入端连接所述寄存器以配置首末之间的个别的所述高频时钟调相单元所配置的载入信号，首末之间的所述高频时钟调相单元的多路复用器的第二输入端连接前一个所述高频时钟调相单元的D触发器的输出端。

9.根据权利要求6所述的高频时钟调相电路实现方法，其特征在于，所有所述高频时钟调相模块连接同一个所述寄存器信号控制端。

10.根据权利要求6或7所述的高频时钟调相电路实现方法，其特征在于，所有所述高频时钟调相模块连接同一个所述源时钟。

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