CN103955256B - 时钟频率调制的方法和时钟频率调制装置 - Google Patents

Abstract

本发明实施例提供了时钟频率调制的方法和时钟频率调制装置。该方法包括：根据系统的第一数字时钟，确定N个数字时钟，N个数字时钟包括第二数字时钟和除第二数字时钟之外的N‑1个数字时钟，且第一数字时钟分别与N‑1个数字时钟的频率比值之和，等于第一数字时钟与第二数字时钟的频率比值的N‑1倍，其中，N为大于2的整数；在一个调制周期内，用N个数字时钟将第一数字时钟拟合成周期性的第二数字时钟。本发明实施例使用时钟频率调制技术，使得集中在某一频率的能量扩散到一个较宽的频率范围，从而在频域降低数字干扰的能量，实现数模干扰抑制。

Description

时钟频率调制的方法和时钟频率调制装置

技术领域

本发明涉及通信领域，并且更具体地，涉及时钟频率调制的方法以及时钟频率调制装置。

背景技术

为了满足无线基站小型化、低成本和低功耗的发展趋势，已经开发出片上无线射频收发系统(ROC，Radio on Chip)芯片。ROC芯片将数字电路和射频(RF，Radio Frequency)电路集成到单芯片中，由此可以大大降低单板面积和基站成本，同时还可以将功耗降到最低且符合以太网供电(POE，Power over Ethernet)的趋势。

但是，ROC芯片中引入了新的问题，即数字电路对RF电路的干扰。现有的ROC芯片中，当数字电路采用单相时钟时，由于ROC芯片内部数字电路基本都在该时钟上升沿附近翻转，所以会存在一个较大的充放电的电流，从而在上升沿附近产生一个很高的干扰脉冲信号。由于无线射频的频带有几十个，无论选择任何时钟频率，干扰脉冲信号或者其衍生的谐波有可能落入部分射频频带的带内，从而引起接收灵敏度变差、接收ADC饱和或信号EVM恶化，导致无法满足协议指标要求。由此可见，如何避免数字电路对RF电路的干扰，对于保证ROC芯片的性能是很重要的。

发明内容

本发明实施例提出了数模干扰抑制时采用的时钟频率调制的方法和时钟频率调制装置，旨在解决如何进行时钟频率调整以实现有效的数模干扰抑制的问题。

第一方面，提出了一种时钟频率调制的方法，包括：根据系统的第一数字时钟，确定N个数字时钟，所述N个数字时钟包括第二数字时钟和除所述第二数字时钟之外的N-1个数字时钟，且所述第一数字时钟分别与所述N-1个数字时钟的频率比值之和，等于所述第一数字时钟与所述第二数字时钟的频率比值的N-1倍，其中，N为大于2的整数；在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟。。

结合第一方面，在第一方面的第一实施方式中，所述N个数字时钟分别为所述第一数字时钟的整数分频时钟，且所述N个数字时钟的分频系数互不相同。

结合第一方面或第一方面的第一实施方式，在第一方面的第二实施方式中，所述在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟，包括：在一个所述调制周期内，将所述N个数字时钟分别映射到一个长度为M的伪随机噪声PN序列上，以使所述N个数字时钟的频率抖动随机化，其中，所述N个数字时钟在所述调制周期内分别出现的概率相等，所述PN序列的循环周期等于所述调制周期，N小于或等于2^M，M为正整数；利用映射到所述PN序列上的所述N个数字时钟，在一个所述调制周期内，将所述第一数字时钟拟合为周期性的所述第二数字时钟。

结合第一方面的第二实施方式，在第一方面的第三实施方式中，所述将所述N个数字时钟分别映射到一个长度为M的伪随机PN序列上，包括：当N等于2^M时，将所述N-1个数字时钟一一映射到所述PN序列的2^M-1个循环状态上，以及将所述第二数字时钟映射到所述PN序列的死状态上，其中，所述死状态为M个比特位均为0的PN码，其余PN码为循环状态。

结合第一方面的第二实施方式，在第一方面的第四实施方式中，所述将所述N个数字时钟分别映射到一个长度为M的伪随机PN序列上，包括：当N等于2^L且L为小于M的正整数时，从所述PN序列的M个比特位中选择L个比特位，将所述第二数字时钟映射到所述PN序列中所述L个比特位数值均为0的PN码上，将所述N-1个数字时钟映射到所述PN序列的其余PN码上，且其中任一数字时钟分别映射到所述L个比特位数值相同的多个PN码上。

结合第一方面以及第一至第四实施方式，在第一方面的第五实施方式中，在根据所述系统的所述第一数字时钟，确定所述N个数字时钟之前，还包括：对所述第一数字时钟进行第一先入先出FIFO缓存；在用所述N个数字时钟将所述第一时钟拟合成周期性的所述第二数字时钟之后，对所述N个数字时钟进行第二FIFO缓存；所述第二FIFO缓存与所述第一FIFO缓存同步，以使调制后的所述N个数字时钟的时延无抖动。

第二方面，提出了一种时钟频率调制的装置，包括：确定单元，用于根据系统的第一数字时钟，确定N个数字时钟，所述N个数字时钟包括第二数字时钟和除所述第二数字时钟之外的N-1个数字时钟，且所述第一数字时钟分别与所述N-1个数字时钟的频率比值之和，等于所述第一数字时钟与所述第二数字时钟的频率比值的N-1倍，其中，N为大于2的整数；调制单元，用于在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟。

结合第二方面，在第二方面的第一实施方式中，所述N个数字时钟分别为所述第一数字时钟的整数分频时钟，且所述N个数字时钟的分频系数互不相同。

结合第二方面或第二方面的第一实施方式，在第二方面的第二实施方式中，所述调制单元包括：映射子单元，用于在一个所述调制周期内，将所述N个数字时钟分别映射到一个长度为M的伪随机PN序列上，以使所述N个数字时钟的频率抖动随机化，其中，所述N个数字时钟在所述调制周期内分别出现的概率相等，所述PN序列的循环周期等于所述调制周期，N小于或等于2^M，M为正整数；拟合子单元，用于利用映射到所述PN序列上的所述N个数字时钟，在一个所述调制周期内，将周期性的所述第一数字时钟拟合为周期性的所述第二数字时钟。

结合第二方面的第二实施方式，在第二方面的第三实施方式中，所述映射子单元具体用于：当N等于2^M时，将所述N-1个数字时钟一一映射到所述PN序列的2^M-1个循环状态上，以及将所述第二数字时钟映射到所述PN序列的死状态上，其中，所述死状态为M个比特位均为0的PN码，其余PN码为循环状态。

结合第二方面的第二实施方式，在第二方面的第四实施方式中，所述映射子单元具体用于：当N等于2^L且L为小于M的正整数时，从所述PN序列的M个比特位中选择L个比特位，将所述第二数字时钟映射到所述PN序列中所述L个比特位数值均为0的PN码上，将所述N-1个数字时钟映射到所述PN序列的其余PN码上，且其中任一数字时钟分别映射到所述L个比特位数值相同的多个PN码上。

结合第二方面及其第一至第四实施方式，还包括：第一先入先出FIFO缓存器，连接到所述确定单元，用于在所述第一数字时钟输入所述确定单元之前，对所述第一数字时钟进行第一FIFO缓存；第二FIFO缓存器，连接到所述调制单元，用于对所述调制单元输出的所述N个数字时钟进行第二FIFO缓存；所述第二FIFO缓存与所述第一FIFO缓存同步，以使调制后的所述N个数字时钟的时延无抖动。

本发明实施例使用时钟频率调制技术(例如时钟扩频)，使得集中在某一频率的能量扩散到一个较宽的频率范围，从而在频域降低数字干扰的能量，实现数模干扰抑制。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本发明实施例的时钟频率调制的方法的流程图。

图2示出了本发明具体实施例中的周期频率拟合的示意图。

图3是根据本发明实施例的时钟频率调制的装置的结构示意图。

图4是根据本发明实施例的时钟频率调制的装置中调制单元的结构示意图。

图5是根据本发明另一实施例的时钟频率调制的装置的结构示意图。

图6示出了时钟频率调制的装置的具体实现电路。

图7示出了伪随机序列生成电路的具体实现电路。

图8示出了由伪随机序列生成电路产生的PN序列的状态转移图。

图9示出了伪随机序列与时钟频率的对应关系图。

图10示出了根据本发明实施例的时钟频率调制的装置的示意图。

图11示出了根据本发明实施例的时钟频率调制的方法的实现效果图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。

对于无线基站的RF电路而言，如果干扰信号或其衍生的谐波落入射频信号带内(特别是接收信号的能量通常很小)，会导致RF电路的接收灵敏度变差、接收的模数转换器(ADC，Analog Digital Converter)饱和，或信号评估模块的误差矢量幅度(EVM，ErrorVector Magnitude)恶化，从而无法满足协议指标要求。

容易理解，无线射频频带通常有几十个，无论选择哪一种数字时钟频率，数字时钟的干扰谐波都有可能落入某一射频频带的带内。

通常，ROC芯片的数字电路的时钟频率是固定的，而引入的干扰是高能量的单音信号，如果能够使得数字电路的时钟频率在一定范围内随机抖动，那么时钟频率就从一个单音信号变为一个宽带信号。

当数字电路的功耗为固定值的情况下，宽带信号的干扰能量相比单音信号的干扰能量大大下降。此外，如果时钟频率是单音信号，干扰通常也是单音信号；如果时钟频率是宽带信号，干扰会是宽带信号，而且干扰的谐波次数越高，干扰信号的带宽越宽，干扰的能量也就越低。使用时钟频率调制后，干扰的N阶谐波扩展得很宽，使得大部分干扰能量落到有效通信信号的带外。并且，高频段的干扰抑制效果好于低频段的干扰抑制效果。

图1示出了根据本发明实施例的时钟频率调制的方法。

S11，根据系统的第一数字时钟，确定N个数字时钟，其中，所述N个数字时钟包括第二数字时钟和除所述第二数字时钟之外的N-1个数字时钟，且所述第一数字时钟分别与所述N-1个数字时钟的频率比值之和，等于所述第一数字时钟与所述第二数字时钟的频率比值的N-1倍，其中，N为大于2的整数。

S12，在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟。

本发明实施例使用时钟频率调制技术(也即时钟扩频)，使得集中在某一频率的能量扩散到一个较宽的频率范围，从而在频域降低数字干扰的能量，实现数模干扰抑制。

这里，第二数字时钟可以称为系统的中心点数字时钟，表示时钟频率调制处理所希望拟合成的数字时钟，在本发明实施例中也可以称为“调制前数字时钟”或“非调制域数字时钟”。

可选地，作为一个实施例，所述第一数字时钟可以是系统的当前的锁相环(PLL，Phase Locked Loop)输出时钟。但本发明实施例对数字时钟的具体形式不作限制，也可以是系统的其他数字时钟。

可选地，作为另一实施例，所述N个数字时钟可以分别为第一数字时钟的整数分频时钟，且所述N个数字时钟的分频系数互不相同。

可选地，作为另一实施例，在S12中，可以在一个所述调制周期内，将所述N个数字时钟分别映射到一个长度为M的伪随机噪声(PN，Pseudo-random Noise)序列上，以使所述N个数字时钟的频率抖动随机化，其中，所述N个数字时钟在所述调制周期内分别出现的概率相等，所述PN序列的循环周期等于所述调制周期，N小于或等于2^M，M为正整数。然后，可利用映射到所述PN序列上的所述N个数字时钟，在一个所述调制周期内，将所述第一数字时钟拟合为周期性的所述第二数字时钟。

可选地，作为另一实施例，当N等于2^M时，可将所述N-1个时钟频点一一映射到所述PN序列的2^M-1个循环状态上，以及将所述第二数字时钟映射到所述PN序列的死状态上，其中，所述死状态为M个比特位均为0的PN码，其余PN码为循环状态。

可选地，作为另一实施例，当N等于2^L且L为小于M的正整数时，可从所述PN序列的M个比特位中选择L个比特位，将所述第二数字时钟映射到所述PN序列中所述L个比特位数值均为0的PN码上，将所述N-1个时钟频点映射到所述PN序列的其余PN码上，且其中任一数字时钟分别映射到所述L个比特位数值相同的多个PN码上。

这样，假设干扰谐波是N个数字时钟的n次干扰谐波，则n次干扰谐波的带宽是调制后的N个数字时钟的带宽的n倍，其干扰能量大大降低。

应理解，所述调制周期可以等于PN序列的一个循环周期，也可以称为随机种子周期。

下面结合图2的具体例子，更加详细地描述在本发明实施例中，如何选择离散的用于时钟频率调制的频率以及如何实现周期频率拟合。应注意，图2的具体例子中的具体数值仅仅是示例性的，而不构成对本发明范围的限制。

假设第一数字时钟为PLL输出时钟，其频率C为983.04MHz；希望得到的第二数字时钟(可以称为“调制前数字时钟”或“非调制域数字时钟”)频率B为122.88MHz。

可以选择163.84Mhz(983.04MHz的6分频，记为A0)、140.43MHz(983.04MHz的7分频，记为A1)、122.88MHz(983.04MHz的8分频，记为A2)和89.37MHz(983.04MHz的11分频，记为A3)这四种频率，其中A2＝B。从图2中可以看出，只要保证163.84MHz、140.43MHz、89.37MHz这三种带宽调制后的数字时钟的出现概率均等，就可以实现与中心点数字时钟频率122.88MHz(记为B)的周期频率拟合。

这里，图2所示的A0-A3四种数字时钟的顺序仅仅是示意性的，本发明实施例对数字时钟的排序方式不作限制，只需除了第二数字时钟B之外其他数字时钟的出现概率均等即可。这些数字时钟可以是随机排列，也可以是按照特定的顺序进行排列，这些变化均落入本发明的范围内。

其中，为了实现周期频率拟合，时钟频率调制的频率选择可以参照如下原则：

1)最高时钟频率(本例是163.84MHz)满足时序收敛的约束，使设计的各项时序指标能满足设计前所制定要求；

2)选取的时钟频率数最好是2的指数倍，且其中一个频率是调制前数字时钟频率(本例是122.88MHz)，这样方便选择PN序列，这一点将在以下内容中进行详述；

3)假设选取的数字时钟的频率序列为{A0、A1、……、AN}，中心点数字时钟频率为B(其中B为{A0、A1、……、AN}之一)，第一数字时钟频率为C，周期频率拟合是指满足C/A0+C/A1+……+C/AN＝N*(C/B)。

本发明实施例将高频时钟分频产生多种频率的低频时钟，输出时钟在这几种低频时钟中随机选择。并且，通过选取合适的随机种子和时钟频率，可以实现时钟频率在一个周期内(通常为随机种子周期)的周期频率拟合，也即数字电路在一定周期内并未感受到时钟频率的抖动和变化。对于图2的具体实施例而言，163.84Mhz(983.04MHz的6分频)、140.43MHz(983.04MHz的7分频)、122.88MHz(983.04MHz的8分频)和89.37MHz(983.04MHz的11分频)这四种频率的出现越随机化，那么在一定周期内时钟周期的抖动和变化就越不明显。

另外，在某些情况下，时钟频率抖动可能会导致信号延时抖动与非调制时钟域的对接出错。为进一步解决这种问题，可以在根据当前的第一数字时钟，确定N个数字时钟之前，以及在所述将所述第一数字时钟分别调制到所述N个数字时钟上并输出之后，分别进行先入先出(FIFO，First Input First Output)处理。

具体地，作为另一实施例，在S11之前，可以对所述第一数字时钟进行第一FIFO缓存；在S12之后，可以对所述N个数字时钟进行第二FIFO缓存。这里，所述第二FIFO缓存与所述第一FIFO缓存同步，以使调制后的所述N个数字时钟的时延无抖动。

下面结合图3详细描述根据本发明一个实施例的时钟频率调制装置。时钟频率调制的装置30包括确定单元31和调制单元32。

确定单元31用于根据系统的第一数字时钟，确定N个数字时钟，所述N个数字时钟包括第二数字时钟和除所述第二数字时钟之外的N-1个数字时钟，且所述第一数字时钟分别与所述N-1个数字时钟的频率比值之和，等于所述第一数字时钟与所述第二数字时钟的频率比值的N-1倍，其中，N为大于2的整数。

调制单元32用于在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟。

本发明实施例使用时钟频率调制技术(也即时钟扩频)，使得集中在某一频率的能量扩散到一个较宽的频率范围，从而在频域降低数字干扰的能量，实现数模干扰抑制。

这里，第二数字时钟可以称为系统的中心点数字时钟，表示时钟频率调制处理所希望拟合成的数字时钟，在本发明实施例中也可以称为“调制前数字时钟”或“非调制域数字时钟”。

可选地，作为一个实施例，所述第一数字时钟可以是系统的当前的锁相环(PLL，Phase Locked Loop)输出时钟。但本发明实施例对数字时钟的具体形式不作限制，也可以是系统的其他数字时钟。

可选地，作为另一实施例，所述N个数字时钟可以分别为第一数字时钟的整数分频时钟，且所述N个数字时钟的分频系数互不相同。

可选地，作为一个实施例，调制单元32可以包括映射子单元321和拟合子单元322，如图4所示。

映射子单元321用于在一个所述调制周期内，将所述N个数字时钟分别映射到一个长度为M的伪随机PN序列上，以使所述N个数字时钟的频率抖动随机化，其中，所述N个数字时钟在所述调制周期内分别出现的概率相等，所述PN序列的循环周期等于所述调制周期，N小于或等于2^M，M为正整数。

拟合子单元322用于利用映射到所述PN序列上的所述N个数字时钟，在一个所述调制周期内，将周期性的所述第一数字时钟拟合为周期性的所述第二数字时钟。

可选地，作为另一实施例，映射子单元321可用于当N等于2^M时，将所述N-1个时钟频点一一映射到所述PN序列的2^M-1个循环状态上，并将所述第二数字时钟映射到所述PN序列的死状态上，其中，所述死状态为M个比特位均为0的PN码，其余PN码为循环状态。

可选地，作为另一实施例，映射子单元321可用于当N等于2^L且L为小于M的正整数时，从所述PN序列的M个比特位中选择L个比特位，将所述第二数字时钟映射到所述PN序列中所述L个比特位数值均为0的PN码上，将所述N-1个时钟频点映射到所述PN序列的其余PN码上，且其中任一数字时钟分别映射到所述L个比特位数值相同的多个PN码上。

可选地，作为另一实施例，时钟频率调制的装置30还可以包括第一FIFO缓存器33和第二FIFO缓存器34，如图5所示。

第一FIFO缓存器33连接到确定单元31，用于在所述第一数字时钟输入所述确定单元31之前，对所述第一数字时钟进行第一FIFO缓存。

第二FIFO缓存器34连接到所述调制单元32，用于对所述调制单元32输出的所述N个数字时钟进行第二FIFO缓存。

所述第二FIFO缓存与所述第一FIFO缓存同步，以使调制后的所述N个数字时钟的时延无抖动。

这样，能够解决时钟频率抖动导致的信号延时抖动与非调制时钟域的对接出错的问题。

可以理解，时钟频率调制装置30可以以芯片形式或其他电路形式实现，但本发明实施例对时钟频率调制装置30的具体实现形式不作限制。

为了便于理解，下面结合附图6给出时钟频率调制装置30的一种具体实现电路的例子，例如，时钟频率调制的动态门控(Gating)电路。

在图6中，仍采用前述图2的实施例中的具体数值，以PN4算法的实现为例进行描述，即选择163.84Mhz(983.04MHz的6分频)、140.43MHz(983.04MHz的7分频)、122.88MHz(983.04MHz的8分频)和89.37MHz(983.04MHz的11分频)这四种数字时钟拟合出周期性的中心点数字时钟。

该时钟门控电路包括数字锁相环DPLL(Digital Phase Locked Loop)电路、计数器(Count)、门控单元(Gating Cell)、D触发器、或门OR、PN序列生成电路PN GEN、选择器、比较器(＝？)等。

图6的门控单元可以实现图3的确定单元31的主要功能，图6的PN序列生成电路、选择器、D触发器、计数器、比较器、或门和门控单元等可以实现图3的调制单元32的主要功能。其中，图6的PN序列生成电路和选择器等可实现图4的映射子单元321的主要功能，门控单元等可实现图4的拟合子单元322的主要功能。

具体地，在图6中，参考时钟(REF_CLK)信号输入DPLL电路之后变为DPLL_CLK信号，该DPLL_CLK信号是高频时钟信号，可以作为上述第一时钟信号的例子。计数器使用该DPLL_CLK信号作为触发输入进行计数，输出计数结果。

PN序列生成电路产生的PN序列输入选择器，选择器的输入为用来拟合的低频数字时钟的分频系数(即所述第一时钟信号分别与所述N个时钟信号的频率比值)。在图6的例子中，4个频率比值为8、6、7和11，分别对应于图2的数字时钟A2(A2＝B)、A0、A1和A3。选择器的输出经D触发器处理后得到的结果与计数器输出的计数结果进行比较，如果两者相同，则输入给或门，或门的另一输入为～clk_mod_en信号。～clk_mod_en信号是时钟频率调制的使能信号。或门的输出作为D触发器的输入，D触发器的触发输入为DPLL_CLK信号，D触发器得到的结果输出给门控单元(en)。D触发器得到的结果是时钟输出使能信号，例如当en为0时表示当前时钟沿不输出，当en为1时表示当前时钟沿输出。此外DPLL_CLK信号也作为门控单元的另一输入(in)，由此门控单元输出(out)的系统时钟CLK_SYS信号作为PN GEN电路的时钟输入信号CLK。PN GEN电路在INI_SET、PN_INI和CLK等信号的共同作用下，产生PN序列，该PN序列提供给选择器，这样选择器能够使得163.84Mhz(983.04MHz的6分频)、140.43MHz(983.04MHz的7分频)、122.88MHz(983.04MHz的8分频)和89.37MHz(983.04MHz的11分频)这四种频率的随机性更好。这里，INI_SET信号是设置PN初值的命令，PN_INI信号是PN初值(种子)。

在图6的电路中，时钟频率调制需要使用PN序列使得带宽调制后的时钟频率的抖动尽量随机化，以获得更好的干扰抑制效果。本具体实施例中采用的PN4的算法所对应的PN序列生成电路PN GEN如图7所示。

图7是图6所示的PN生成(PN GEN)电路的一个例子。图7的PN生成电路给出了将4个频率进行周期频率拟合的结构图，即应用于PN4的算法。该PN GEN电路包括四对选择器和D触发器，这每对选择器和D触发器彼此串联，并通过一个加法器形成回路(Loop)。此外，每对选择器和D触发器内，选择器的输出作为D触发器的输入。容易理解，PN GEN电路的结构不是唯一的，可以根据需要对应的频率的个数可以改变选择器和D触发器对的个数。例如，如果要生成对应于8个周期频率拟合的调制后的干扰谐波时钟频率，可以具有8个选择器和D触发器对。

对于图7所示的电路，在开始工作前，由INI_SET信号对四个选择器(即第一选择器S1、第二选择器S2、第三选择器S3和第四选择器S4)进行初始设置，PN_INI[0]输入第一选择器S1后的输出进入第一触发器D1中，在时钟信号CLK的触发下，输出PN[0]。之后，PN[0]与PN_INI[1]输入第二选择器S2后的输出进入第二触发器D2中，在时钟信号CLK的触发下，输出PN[1]。之后，PN[1]与PN_INI[2]输入第三选择器S3后的输出进入第三触发器D3中，在时钟信号CLK的触发下，输出PN[2]。之后，PN[2]与PN_INI[3]输入第四选择器S4后的输出进入第四触发器D4中，在时钟信号CLK的触发下，输出PN[3]。PN[3]与PN[0]经过加法器相加的结果与PN_INI[0]一同输入第一选择器S1，如此往复循环。这里，INI_SET信号是设置PN初值的命令，PN_INI信号是PN初值(种子)，PN信号是PN序列的输出。

图8示出了可以由PN GEN电路产生的PN序列的状态转移图，其中包括15个状态循环以及一个死状态“0000”。.

一般而言，PN序列越长，其随机性越好；但是PN序列越长，会导致频率拟合的周期越长，一段时间累积的频差就越大，可能会导致前后级的FIFO资源增加。因此，可以结合所需达到的随机性，选择合适的PN序列长度。

另外，如果PN序列长度为m，则最多只能选取2^m-1个频率用于时钟频率调制。其次，当PN序列与时钟频率不是一一映射时(如果有15个频率就可以做一一映射，否则只能取序列的一部分做映射，一个可选的实施例是从4比特的PN码中选高2位作为PN序列，如图9所示)，由于循环状态不是2^m，最好将非调制频率(例如，本具体实施例中的122.88MHz)与死状态(即“0000”)做映射，否则会导致调制频率出现概率不一致，无法实现周期频率拟合。

这样，本具体实施例使用动态时钟门控(Clock Gating)电路实现了频率调制和周期频率拟合。

但是，时钟频率抖动会带来以下问题：

1)信号延时抖动。无线通信对于实验确定性比较敏感，需要保证对于外部来看，信号时延是无抖动的。

2)与非调制时钟域的对接。其他芯片或者本ROC芯片的其他部分电路可能没有使用调制后时钟频率，如果不做处理，可能导致接口出错，影响正常功能。

由于时钟频率调制虽然在较短的周期内看时钟频率的抖动是随机的，但从长时间看还是均匀的。所以本具体实施例还可以进一步采用同步FIFO作为缓冲，来吸收这种周期性的频率抖动，避免以上提到的两个问题。具体电路结构如图10所示。

通过分析状态转移图，欠速率最多或累积9个PLL时钟(89.37MHz可能会连续出现3次)，过速率最多会累积9个PLL时钟。8个PLL时钟为1个122.88MHz周期，9个PLL时钟对应两个122.88MHz周期，所以理论上FIFO深度是4，水线定在中间即可实现抖动吸收功能，但考虑到可能出现异常或软实现，将FIFO深度和水线扩大一倍，FIFO深度定义为8。

图11示出了采用根据本发明实施例的时钟频率调制的方法的效果图。以6阶的干扰谐波落入信号频带(Band12)为例。本具体实施例虽然只有4个离散的时钟频率，但实现了有效的数模干扰抑制。对于本领域技术人员而言，容易理解，如果希望获得更好的数模干扰抑制效果，可以增加频率数，并且扩大PN序列长度。

本领域技术人员应理解，根据本发明实施例的时钟频率调制的装置30不一定仅由具体实施例中的时钟门控电路实现，PN序列生成电路也不仅仅如图7所示，凡是能实现周期频率拟合中所需的随机性以及扩频的电路均可用于实现本发明实施例的时钟频率调制装置30。

应理解，本发明的每个权利要求所叙述的方案也应看做是一个实施例，并且是权利要求中的特征是可以结合的，如本发明中的判断步骤后的执行的不同分支的步骤可以作为不同的实施例。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (12)

1.一种时钟频率调制的方法，其特征在于，包括：

根据系统的第一数字时钟，确定N个数字时钟，所述N个数字时钟包括第二数字时钟和除所述第二数字时钟之外的N-1个数字时钟，且所述第一数字时钟分别与所述N-1个数字时钟的频率比值之和，等于所述第一数字时钟与所述第二数字时钟的频率比值的N-1倍，其中，N为大于2的整数；

在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟。

2.根据权利要求1所述的方法，其特征在于，所述N个数字时钟分别为所述第一数字时钟的整数分频时钟，且所述N个数字时钟的分频系数互不相同。

3.根据权利要求1或2所述的方法，其特征在于，所述在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟，包括：

在一个所述调制周期内，将所述N个数字时钟分别映射到一个长度为M的伪随机噪声PN序列上，以使所述N个数字时钟的频率抖动随机化，其中，所述N个数字时钟在所述调制周期内分别出现的概率相等，所述PN序列的循环周期等于所述调制周期，N小于或等于2^M，M为正整数；

利用映射到所述PN序列上的所述N个数字时钟，在一个所述调制周期内，将所述第一数字时钟拟合为周期性的所述第二数字时钟。

4.根据权利要求3所述的方法，其特征在于，所述将所述N个数字时钟分别映射到一个长度为M的伪随机PN序列上，包括：

当N等于2^M时，将所述N-1个数字时钟一一映射到所述PN序列的2^M-1个循环状态上，以及将所述第二数字时钟映射到所述PN序列的死状态上，其中，所述死状态为M个比特位均为0的PN码，其余PN码为循环状态。

5.根据权利要求3所述的方法，其特征在于，所述将所述N个数字时钟分别映射到一个长度为M的伪随机PN序列上，包括：

当N等于2^L且L为小于M的正整数时，从所述PN序列的M个比特位中选择L个比特位，将所述第二数字时钟映射到所述PN序列中所述L个比特位数值均为0的PN码上，将所述N-1个数字时钟映射到所述PN序列的其余PN码上，且其中任一数字时钟分别映射到所述L个比特位数值相同的多个PN码上。

6.根据权利要求1或2所述的方法，其特征在于，

在根据所述系统的所述第一数字时钟，确定所述N个数字时钟之前，还包括：对所述第一数字时钟进行第一FIFO缓存；

在用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟之后，对所述N个数字时钟进行第二FIFO缓存；

所述第二FIFO缓存与所述第一FIFO缓存同步，以使调制后的所述N个数字时钟的时延无抖动。

7.一种时钟频率调制装置，其特征在于，包括：

确定单元，用于根据系统的第一数字时钟，确定N个数字时钟，所述N个数字时钟包括第二数字时钟和除所述第二数字时钟之外的N-1个数字时钟，且所述第一数字时钟分别与所述N-1个数字时钟的频率比值之和，等于所述第一数字时钟与所述第二数字时钟的频率比值的N-1倍，其中，N为大于2的整数；

调制单元，用于在一个调制周期内，用所述N个数字时钟将所述第一数字时钟拟合成周期性的所述第二数字时钟。

8.根据权利要求7所述的装置，其特征在于，所述N个数字时钟分别为所述第一数字时钟的整数分频时钟，且所述N个数字时钟的分频系数互不相同。

9.根据权利要求7或8所述的装置，其特征在于，所述调制单元包括：

映射子单元，用于在一个所述调制周期内，将所述N个数字时钟分别映射到一个长度为M的伪随机PN序列上，以使所述N个数字时钟的频率抖动随机化，其中，所述N个数字时钟在所述调制周期内分别出现的概率相等，所述PN序列的循环周期等于所述调制周期，N小于或等于2^M，M为正整数；

拟合子单元，用于利用映射到所述PN序列上的所述N个数字时钟，在一个所述调制周期内，将周期性的所述第一数字时钟拟合为周期性的所述第二数字时钟。

10.根据权利要求9所述的装置，其特征在于，所述映射子单元具体用于：

当N等于2^M时，将所述N-1个数字时钟一一映射到所述PN序列的2^M-1个循环状态上，以及将所述第二数字时钟映射到所述PN序列的死状态上，其中，所述死状态为M个比特位均为0的PN码，其余PN码为循环状态。

11.根据权利要求9所述的装置，其特征在于，所述映射子单元具体用于：

当N等于2^L且L为小于M的正整数时，从所述PN序列的M个比特位中选择L个比特位，将所述第二数字时钟映射到所述PN序列中所述L个比特位数值均为0的PN码上，将所述N-1个数字时钟映射到所述PN序列的其余PN码上，且其中任一数字时钟分别映射到所述L个比特位数值相同的多个PN码上。

12.根据权利要求7或8所述的装置，其特征在于，还包括：

第一FIFO缓存器，连接到所述确定单元，用于在所述第一数字时钟输入所述确定单元之前，对所述第一数字时钟进行第一FIFO缓存；

第二FIFO缓存器，连接到所述调制单元，用于对所述调制单元输出的所述N个数字时钟进行第二FIFO缓存；

所述第二FIFO缓存与所述第一FIFO缓存同步，以使调制后的所述N个数字时钟的时延无抖动。