CN101953076B - 分数n锁相环路中的δ-σ调制器时钟抖动 - Google Patents
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Abstract
彼供应至分数N锁相环路中的Δ-∑调制器的时钟信号经抖动。在一个实例中，所述PLL包括新颖的可编程时钟抖动电路。所述可编程时钟抖动电路可经由串行总线来控制从而以若干种方式中的选定方式来抖动所述时钟信号的相位。如果以第一方式(伪随机相位抖动)来抖动所述时钟信号，那么由所述Δ-∑调制器产生的数字噪声的功率散布于一频带上，借此降低所述噪声干扰其它电路的程度。如果以第二方式(旋转相位抖动)来抖动所述时钟信号，那么频移数字噪声的功率，使得所述噪声干扰其它电路的程度降低。可以其它方式来控制所述可编程时钟抖动电路。举例而言，可以可编程方式停用抖动。
Description
技术领域
所揭示的实施例涉及锁相环路(PLL)。
背景技术
锁相环路(PLL)用于许多应用中，包括在蜂窝式电话接收器和发射器的本机振荡器中的用途。图1(现有技术)是一种此类型的PLL 1的简化图。此类型的PLL可(例如)用以调谐一本机振荡器(LO)信号的频率，其中所述LO信号经供应至蜂窝式电话中的接收器的混频器，使得所述接收器经调谐以接收关注的无线电信号。PLL 1包括相位检测器2、电荷泵3、环路滤波器4、压控振荡器(VCO)5、除法器6和Δ-∑调制器7(也被称作∑-Δ调制器)。除法器6用在引线9上接收的多位数字除数值来除节点8上的LO信号的频率，且将所得更低频率的反馈时钟信号输出至节点10上。Δ-∑调制器7随着时间的过去而改变引线9上的多位数字除数值，使得用节点10上的反馈时钟信号的频率来除的节点8上的LO信号的频率是一随时间的过去的分数N除数值。可通过改变经由引线11接收至Δ-∑调制器7上的多位数字频率控制字来改变分数N除数值。通过调整所述多位数字频率控制字来调整节点8上的LO信号的频率以调谐接收器。需要改善PLL(例如，图1的PLL 1)和含有此些PLL的电路的性能。
发明内容
抖动一时钟信号的特征(例如，相位)，所述时钟信号对一分数N锁相环路(PLL)中的Δ-∑调制器进行计时。
在一个特定实施例中，PLL包括新颖的可编程时钟抖动电路。所述可编程时钟抖动电路可经由串行总线来控制从而以若干种方式中的经选定方式来抖动时钟信号的相位。在一个实例中，数字基带集成电路通过经由串行总线将控制信息发送至新颖的可编程时钟抖动电路来控制抖动。如果可编程时钟抖动电路以第一方式(伪随机相位抖动)来抖动时钟信号，那么以伪随机方式来抖动而改变时钟信号的相位。由Δ-∑调制器产生的数字噪声的功率散布于一频带上，借此减小在一特定频率下数字噪声的功率且借此降低所述噪声干扰其它电路的程度。如果可编程时钟抖动电路以第二方式(旋转相位抖动)来抖动时钟信号，那么以平滑变化的方式来抖动而改变时钟信号的相位。频移由Δ-∑调制器产生的数字噪声的功率，使得所述噪声干扰其它电路的程度降低。
在将新颖的PLL具体化于RF收发器(例如，蜂窝式电话的收发器)中的情况下，可控制抖动以降低由Δ-∑调制器产生的数字噪声干扰由蜂窝式电话对所要的无线电信号的接收的程度和/或由Δ-∑调制器产生的数字噪声干扰所要的无线电信号的发射的程度。在一个特定实施例中，也可以其它方式来控制可编程时钟抖动电路。举例而言，可从若干时钟信号中的一者来可控制地选择被用作用以产生经抖动的时钟信号的来源的时钟信号。也可控制可编程时钟抖动电路以停用抖动，使得经供应至Δ-∑调制器的时钟信号具有固定频率和固定相位。
上述内容是概要且由此必然含有细节的简化、一般化和省略；因此，所属领域的技术人员将了解，所述概要仅为说明性的且无论如何并不意味具有限制性。如仅由权利要求书界定的本文中所描述的装置和/或过程的其它方面、发明性特征和优势将在本文中所阐述的非限制性详细描述中变得显而易见。
附图说明
图1(现有技术)是常规分数N锁相环路的简化框图。
图2是根据一个新颖方面的一个特定类型的移动通信装置100的非常简化的高级框图。
图3是图2的RF收发器集成电路103的更详细框图。
图4是图3的本机振荡器106的更详细框图。
图5是图4的可编程时钟抖动电路133的抖动电路134的更详细框图。
图6是说明图5的抖动电路134的操作的波形图。
图7是根据一个新颖方面的方法300的流程图。
具体实施方式
图2是根据一个新颖方面的一个特定类型的移动通信装置100的非常简化的高级框图。在此特定实例中，移动通信装置100是使用码分多址(CDMA)蜂窝式电话通信协议的3G蜂窝式电话。所述蜂窝式电话包括(在未说明的若干其它部件当中)一天线102和两个集成电路103与104。集成电路104被称为“数字基带集成电路”或“基带处理器集成电路”。集成电路103是RF收发器集成电路。RF收发器集成电路103被称为“收发器”，因为其包括发射器以及接收器。
图3是RF收发器集成电路103的更详细框图。所述接收器包括被称为“接收链”105的部件以及一本机振荡器(LO)106。当蜂窝式电话正在进行接收时，在天线102上接收一高频RF信号107。来自信号107的信息通过双工器108、匹配网络109并通过接收链105。信号107由低噪声放大器(LNA)110放大且由混频器111降频转换。所得经降频转换的信号由基带滤波器112滤波且经传递至数字基带集成电路104。位于数字基带集成电路104中的模/数转换器113将所述信号转换为数字形式，且所得数字信息由数字基带集成电路104中的数字电路来处理。数字基带集成电路104通过控制由本机振荡器106供应至混频器111的本机振荡器信号(LO)114的频率来调谐接收器。
如果蜂窝式电话正进行发生，那么待发射的信息通过位于数字基带集成电路104中的数/模转换器115而转换为模拟形式并供应至“发射链”116。基带滤波器117归因于数/模转换过程而滤出噪声。混频器块118在本机振荡器119的控制下接着将信号增频转换为一高频信号。驱动器放大器120和外部功率放大器121放大所述高频信号以驱动天线102，使得从天线102发射高频RF信号122。
图4是本机振荡器106的更详细图。本机振荡器106包括参考时钟信号源123和分数N锁相环路(PLL)124。在本实例中，参考时钟信号源123是一至外部晶体振荡器模块的连接。或者，参考时钟信号源123是安置于RF收发器集成电路102上的振荡器，其中所述晶体位于集成电路102外部但经由集成电路102的端子而附接到所述振荡器。
PLL 124包括相位检测器(PD)125、电荷泵126、环路滤波器127、压控振荡器(VCO)128、信号调节输出除法器129和环路除法器130(有时称为“分频器”)。环路除法器130接收具有第一较高频率F1的分频器输入信号DIN，通过一除数值D来分频所述信号，且输出具有第二较低频率F2的分频器输出信号DIVOUT。在环路除法器130的多个计数循环内，当PLL经锁定时，F2＝F1/D。当经锁定时，DIVOUT信号的频率F2和相位匹配于从参考时钟信号源123供应的参考时钟信号的频率和相位。
环路除法器130包括除法器131、Δ-∑调制器132和可编程时钟抖动电路133。可编程时钟抖动电路133又包括抖动电路134、除法器135和多路复用器136。除法器131用多位数字除数值D来除输入节点137上的环路除法器输入信号DIN，且在输出节点138上产生环路除法器输出信号DIVOUT。输入节点137可(例如)为载运一对差动信号的一对节点。类似地，输出节点138可为载运一对差动信号的一对节点。Δ-∑调制器132改变输入引线139上的多位数字除数值D，使得随着时间的过去用分数F值N.f来除LO的频率。分数F值“N.f”中的“N”表示一整数，而分数值“N.f”中的“.f”表示一分数值。
锁相环路124的块125、126、127和128的功能性可以具有各种设计的模拟锁相环路的形式来实现，或经实现为具有各种设计的所谓的全数字锁相环路(ADPLL)，或经实现为模拟与数字电路的混合体。在所说明的特定实例中，相位检测器125、电荷泵126和环路滤波器127以及VCO是模拟电路。参考时钟信号XO的频率是19.2MHz且节点137上的VCO输出信号LO的频率大约为4GHz。节点137上的VCO输出信号LO的精确频率视环路除法器130的除数而定。因为环路除法器130通过分数F值N.f来进行分频，所以信号LO的频率为F2*(N.f)。举例而言，如果N.f是200.1，且F2是19.2MHz，那么LO的频率F1是3.84192GHz。
在一个新颖方面中，可编程时钟抖动电路133抖动导体140上的供应至Δ-∑调制器132的Δ-∑调制器时钟信号(DSMC)的相位。在位于一无线电接收器的本机振荡器中的一种类型的常规Δ-∑调制器中，所述常规Δ-∑调制器是大量的通过具有固定频率的单一数字时钟信号来计时的数字逻辑。Δ-∑调制器内的许多数字逻辑顺序逻辑元件和门的所得大体上同时的计时产生了实质的电流脉冲，所述电流脉冲从电源总线用脉冲输送至接地总线。这些电流脉冲可为大的(大约为几十个毫安培)。因为数字逻辑的计时与XO信号同步，所以所得电流脉冲产生数字噪声且此数字噪声可具有高次谐波，所述高次谐波回漏至接收器的其它部件中并干扰对所要的信号的接收。此数字噪声的泄漏可(例如)经由将功率供应至Δ-∑调制器的数字逻辑的功率总线和接地总线而发生。泄漏也可经由RF收发器集成电路的半导体衬底而发生。为对抗此噪声的有害效应，通常利用物理隔离技术(例如，保护环)来将有噪声的Δ-∑调制器与接收器电路的其它部件隔离并防止噪声泄漏。然而，常规的物理隔离技术在隔离数字噪声的高频谐波(其具有几百兆赫或更大的频率)方面可能并非完全有效。
尽管在常规技术中位于一无线电接收器的本机振荡器内的Δ-∑调制器的数字逻辑是通过具有单一频率和相位的时钟信号来计时的，但在图4的新颖PLL 124中，可编程时钟抖动电路133抖动Δ-∑调制器时钟信号(DSMC)的相位，使得还同相地抖动构成Δ-∑调制器132的数字逻辑的计时。通过以适当的方式来抖动相位，不希望的噪声的功率得以改变，使得对Δ-∑调制器是其一部件的电路(在此状况下为接收器)的剩余部分的不良干扰得以减小或完全消除。在图4的特定实例中，控制可编程时钟抖动电路133从而以多种方式中的一选定方式来抖动时钟信号。一种方式涉及伪随机地抖动DSMC时钟信号的相位，使得不希望的噪声的功率跨越一频带而散开。因此，不希望的噪声的功率在一关注的特定频率下得以减小。第二种方式涉及旋转地抖动DSMC时钟信号的相位，使得在一范围内来回地扫描(或旋转)DSMC信号的相位。旋转地抖动相位用以将所产生的不希望的噪声的功率移位至一个不同频率或多个不同频率。因此，不希望的噪声的功率在一关注的特定频率下得以减小。第三种方式是停用抖动，使得DSMC时钟信号不被抖动。
在图4的特定实施方案中，由数字基带IC 104经由串行SPI总线141来控制可编程时钟抖动电路133抖动DSMC时钟信号的方式。尽管在图2和图3中未说明，但一SPI总线141延伸于数字基带IC 104与RF收发器IC 103之间，且数字基带IC 104使用此总线将控制信息发送至RF收发器IC 103。此控制信息跨越SPI总线141而被接收并接收至SPI总线接口块142中。SPI接口142将控制信息转换为被供应至导体143至147上的数字控制信号。图4中的导体147表示频率控制字传送至Δ-∑调制器所跨越的导体。所述频率控制字通过数字基带IC 104跨越与控制可编程时钟抖动电路133的控制信息相同的SPI总线141和SPI接口142供应至Δ-∑调制器132。导体143上的数字控制信号SEL选择抖动电路134执行的是伪随机抖动或旋转抖动中的哪一者。导体144和145上的数字控制信号确定四个信号中的哪一者由多路复用器136作为“高速时钟”信号HSC供应至抖动电路134的时钟输入导体148上。术语“高速”在此处是一相对术语且涉及DIVOUT信号的频率。所述四个信号是：1)PRESCALER OUT时钟信号，其通过除法器131的预定标器而输出至导体149上；2)本机振荡器(LO)时钟信号，其通过VCO128而输出至导体137上；3)时钟信号，其通过除以8型除法器135而输出至导体151上；以及4)导体152上的固定数字“1”值。在图4的实施例中，导体148上的高速时钟信号HSC的频率确定抖动的速率。
如果控制多路复用器136以将导体152耦合至时钟输入导体148，那么导体148上的时钟信号HSC经停止且抖动电路134经停止，且由抖动电路134输出至导体140上的DSMC时钟信号具有固定频率和相位。如果导体151上的时钟信号未用作经供应至抖动电路134的HSC时钟信号的来源，那么除法器135可通过使得导体146上的控制信号为数字低而经停用并断电。停用除法器135减小了PLL 124的功率消耗。另一方面，如果除法器135将被启用，那么使导体146上的控制信号为数字高，使得除法器135经通电并启用。如图4中所说明，导体146延伸至除法器135的启用/停用输入引线。导体143至147上的控制信号的值可由数字基带IC 104经由SPI总线接口来独立控制。
图5是一种用以实施图4的抖动电路134的方式的更详细图。抖动电路134包括一串顺序逻辑元件153至156。所述串中的所有顺序逻辑元件153至156均通过同一高速时钟信号HSC来计时，所述HSC经由导体148而接收至抖动电路134上。将导体138上的缓慢得多的时钟信号DIVOUT供应至所述串中的第一顺序逻辑元件153的数据输入引线，使得沿所述串的各种分接点157至162输出时钟信号DIVOUT的对应的一组延迟型式。这些延迟型式之间的时间延迟是较高速的HSC时钟信号的周期。在所述说明中将所述信号的延迟型式表示为P1至P7且将其称作相位信号。P0未经延迟。多路复用器163由导体164上的三位数字字DITHCONT来控制以将相位信号P0至P7中的一者作为DSMC时钟信号而耦合至导体140上。通过改变DITHCONT字，DSMC时钟信号的相位得以改变。在所说明的实施例中，如果可编程时钟抖动电路133将执行伪随机抖动，那么将导体143上的值SEL设定至数字低，使得由伪随机数产生器165输出的三位值经由多路复用器166而供应至导体164上。另一方面，如果可编程时钟抖动电路133将执行旋转抖动，那么将导体143上的值SEL设定至数字高，使得由可编程旋转数产生器167输出的三位值经由多路复用器166而供应至导体164上。
图6是说明图5的抖动电路134的操作的简化波形图。波形P1至P4说明了在所述串顺序逻辑元件的各种分接点157至162上的输入信号DIVOUT的各种经延迟相位型式。最初，三位DITHCONT值为数字四，使得将多路复用器163选择为将位于其“4”输入引线上的P4信号耦合至多路复用器数据输出引线。箭头168说明了经由多路复用器163的此耦合。在DIVOUT的第一上升沿与DSMC的第一上升沿之间存在第一时间延迟T1。接着，在信号DIVOUT的下降沿上，三位DITHCONT值从数字“4”改变至数字“3”。现将多路复用器163选择为将位于其“3”输入引线上的P3信号耦合至多路复用器数据输出引线。箭头169说明了经由多路复用器163的此耦合。在DIVOUT的第二上升沿与DSMC的第二上升沿之间存在第二时间延迟T2。DIVOUT的上升沿与DSMC的上升沿之间的时间延迟的变化构成DSMC时钟信号的相位的抖动。如果选择伪随机抖动，那么DITHCONT的三位值以伪随机方式改变。如果选择旋转抖动，那么DITHCONT的三位值从零递增至七，且接着从七向下递减返回至零，并重复此旋转递增和递减。
在一种新颖方法中，抖动对一分数N锁相环路的Δ-∑调制器进行计时的时钟信号。在上文结合图2至图6所描述的特定实施例中，抖动导体140上的如经供应至Δ-∑调制器132的时钟信号DSMC的相位。在一个实例中，在具有可编程时钟抖动电路133的实验室中测试并特征化整个接收器电路，所述可编程时钟抖动电路133经停用以确定接收通道是否归因于由Δ-∑调制器产生的数字噪声而正受到干扰。如果接收通道正受到干扰，则经由SPI总线141来控制可编程时钟抖动电路133以抖动DSMC时钟信号并调整所述抖动以使得干扰得以减小或消除。一旦在实验室中以此经验方式确定可编程时钟抖动电路133的最佳设定，便将所述设定存储于接收器电路的产生单元中，使得当接收器电路正进行操作时，数字基带IC 104撷取所述设定并通过跨越SPI总线141来传送所述设定而将可编程时钟抖动电路133配置于RF收发器IC 103中。在另一实例中，视接收器的操作模式而定，由数字基带集成电路104在接收器操作期间改变可编程时钟抖动电路133的设定。
图7是根据另一新颖方面的新颖方法300的流程图。接收数字控制信息(步骤301)。所述数字控制信息(例如)经由SPI总线141而从数字基带IC 104接收至RF收发器IC103上。如果数字控制信息具有第一值，则以第一方式来抖动对分数N PLL的Δ-∑调制器进行计时的时钟信号(步骤302)。在一个实例中，所述时钟信号是图4的时钟信号DSMC。如果数字控制信息具有第二值，那么以第二方式来抖动时钟信号(步骤303)。如果数字控制信息具有第三值，那么停用时钟信号的抖动(步骤304)。数字基带IC 104以此方式通过跨越SPI总线141向RF收发器IC 103发送适当的数字控制信息来控制时钟信号的抖动的方式。可在电路测试和特征化期间和/或在移动通信装置100的正常操作期间改变所执行的抖动的类型。
在一个或一个以上示范性实施例中，可以硬件、软件、固件或其任何组合来实施所描述的功能。如果以软件实施，那么可将所述功能作为一个或一个以上指令或代码存储于计算机可读媒体上或经由其来传输。计算机可读媒体包括计算机存储媒体与通信媒体(包括促进计算机程序从一个位置至另一位置的转移的任何媒体)两者。存储媒体可为可由计算机存取的任何可用媒体。借助于实例且非限制，此计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或者可用于以指令或数据结构形式载运或存储所要程序代码且可由计算机存取的任何其它媒体。又，将任何连接恰当地称为计算机可读媒体。举例而言，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)，或无线技术(例如，红外线、无线电和微波)从网站、服务器或其它远程源传输软件，那么将同轴电缆、光纤电缆、双绞线、DSL，或无线技术(例如，红外线、无线电和微波)包括于媒体的定义中。如本文中所使用，磁盘和光盘包括紧密光盘(CD)、激光光盘、光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常磁性地再现数据，而光盘使用激光器来光学地再现数据。上述内容的组合也应包括在计算机可读媒体的范围内。
尽管上文出于指导的目的而描述了某些特定实施例，但此专利文献的教示具有一般适用性且并不限于上文所描述的特定实施例。在一些实施例中，可编程时钟抖动电路133可经编程以改变DSMC时钟信号的频率。尽管图5的抖动电路134涉及一串顺序逻辑元件，但可采用提供一传入时钟信号的一系列相位延迟型式的其它方式来产生所述时钟信号的相位抖动输出型式。可使在旋转抖动模式中由多路复用器136选择不同相位P1至P7的次序和/或速率为可编程的。并非将由PLL自身产生的高频信号用作对抖动电路134进行计时的高速时钟信号HSC，在其它实施例中，将在别处产生的高频信号供应至PLL并将其用作高速时钟信号HSC。上文所描述的抖动技术的用途并不限于在移动通信装置中的用途或在无线电接收器和发射器中的用途，而是具有对其它类型的包括分数N PLL的电路的一般适用性。可视Δ-∑调制器是一部件的电路的操作模式而在电路操作期间将一经供应至Δ-∑调制器的时钟信号的抖动从一种类型的抖动改变至另一种类型的抖动。因此，可在不脱离下文所阐述的权利要求书的范围的情况下实践所描述的特定实施例的各种特征的各种修改、改编和组合。
Claims (30)
1.一种锁相环路PLL电路，其包含：
相位检测器，其接收参考时钟信号和反馈时钟信号；以及
环路除法器，其接收第一时钟信号并将所述反馈时钟信号供应至所述相位检测器，其中所述环路除法器包含：
Δ-∑调制器，其输出多位数字除数值；
除法器，其接收所述第一时钟信号和所述多位数字除数值，且其输出所述反馈时钟信号；以及
时钟抖动电路，其将经抖动的时钟信号供应至所述Δ-∑调制器，其中所述时钟抖动电路包括抖动电路，所述抖动电路包括多路复用器，以从由伪随机抖动和旋转抖动构成的组中选择抖动操作模式。
2.根据权利要求1所述的PLL电路，其中所述Δ-∑调制器随着时间的过去而改变所述多位数字除数值，使得具有环路除法器频率的所述除法器用分数N除数来除所述第一时钟信号以产生所述反馈时钟信号。
3.根据权利要求1所述的PLL电路，其中所述经抖动的时钟信号具有以伪随机方式抖动的特征。
4.根据权利要求1所述的PLL电路，其中所述经抖动的时钟信号具有以平滑变化的方式抖动的特征。
5.根据权利要求4所述的PLL电路，其中所述特征是相位。
6.根据权利要求1所述的PLL电路，其中所述抖动电路包括一串由高速时钟信号计时的顺序逻辑元件。
7.根据权利要求1所述的PLL电路，其中所述时钟抖动电路是可编程的。
8.根据权利要求1所述的PLL电路，其中所述时钟抖动电路接收所述反馈时钟信号，且其中所述时钟抖动电路还接收另一时钟信号，其中所述另一时钟信号具有比所述反馈时钟信号的频率高的频率。
9.根据权利要求1所述的PLL电路，其中所述PLL电路耦合至串行总线接口电路，其中所述串行总线接口电路将数字控制信息供应至所述时钟抖动电路。
10.根据权利要求1所述的PLL电路，其中所述时钟抖动电路接收数字控制信息，其中如果所述数字控制信息具有第一值，那么所述时钟抖动电路以第一方式来抖动所述经抖动的时钟信号，而如果所述数字控制信息具有第二值，那么所述时钟抖动电路以第二方式来抖动所述经抖动的时钟信号。
11.根据权利要求1所述的PLL电路，其中所述时钟抖动电路接收数字控制信息，其中如果所述数字控制信息具有第一值，那么所述时钟抖动电路输出所述经抖动的时钟信号以使得所述经抖动的时钟信号不被抖动，而如果所述数字控制信息具有第二值，那么所述时钟抖动电路输出所述经抖动的时钟信号以使得所述经抖动的时钟信号被抖动。
12.根据权利要求1所述的PLL电路，其中所述时钟抖动电路接收数字控制信息，其中如果所述数字控制信息具有第一值，那么所述经抖动的时钟信号的特征被相对快速地抖动，而如果所述数字控制信息具有第二值，那么所述经抖动的时钟信号的所述特征被相对缓慢地抖动。
13.一种电路，其包含：
环路除法器；
Δ-∑调制器，其接收经相位抖动的时钟信号且将多位数字值输出至所述环路除法器，其中所述环路除法器和所述Δ-∑调制器是锁相环路的部件；以及
可编程时钟抖动电路，其包括抖动电路，并供应所述经相位抖动的时钟信号，其中所述抖动电路包括多路复用器，以从由伪随机抖动和旋转抖动构成的组中选择抖动操作模式。
14.一种抖动时钟信号的方法，其包含：
从由伪随机抖动和旋转抖动构成的组中选择抖动操作模式；
根据所选定的抖动操作模式，抖动被供应至锁相环路的Δ-∑调制器的时钟信号；其中，抖动时钟信号包括：
通过高速时钟信号为多个顺序逻辑元件计时；以及
将所述多个顺序逻辑元件中的一个顺序逻辑元件的输出复用于被供应至所述Δ-∑调制器的所述时钟信号。
15.根据权利要求14所述的方法，其进一步包括：接收数字控制信号，其中使用所述数字控制信号的值来选择所述抖动操作模式。
16.根据权利要求15所述的方法，其中将所述数字控制信号从第一值改变至第二值。
17.根据权利要求14所述的方法，其中抖动所述时钟信号，以使得所述时钟信号具有以伪随机方式抖动的特征。
18.根据权利要求14所述的方法，其中抖动所述时钟信号以使得所述时钟信号具有以平滑变化的方式抖动的特征。
19.根据权利要求14所述的方法，其进一步包含：
在接收器中使用所述锁相环路来接收无线电信号；以及
调整被供应至所述锁相环路的所述Δ-∑调制器的所述时钟信号的所述抖动以减少由所述锁相环路引入至所述接收器中的噪声的量。
20.根据权利要求14所述的方法，其中被供应至所述锁相环路的所述Δ-∑调制器的所述时钟信号的所述抖动是所述时钟信号的相位抖动。
21.一种电路，其包含：
包含环路除法器的锁相环路，其中所述环路除法器包括：
Δ-∑调制器；以及
用于抖动被供应至所述Δ-∑调制器的时钟信号的装置，其包括产生Δ-∑调制器时钟信号DSMC的装置，其中所述产生DSMC的装置包括从由伪随机抖动和旋转抖动构成的组中选择抖动操作模式的装置。
22.根据权利要求21所述的电路，其中所述用于抖动被供应至所述Δ-∑调制器的时钟信号的装置还用于接收数字控制信息，其中如果所述数字控制信息具有第一值，那么所述用于抖动被供应至所述Δ-∑调制器的时钟信号的装置以第一方式抖动所述时钟信号，而如果所述数字控制信息具有第二值，那么所述用于抖动被供应至所述Δ-∑调制器的时钟信号的装置以第二方式抖动所述时钟信号。
23.根据权利要求22所述的电路，其中所述用于抖动被供应至所述Δ-∑调制器的时钟信号的装置还用于从串行总线接收所述数字控制信息。
24.一种电路，其包含：
用于从由伪随机抖动和旋转抖动构成的组中选择抖动操作模式的装置；
用于根据所选定抖动操作模式，抖动被供应至锁相环路的Δ-∑调制器的时钟信号的装置，其中所述用于抖动时钟信号的装置包括：
通过高速时钟信号为多个顺序逻辑元件计时的装置；以及
将所述多个顺序逻辑元件中的一个顺序逻辑元件的输出复用于被供应至所述Δ-∑调制器的所述时钟信号的装置。
25.根据权利要求24所述的电路，其进一步包括用于接收数字控制信号的装置，其中使用所接收到的数字控制信号的值来选择所述抖动操作模式。
26.根据权利要求25所述的电路，其中将所述数字控制信号从第一值改变至第二值。
27.根据权利要求24所述的电路，其中所述用于抖动时钟信号的装置包括用于以伪随机方式抖动所述时钟信号的装置。
28.根据权利要求24所述的电路，其中所述用于抖动时钟信号的装置包括用于以平滑变化的方式抖动所述时钟信号的装置。
29.根据权利要求24所述的电路，其进一步包括：
在接收器中使用所述锁相环路来接收无线电信号的装置；以及
用于调整所述用于抖动时钟信号的装置以减少由所述锁相环路引入至所述接收器中的噪声的量的装置。
30.根据权利要求24所述的电路，其中所述用于抖动时钟信号的装置包括用于抖动所述时钟信号的相位的装置。
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Granted publication date: 20130904 Termination date: 20150226 |
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| EXPY | Termination of patent right or utility model |