JP5113267B2 - フラクショナルｎ位相同期回路におけるデルタ−シグマ変調器クロックディザリング - Google Patents

Description

本開示は、位相同期回路（ＰＬＬ）に関連する。

位相同期回路（ＰＬＬ）は、携帯電話受信機及び携帯電話送信機の局部発振機での使用を含む、多くのアプリケーションに用いられる。図１（従来技術）は、このようなタイプのＰＬＬ１の単純化された図である。このタイプのＰＬＬは、例えば、局部発振機（ＬＯ）信号の周波数を同調させるために用いられてもよい。受信機が無線信号の影響を受信するために同調されるように、ＬＯ信号は携帯電話内の受信機のミキサに供給される。ＰＬＬ１は、位相検出器２、電荷ポンプ３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、ディバイダ６及びデルタ−シグマ変調器７（シグマ−デルタ変調器とも称する）を含む。ディバイダ６は、リード９上で受信されるマルチビットディジタル除数でノード８上のＬＯ信号の周波数を分割し、ノード１０上へ結果として生じる低周波数フィードバッククロック信号を出力する。デルタ−シグマ変調器７は、やがてリード９上のマルチビットディジタル除数を変更し、これによりノード１０上でフィードバッククロック信号の周波数によって分割されたノード８上のＬＯ信号の周波数がやがてフラクショナルＮ除数となる。フラクショナルＮ除数は、リード１１を経由してデルタ−シグマ変調器７へ受信されるマルチビットディジタル周波数制御ワードを変更することによって変更してもよい。ノード８上のＬＯ信号の周波数は、マルチビットディジタル周波数制御ワードを調整することによって受信機を同調させるために調整される。図１のＰＬＬ１のようなＰＬＬの性能を向上させ、このようなＰＬＬを含む回路の性能を向上させることが望まれる。

フラクショナルＮ位相同期回路（ＰＬＬ）において、デルタ−シグマ変調器をクロックするクロック信号の特性（例えば、位相）は、ディザ処理される。

ある特定の実施形態において、ＰＬＬは、新しいプログラマブルクロックディザリング回路を含む。プログラマブルクロックディザリング回路は、いくつかの方法のうちの選択された１つでクロック信号の位相をディザ処理するためにシリアルバスを経由して制御可能である。ある例において、ディジタルベースバンド集積回路は、新しいプログラマブルディザリング回路にシリアルバスを経由して制御情報を送ることによってディザリングを制御する。プログラマブルクロックディザリング回路が第１の方法（擬似ランダム位相ディザリング）でクロック信号をディザ処理する場合、クロック信号の位相は擬似ランダム様式で変更するようにディザ処理される。デルタ−シグマ変調器によって生成されたディジタルノイズの電力は、周波数帯域を通じて分散される。それによって、特定の周波数でディジタルノイズの電力を減少させ、その他の回路構成へのノイズ干渉の度合を減少させる。プログラマブルクロックディザリング回路は、第２の方法（ローテーショナル位相ディザリング）でクロック信号をディザ処理する場合、クロック信号の位相はなめらかに変化する様式（スムースリー変更様式）で変更するようにディザ処理される。デルタ−シグマ変調器によって生成されたディジタルノイズの電力は周波数において取り払われ、これによりその他の回路構成へのノイズ干渉の度合が減らされる。

新しいＰＬＬは、例えば、携帯電話のトランシーバのようにＲＦトランシーバに組込まれ、ディザリングは、デルタ−シグマ変調器によって生成されたディジタルノイズが携帯電話の望ましい無線信号による受信を妨げる度合、及び／または、デルタ−シグマ変調器によって生成されたディジタルノイズが望ましい無線信号の送信を妨げる度合を減らすように制御されてもよい。ある特定の実施形態において、プログラマブルクロックディザリング回路は、同様にその他の方法で制御可能である。例えば、ディザ処理されたクロック信号を生成するためのソースとして用いられるクロック信号は、いくつかのクロック信号のうちの１つから制御可能に選択されてもよい。プログラマブルクロックディザリング回路は、ディザリングをできないように制御されてもよく、これによりデルタ−シグマ変調器に供給されたクロック信号が固定周波数及び固定位相をもつ。

前述は概要であり、詳細の省略、一般化、簡易化及び必然性を含む。その結果、当業者は、概要が例証的であり、いくつかの方法に限定される趣旨でないことを正しく理解するであろう。ここに記述されたその他の様態と、発明の特徴と、処理及び／またはデバイスの利点とは、特許請求の範囲によって定義されるように、ここに示す非限定的な実施形態において明白になるであろう。

図１（従来技術）は、従来のフラクショナルＮ位相同期回路の単純化されたブロック図である。 図２は、１つの新しい様態に従って、ある特定のタイプのモバイル通信デバイス１００のきわめて単純化された高レベルブロック図である。 図３は、図２のＲＦトランシーバ集積回路１０３のより詳細なブロック図である。 図４は、図３の局部発振器１０６のより詳細なブロック図である。 図５は、図４のプログラマブルクロックディザリング回路１３３のディザ回路１３４のより詳細なブロック図である。 図６は、図５のディザ回路１３４の動作を例証する波形図である。 図７は、１つの新しい様態に従った、方法３００のフローチャートである。

図２は、１つの新しい様態に従って、ある特定のタイプのモバイル通信デバイス１００のきわめて単純化された高レベルブロック図である。この特定の例において、モバイル通信デバイス１００は、符号分割多元接続（ＣＤＭＡ）携帯電話通信プロトコルを用いる３Ｇ携帯電話である。携帯電話は、（例証されないいくつものその他の部品の間に）アンテナ１０２及び２つの集積回路１０３と１０４とを含む。集積回路１０４は、“ディジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と称される。集積回路１０３は、ＲＦトランシーバ集積回路である。ＲＦトランシーバ集積回路１０３は、受信機だけでなく送信機を含むので“トランシーバ”と称される。

図３は、ＲＦトランシーバ集積回路１０３のより詳細なブロック図である。受信機は、局部発振器（ＬＯ）１０６だけでなくいわゆる“受信回路”１０５を含む。携帯電話が受信側であると、高周波数ＲＦ信号１０７はアンテナ１０２上で受信される。信号１０７からの情報は、デュプレクサ１０８、マッチングネットワーク１０９及び受信回路１０５の中を通過する。信号１０７は低ノイズアンプ（ＬＮＡ）１１０によって増幅され、ミキサ１１１によって周波数をダウンコンバートされる。結果として生じるダウンコンバートされた信号はベースバンドフィルタ１１２によってフィルタされ、ディジタルベースバンド集積回路１０４に送られる。ディジタルベースバンド集積回路１０４内のアナログ−ディジタル変換器１１３は信号をディジタル形式に変換し、結果として生じるディジタル情報はディジタルベースバンド集積回路１０４内のディジタル回路構成によって処理される。ディジタルベースバンド集積回路１０４は、ミキサ１１１へ局部発振器１０６によって供給される、局部発振器信号（ＬＯ）１１４の周波数を制御することによって受信機を同調させる。

携帯電話が送信側である場合、送信されるべき情報は、ディジタルベースバンド集積回路１０４内のディジタル−アナログ変換器１１５によってアナログ形式に変換され、“送信回路”１１６に供給される。ベースバンドフィルタ１１７は、ディジタル−アナログ変換処理によるノイズを取り除く。局部発振器１１９の制御下のミキサブロック１１８は、信号を高周波数信号にアップコンバートする。ドライバアンプ１２０及び外部電源アンプ１２１は、アンテナ１０２を駆動するために高周波数信号を増幅するので、これにより高周波数ＲＦ信号１２２が、アンテナ１０２から送信される。

図４は、局部発振器１０６のより詳細な図である。局部発振器１０６は、基準クロック信号ソース１２３及びフラクショナルＮ位相同期回路（ＰＬＬ）１２４を含む。本例において、基準クロック信号ソース１２３は外部水晶発振器モジュールへのコネクションである。また、基準クロック信号ソース１２３は、ＲＦトランシーバ集積回路１０２上に配置された発振器であり、水晶は集積回路１０２の外側にあるが、集積回路１０２の端子を経由して発振器に取り付けられる。

ＰＬＬ１２４は、位相検出器（ＰＤ）１２５、電荷ポンプ１２６、ループフィルタ１２７、電圧制御発振器（ＶＣＯ）１２８、信号調節出力ディバイダ１２９及びループディバイダ１３０（時々、“分周器”と称される）を含む。ループディバイダ１３０が第１の高周波数Ｆ１の分周器入力信号ＤＩＮを受信し、周波数は除数Ｄで信号を分割し、第２の低周波数Ｆ２の分周器出力信号ＤＩＶＯＵＴを出力する。ループディバイダ１３０の複数のカウント周期を通じて、ＰＬＬが同期されると、Ｆ２＝Ｆ１／Ｄとなる。同期されると、ＤＩＶＯＵＴ信号の位相及び周波数Ｆ２は、基準クロック信号ソース１２３から供給された、基準クロック信号の位相及び周波数と一致する。

ループディバイダ１３０は、ディバイダ１３１、デルタ−シグマ変調器１３２及びプログラマブルクロックディザリング回路１３３を含む。プログラマブルクロックディザリング回路１３３は、同様に、ディザ回路１３４、ディバイダ１３５及びマルチプレクサ１３６を含む。ディバイダ１３１は、入力ノード１３７上のループディバイダ入力信号ＤＩＮをマルチビットディジタル除数Ｄで分割し、出力ノード１３８上のループディバイダ出力信号ＤＩＶＯＵＴを生成する。入力ノード１３７は、例えば、一対の差動信号を伝える一対のノードであってもよい。同様に、出力ノード１３８は、一対の差動信号を伝える一対のノードであってもよい。やがてＬＯの周波数がフラクショナルＦ値Ｎ．ｆで分割されるように、デルタ−シグマ変調器１３２は入力リード１３９上のマルチビットディジタル除数Ｄを変更する。フラクショナルＦ値“Ｎ．ｆ”の“Ｎ”は整数を示し、これに対して、フラクショナル値“Ｎ．ｆ”の“ｆ”は少数値を示す。

位相同期回路１２４のブロック１２５，１２６，１２７及び１２８の機能性は、様々なデザインのアナログ位相同期回路、または様々なデザインの全ディジタル位相同期回路（ＡＤＰＬＬ）またはアナログ及びディジタル回路構成のハイブリッドの形をとって実現されてもよい。例証された特定の例において、位相検出器１２５、電荷ポンプ１２６、ループフィルタ１２７及びＶＣＯはアナログ回路である。基準クロック信号ＸＯの周波数は１９．２ＭＨｚであり、ノード１３７上のＶＣＯ出力信号ＬＯの周波数はおよそ４ＧＨｚである。ノード１３７上のＶＣＯ出力信号の正確な周波数は、ループディバイダ１３０による除数に依存する。ループディバイダ１３０はフラクショナルＦ値Ｎ．ｆで周波数分割するので、信号ＬＯの周波数はＦ２＊（Ｎ．ｆ）である。例えば、Ｎ．ｆが２００．１であり、Ｆ２が１９．２ＭＨｚである場合、ＬＯの周波数Ｆ１は３．８４１９２ＧＨｚである。

１つの新しい様態において、プログラマブルクロックディザリング回路１３３は、コンダクタ１４０上でデルタ−シグマ変調器１３２に供給されたデルタ−シグマ変調器クロック信号（ＤＳＭＣ）の位相をディザ処理する。無線受信機の局部発振器内の従来のデルタ−シグマ変調器の１つのタイプにおいて、従来のデルタ−シグマ変調器は、固定周波数のシングルディジタルクロック信号によってクロックされる多量のディジタルロジックである。デルタ−シグマ変調器の中の多くのディジタルロジックシーケンシャルロジック要素及びゲートの結果として生じる実質的な同時クロッキングは、電源バスからグラウンドバスに伝わる実質的な電流パルスを生成する。これら電流パルスはおよそ数十ミリアンペアの大きさになりうる。ディジタルロジックのクロッキングがＸＯ信号と同期されるので、結果として生じる電流パルスがディジタルノイズを生じさせ、このディジタルノイズは、受信機のその他の部分に漏洩し、望ましい信号の受信を妨げる高次調波を示すかもしれない。このようなディジタルノイズの漏洩は、例えば、デルタ−シグマ変調器のディジタルロジックに電力を供給する電源及びグラウンドバスを通じて生じるかもしれない。漏洩は、ＲＦトランシーバ集積回路の半導体回路基板を通じても生じるかもしれない。このノイズの有害な影響に対抗するために、保護環のような物理分離技術は、受信機回路のその他の部分からノイジーデルタ−シグマ変調器を分離するために、及び、ノイズ漏洩を妨げるために典型的に用いられる。しかしながら、従来の物理分離技術は、数百メガヘルツまたはそれ以上の周波数をもつディジタルノイズの高周波数調波を分離することにおいて全く効果がない。

従来技術における無線受信機の局部発振器の中のデルタ−シグマ変調器のディジタルロジックが、単一周波数及び位相のクロック信号によってクロックされたのに対して、図４の新しいＰＬＬ１２４におけるプログラマブルクロックディザリング回路１３３は、デルタ−シグマ変調器クロック信号（ＤＳＭＣ）の位相をディザ処理するので、デルタ−シグマ変調器１３２を構成するディジタルロジックのクロッキングも位相でディザ処理される。適切な方法で位相をディザ処理することによって、不必要なノイズの電力が変更されることにより、デルタ−シグマ変調器が一部となる回路構成（この場合、受信機）の残りの部分への望ましくない干渉は減らされる又は完全に排除される。図４の特定の例において、プログラマブルクロックディザリング回路１３３は、選択可能な複数の方法のうちの１つでクロック信号をディザ処理するために制御される。１つの方法は、不必要なノイズの電力が周波数帯域を介して分散されるように、ＤＳＭＣクロック信号の位相を擬似ランダムにディザ処理することを含む。その結果、不必要なノイズの電力は注目の特定周波数で減らされる。第２の方法は、ＤＳＭＣ信号の位相が領域を通じて前後に走査（または、回転）されるように、ＤＳＭＣクロック信号の位相をローテーショナルにディザ処理することを含む。位相をローテーショナルにディザ処理することは、異なる周波数または種々の周波数を生成した望ましくないノイズの電力を取り払うために役に立つ。その結果、不必要なノイズの電力は注目の特定周波数で減らされる。第３の方法は、ＤＳＭＣ信号がディザ処理されないように、ディザリングをできないようにすることである。

図４の特定の実行において、プログラマブルクロックディザリング回路１３３がＤＳＭＣクロック信号をディザ処理する方法は、シリアルＳＰＩバス１４１を経由してディジタルベースバンドＩＣ１０４によって制御される。図２及び３に例証されないが、ＳＰＩバス１４１は、ディジタルベースバンドＩＣ１０４とＲＦトランシーバＩＣ１０３との間に伸び、このバスはＲＦトランシーバＩＣ１０３へ制御情報を送信するためにディジタルベースバンドＩＣ１０４によって用いられる。この制御情報は、ＳＰＩバス１４１を介して受信され、ＳＰＩバスインターフェースブロック１４２の中に受信される。ＳＰＩインターフェース１４２は、制御情報をコンダクタ１４３−１４７上に供給されるディジタル信号に変換する。図４中のコンダクタ１４７は、周波数制御ワードがデルタ−シグマ変調器に伝達されるために介するコンダクタを表す。周波数制御ワードは、プログラマブルクロックディザリング回路１３３を制御する制御情報と同様に、ＳＰＩバス１４１及びＳＰＩインターフェース１４２を介してデルタ−シグマ変調器１３２へディジタルベースバンドＩＣ１０４によって供給される。コンダクタ１４３上のディジタル制御信号ＳＥＬは、ディザ回路１３４が実行する、擬似ランダムディザリングまたはローテーショナルディザリングのうちの１つを選択する。コンダクタ１４４及び１４５上のディジタル制御信号は、４つの信号のいずれがディザ回路１３４のクロック入力コンダクタ１４８の上へマルチプレクサ１３６によって“高速クロック”信号ＨＳＣとして供給されるかを決定する。用語「高速」、相対的な用語であり、ＤＩＶＯＵＴ信号の周波数に比較した場合である。４つの信号は、１）コンダクタ１４９上へディバイダ１３１のプレスケーラによって出力されるＰＲＥＳＣＡＬＥＲ ＯＵＴクロック信号、２）コンダクタ１３７上へＶＣＯ１２８によって出力される局部発振器（ＬＯ）クロック信号、３）コンダクタ１５１上へ１／８ディバイダ１３５によって出力されるクロック信号、及び４）コンダクタ１５２上の固定ディジタル“１”値である。図４の実施形態において、コンダクタ１４８上の高速クロック信号ＨＳＣの周波数は、ディザリングのレートを決定する。

マルチプレクサ１３６が、コンダクタ１５２とクロック入力コンダクタ１４８とをつなぐように制御される場合、コンダクタ１４８上のクロック信号ＨＳＣは止められ、ディザ回路１３４は停止し、コンダクタ１４０上へディザ回路１３４によって出力するＤＳＭＣクロック信号は固定周波数及び位相とされる。コンダクタ１５１上のクロック信号がディザ回路１３４に供給されたＨＳＣクロック信号のソースとして用いられていない場合、ディバイダ１３５は、ディジタルローになるコンダクタ１４６上に制御信号を生じることによって動作不能になり、電力低下し得る。動作不能なディバイダ１３５は、ＰＬＬ１２４の電力消費を減らす。一方、ディバイダ１３５が動作可能になる場合、コンダクタ１４６上の制御信号はディジタルハイになるので、これによりディバイダ１３５は電力を供給され、動作可能になる。図４に例証されるように、コンダクタ１４６は、ディバイダ１３５の動作可能／動作不能入力リードに伸びている。コンダクタ１４３−１４７上の制御信号の値は、ＳＰＩバスインターフェースを経由してディジタルベースバンドＩＣ１０４によって、個々に制御可能である。

図５は、図４のディザ回路１３４を実行するための１つの方法のより詳細な図である。ディザ回路１３４は、連続したロジック要素１５３−１５６の列を含む。列中の連続したロジック要素１５３−１５６の全ては、コンダクタ１４８を経由してディザ回路１３４上で受信される、前述の高速クロック信号ＨＳＣによってクロックされる。より遅いクロック信号ＤＩＶＯＵＴは、列中の第１の連続したロジック要素１５３のデータ入力リードにコンダクタ１３８上で供給され、これにより列に沿った様々なタップ１５７−１６２が、対応するクロック信号ＤＩＶＯＵＴの遅延バージョンの組を出力する。これら遅延バージョン間の時間遅延が、より高速なＨＳＣクロック信号の周期である。信号の遅延バージョンは、本例証中のＰ１−Ｐ７を示し、位相信号と称される。Ｐ０は遅れない。マルチプレクサ１６３は、ＤＳＭＣクロック信号としてコンダクタ１４０上へ位相信号Ｐ０−Ｐ７の１つをつなぐようにコンダクタ１６４上の３ビットディジタルワードＤＩＴＨＣＯＮＴによって制御される。ＤＩＴＨＣＯＮＴワードを変更することによって、ＤＳＭＣクロック信号の位相は変更される。例証された実施形態において、プログラマブルクロックディザリング回路１３３が擬似ランダムディザリングを実行する場合、コンダクタ１４３上のＳＥＬ値はディジタルローに設定され、これにより擬似乱数生成装置１６５によって出力する３ビット値が、コンダクタ１６４上へマルチプレクサ１６６を通じて供給される。一方、プログラマブルクロックディザリング回路１３３がローテーショナルディザリングを実行する場合、コンダクタ１４３上のＳＥＬ値はディジタルハイに設定され、これによりプログラマブルローテーション数生成装置１６７によって出力する３ビット値が、コンダクタ１６４上へマルチプレクサ１６６を通じて供給される。

図６は、図５のディザ回路１３４の動作を例証する単純化された波形図である。波形Ｐ１−Ｐ４は、連続したロジック要素の列の様々なタップ１５７−１６２上の入力信号ＤＩＶＯＵＴの様々な遅延位相バージョンを例証する。最初に、３ビットＤＩＴＨＣＯＮＴ値がディジタル４であり、これによりマルチプレクサ１６３は、“４”入力リード上のＰ４信号をマルチプレクサデータ出力リードにつなぐように選択される。矢印１６８は、マルチプレクサ１６３を通ずるこのカップリングを例証する。ＤＩＶＯＵＴの第１の立ち上がりエッジとＤＳＭＣの第１の立ち上がりエッジとの間に第１の時間遅延Ｔ１がある。信号ＤＩＶＯＵＴの立ち下がりエッジ上で、３ビットＤＩＴＨＣＯＮＴ値は、ディジタル“４”からディジタル“３”に変更される。マルチプレクサ１６３は、ここで、“３”入力リード上のＰ３信号をマルチプレクサデータ出力リードにつなぐように選択される。矢印１６９は、マルチプレクサ１６３を通ずるこのカップリングを例証する。ＤＩＶＯＵＴの第２の立ち上がりエッジとＤＳＭＣの第２の立ち上がりエッジとの間に第２の時間遅延Ｔ２がある。ＤＩＶＯＵＴの立ち上がりエッジとＤＳＭＣの立ち上がりエッジとの間の時間遅延における変化は、ＤＳＭＣクロック信号の位相のディザリングを構成する。擬似ランダムディザリングが選択される場合、ＤＩＴＨＣＯＮＴの３ビット値が擬似ランダム様式に変更される。ローテーショナルディザリングが選択される場合、ＤＩＴＨＣＯＮＴの３ビット値は０から７に増加され、７から逆に０に減らされ、このローテーショナル増加及び減少は繰り返される。

１つの新しい方法において、フラクショナルＮ位相同期回路のデルタ−シグマ変調器をクロックするクロック信号が、ディザ処理される。図２〜図６に関連して上述した特定の実施形態において、デルタ−シグマ変調器１３２に供給されるようなコンダクタ１４０上のクロック信号ＤＳＭＣの位相は、ディザ処理される。ある例において、全体の受信機回路が検証され、デルタ−シグマ変調器によって生成されたディジタルノイズにより受信チャネルが妨害されているかどうかを決定することが不可能とされたプログラマブルクロックディザリング回路１３３と、研究室で特徴づけられた。受信チャネルが妨害されている場合、妨害が減らされる又は排除されるように、プログラマブルクロックディザリング回路１３３は、ＤＳＭＣクロック信号をディザ処理するために及びディザリングを調整するために、ＳＰＩバス１４１を経由して制御される。プログラマブルクロックディザリング回路１３３の最適のセッティングが、研究室におけるこの経験様式で決定されると、セッティングは受信機回路のプロダクションユニットに記憶される。これにより受信機回路が動作すると、ディジタルベースバンドＩＣ１０４がセッティングを引き出し、ＳＰＩバス１４１を介してセッティングを伝えることによってＲＦトランシーバＩＣ１０３内のプログラマブルクロックディザリング回路１３３を構成する。別の例において、プログラマブルクロックディザリング回路１３３のセッティングは、受信機の動作モードに応じてディジタルベースバンド集積回路１０４による受信機動作の間に変更される。

図７は、別の新しい様態に従う、新しい方法３００のフローチャートである。ディジタル制御情報が受信される（ステップ３０１）。ディジタル制御情報は、例えば、ＲＦトランシーバＩＣ１０３上へＳＰＩバス１４１を経由してディジタルベースバンドＩＣ１０４から受信される。ディジタル制御情報が第１値をもつ場合、フラクショナルＮ ＰＬＬのデルタ−シグマ変調器をクロックするクロック信号は第１の方法でディザ処理される（ステップ３０２）。１つの例において、クロック信号は図４のクロック信号ＤＳＭＣである。ディジタル制御情報が第２値をもつ場合、クロック信号は第２の方法でディザ処理される（ステップ３０３）。ディジタル制御情報が第３値をもつ場合、クロック信号のディザリングが無効にされる（ステップ３０４）。ディジタルベースバンドＩＣ１０４は、ＳＰＩバス１４１を介して適切なディジタル制御情報をＲＦトランシーバＩＣ１０３に送ることによって、クロック信号のディザリングの方法を制御する。実行されるディザリングのタイプは、回路検証及び特性評価の間に、及び／または、モバイル通信デバイス１００の通常動作の間に変更されてもよい。

１つ又は複数の典型的な実施形態において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれら任意の組み合わせによって実現されうる。ソフトウェアによって実現される場合、機能は、コンピュータ読取可能媒体上の１つ又は複数の命令又はコードとして格納又は送信されうる。コンピュータ読取可能媒体は、１つの場所から別の場所へのコンピュータ・プログラムの転送を容易にする任意の媒体を含む通信媒体及びコンピュータ記憶媒体両方を含む。記憶媒体は、コンピュータによってアクセス可能である任意の利用可能な媒体であることができる。限定ではなく一例として、そのようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭあるいはその他の光ディスク記憶媒体、磁気ディスク記憶媒体あるいはその他の磁気記憶媒体、又は、コンピュータによってアクセス可能であり、命令又はデータ構成の形式で望まれるプログラム・コードを搬送又は格納するために用いられることができるその他任意の媒体を備えることができる。また、任意の接続が、コンピュータ読取可能媒体と適切に称される。例えば、ソフトウェアが、ウェブサイト、サーバ、又は、同軸ケーブル、光ファイバー・ケーブル、ツイスト・ペア、ＤＳＬ、あるいは例えば赤外線、無線、及びマイクロ波のような無線技術を用いるその他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバー・ケーブル、ツイスト線ペア、ＤＳＬ、又は、例えば赤外線、無線、及びマイクロ波のような無線技術は、媒体の定義内に含まれる。本明細書で用いられるディスク（disk）及びディスク（disc）は、コンパクト・ディスク（disc）（ＣＤ）、レーザ・ディスク（disc）、光ディスク（disc）、デジタル・バーサタイル・ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、及びブルーレイ・ディスク（disc）を含み、ディスク（disk）は通常データを磁気的に再生するのに対し、ディスク（disc）はレーザによって光的にデータを再生する。上記の組み合わせもまた、コンピュータ読取可能媒体の範囲内に含まれるべきである。

ある特定の実施形態が教授の目的のために上述されるが、この特許文書の教えは、一般的な適用可能性をもち、上述した特定の実施形態に限定されない。いくつかの実施形態において、プログラマブルクロックディザリング回路１３３は、ＤＳＭＣクロック信号の周波数を変更するようにプログラム可能である。図５のディザ回路１３４は連続したロジック要素の列を含むが、一連の位相遅延バージョンの入力クロック信号を提供するその他の方法が、位相ディザ処理された出力バージョンのクロック信号を生成するために用いられてもよい。ローテーショナルディザリングモードでマルチプレクサ１３６によって選択する異なる位相Ｐ１−Ｐ７のレート及び／または序列は、プログラム可能であってもよい。高速クロック信号ＨＳＣとしてＰＬＬ自体によって生成された高周波数信号を用いることよりもむしろ、その他の実施形態において他の場所で生成した高周波数信号がＰＬＬに供給され、高速クロック信号ＨＳＣとして用いられる。上述したディザリング技術の使用は、モバイル通信デバイスに用いることに又は無線受信機及び送信機に用いることに限定されず、むしろフラクショナルＮ ＰＬＬを含むその他のタイプの回路への一般的な適用可能性をもつ。デルタ−シグマ変調器に供給されたクロック信号のディザリングは、デルタ−シグマ変調器が一部である回路の動作モードに応じて回路動作の間に、あるタイプのディザリングから別へと変更されてもよい。それゆえに、上述した特定の実施形態の様々な特徴の組み合わせ、適合及び変更が、以下に示される特許請求の範囲から逸脱することなく実行されてもよい。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
基準クロック信号及びフィードバッククロック信号を受信する位相検出器と、
第１クロック信号を受信し、前記位相検出器に前記フィードバッククロック信号を供給するループディバイダと
を具備し、
前記ループディバイダは、
マルチビットディジタル除数を出力するデルタ−シグマ変調器と、
前記第１クロック信号及び前記マルチビットディジタル除数を受信し、前記フィードバッククロック信号を出力するディバイダと、
前記デルタ−シグマ変調器にディザ処理されたクロック信号を供給するクロックディザリング回路と
を備える位相同期回路（ＰＬＬ）回路。
［Ｃ２］
前記デルタ−シグマ変調器は、
前記ループディバイダの前記ディバイダが、前記フィードバッククロック信号を生成するためにフラクショナルＮ除数で前記第１クロック信号を周波数分割するように、前記マルチビットディジタル除数を変更する、Ｃ１に記載のＰＬＬ回路。
［Ｃ３］
前記ディザ処理されたクロック信号は、
擬似ランダム様式でディザ処理される特徴をもつ、Ｃ１に記載のＰＬＬ回路。
［Ｃ４］
前記ディザされたクロック信号は、
スムースリー変更様式でディザ処理される特徴をもつ、Ｃ１に記載のＰＬＬ回路。
［Ｃ５］
前記特徴は、
位相である、Ｃ４に記載のＰＬＬ回路。
［Ｃ６］
前記デルタ−シグマ変調器は、
前記ディザ処理されたクロック信号によってクロックされる連続したディジタルロジックの量を含む、Ｃ１に記載のＰＬＬ回路。
［Ｃ７］
前記クロックディザリング回路は、
プログラマブルである、Ｃ１に記載のＰＬＬ回路。
［Ｃ８］
前記クロックディザリング回路は、
前記フィードバッククロック信号を受信し、
前記クロックディザリング回路も、
別のクロック信号を受信し、
その他のクロック信号は、
前記フィードバッククロック信号の周波数よりも高い周波数をもつ、Ｃ１に記載のＰＬＬ回路。
［Ｃ９］
前記ＰＬＬ回路は、
シリアルバスインターフェース回路につながれ、
前記シリアルバスインターフェース回路は、
前記クロックディザリング回路にディジタル制御情報を供給する、Ｃ１に記載のＰＬＬ回路。
［Ｃ１０］
前記クロックディザリング回路は、
ディジタル制御情報を受信し、
前記ディジタル制御情報が第１値をもつ場合、前記クロックディザリング回路は第１の方法で前記ディザ処理されたクロック信号をディザ処理するのに対して、前記ディジタル制御情報が第２値をもつ場合、前記クロックディザリング回路は第２の方法で前記ディザ処理されたクロック信号をディザ処理する、Ｃ１に記載のＰＬＬ回路。
［Ｃ１１］
前記クロックディザリング回路は、
ディジタル制御情報を受信し、
前記ディジタル制御情報が第１値をもつ場合、前記ディザ処理されたクロック信号がディザ処理されないように、前記クロックディザリング回路が前記ディザ処理されたクロック信号を出力するのに対して、前記ディジタル制御情報が第２値をもつ場合、前記ディザ処理されたクロック信号がディザ処理されるように、前記クロックディザリング回路がディザ処理された信号を出力する、Ｃ１に記載のＰＬＬ回路。
［Ｃ１２］
前記クロックディザリング回路は、
ディジタル制御情報を受信し、
前記ディジタル制御情報が第１値をもつ場合、前記ディザ処理されたクロック信号の特徴は比較的速やかにディザ処理されるのに対して、前記ディジタル制御情報が第２値をもつ場合、前記ディザ処理されたクロック信号の特徴は比較的ゆっくりとディザ処理される、Ｃ１に記載のＰＬＬ回路。
［Ｃ１３］
ループディバイダと、
位相ディザ処理されたクロック信号を受信し、前記ループディバイダにマルチビットディジタル値を出力するデルタ−シグマ変調器と
を具備し、
前記ループディバイダ及び前記デルタ−シグマ変調器が位相同期回路の一部である回路。
［Ｃ１４］
（ａ）位相同期回路のデルタ−シグマ変調器に供給されたクロック信号をディザ処理することを具備する方法。
［Ｃ１５］
（ｂ）ディジタル制御信号を受信することを更に具備し、
前記ディジタル制御信号が第１値をもつ場合、前記クロック信号は第１の方法における（ａ）でディザ処理されるが、前記ディジタル制御信号が第２値をもつ場合、前記クロック信号は第２の方法における（ａ）でディザ処理される、Ｃ１４に記載の方法。
［Ｃ１６］
前記ディジタル制御信号が、
前記第１値から前記第２値に変更される、Ｃ１５に記載の方法。
［Ｃ１７］
（ｂ）ディジタル制御信号を受信することを更に具備し、
前記ディジタル制御信号が第１値をもつ場合、前記クロック信号はディザ処理されるが、前記ディジタル制御情報が第２値を持つ場合、前記クロック信号はディザ処理されない、Ｃ１４に記載の方法。
［Ｃ１８］
前記クロック信号が擬似ランダム様式でディザ処理される特徴をもつように、前記クロック信号は（ａ）でディザ処理される、Ｃ１４に記載の方法。
［Ｃ１９］
前記クロック信号がスムースリー変更様式でディザ処理される特徴をもつように、前記クロック信号は（ａ）でディザ処理される、Ｃ１４に記載の方法。
［Ｃ２０］
（ｂ）無線信号を受信するために受信機内の位相同期回路を用いることと、
（ｃ）前記位相同期回路によって受信機内に持ち込まれたノイズの量を減らすために（ａ）のディザリングを調整することと
を更に具備する、Ｃ１４に記載の方法。
［Ｃ２１］
前記（ａ）のディザリングは、
前記クロック信号の位相のディザリングである、Ｃ１４に記載の方法。
［Ｃ２２］
ループディバイダを備える位相同期回路を具備し、
前記ループディバイダが、
デルタ−シグマ変調器と、
前記デルタ−シグマ変調器に供給されたクロック信号をディザ処理する手段と
を含む回路。
［Ｃ２３］
前記手段は、
ディジタル制御情報を受信するための手段であり、
前記ディジタル制御情報が第１値をもつ場合、前記手段が第１の方法で前記クロック信号をディザ処理するのに対して、前記ディジタル制御情報が第２値をもつ場合、前記手段が第２の方法で前記クロック信号をディザ処理する、Ｃ２２に記載の回路。
［Ｃ２４］
前記手段は、
シリアルバスからの前記ディジタル制御情報を受信するための手段である、Ｃ２２に記載の回路。

Claims (36)

1. 基準クロック信号及びフィードバッククロック信号を受信する位相検出器と、
   第１クロック信号を受信し、前記位相検出器に前記フィードバッククロック信号を供給するループディバイダと
   を具備し、
   前記ループディバイダは、
   マルチビットディジタル除数を出力するデルタ−シグマ変調器と、
   前記第１クロック信号及び前記マルチビットディジタル除数を受信し、前記フィードバッククロック信号を出力するディバイダと、
   前記デルタ−シグマ変調器にディザ処理されたクロック信号を供給するクロックディザリング回路と
   を備え、
   前記クロックディザリング回路は、
   疑似ランダムディザリング及びローテーショナルディザリングから成るグループからディザリングモードの動作を選択するためのマルチプレクサを備える位相同期回路（ＰＬＬ）回路。
2. 前記デルタ−シグマ変調器は、
   前記ループディバイダの前記ディバイダが、前記フィードバッククロック信号を生成するためにフラクショナルＮ除数で前記第１クロック信号を周波数分割するように、前記マルチビットディジタル除数を変更する、請求項１に記載のＰＬＬ回路。
3. 前記ディザ処理されたクロック信号は、
   擬似ランダム様式でディザ処理される特徴をもつ、請求項１に記載のＰＬＬ回路。
4. 前記ディザされたクロック信号は、
   スムースリー変更様式でディザ処理される特徴をもつ、請求項１に記載のＰＬＬ回路。
5. 前記特徴は、
   位相である、請求項４に記載のＰＬＬ回路。
6. 前記ディザ回路は、
   高速クロック信号によってクロックされる連続したディジタルロジックの量を含む、請求項１に記載のＰＬＬ回路。
7. 前記クロックディザリング回路は、
   プログラマブルである、請求項１に記載のＰＬＬ回路。
8. 前記クロックディザリング回路は、
   前記フィードバッククロック信号を受信し、
   前記クロックディザリング回路も、
   別のクロック信号を受信し、
   その他のクロック信号は、
   前記フィードバッククロック信号の周波数よりも高い周波数をもつ、請求項１に記載のＰＬＬ回路。
9. 前記ＰＬＬ回路は、
   シリアルバスインターフェース回路につながれ、
   前記シリアルバスインターフェース回路は、
   前記クロックディザリング回路にディジタル制御情報を供給する、請求項１に記載のＰＬＬ回路。
10. 前記クロックディザリング回路は、
    ディジタル制御情報を受信し、
    前記ディジタル制御情報が第１値をもつ場合、前記クロックディザリング回路は第１の方法で前記ディザ処理されたクロック信号をディザ処理するのに対して、前記ディジタル制御情報が第２値をもつ場合、前記クロックディザリング回路は第２の方法で前記ディザ処理されたクロック信号をディザ処理する、請求項１に記載のＰＬＬ回路。
11. 前記クロックディザリング回路は、
    ディジタル制御情報を受信し、
    前記ディジタル制御情報が第１値をもつ場合、前記ディザ処理されたクロック信号がディザ処理されないように、前記クロックディザリング回路が前記ディザ処理されたクロック信号を出力するのに対して、前記ディジタル制御情報が第２値をもつ場合、前記ディザ処理されたクロック信号がディザ処理されるように、前記クロックディザリング回路がディザ処理された信号を出力する、請求項１に記載のＰＬＬ回路。
12. 前記クロックディザリング回路は、
    ディジタル制御情報を受信し、
    前記ディジタル制御情報が第１値をもつ場合、前記ディザ処理されたクロック信号の特徴は、前記ディジタル制御情報が第２値を有してディザ処理される場合より比較的速やかにディザ処理されるのに対して、前記ディジタル制御情報が前記第２値をもつ場合、前記ディザ処理されたクロック信号の特徴は、前記ディジタル制御情報が第１値を有してディザ処理される場合より比較的ゆっくりとディザ処理される、請求項１に記載のＰＬＬ回路。
13. ループディバイダと、
    位相ディザ処理されたクロック信号を受信し、前記ループディバイダにマルチビットディジタル値を出力するデルタ−シグマ変調器と
    を具備し、
    前記ループディバイダ及び前記デルタ−シグマ変調器が位相同期回路の一部であり、
    前記位相ディザ処理されたクロック信号を供給するプログラマブルクロックディザリング回路は、
    ディザ回路を備え、
    前記ディザ回路は、
    疑似ランダムディザリング及びローテーショナルディザリングから成るグループからディザリングモードの動作を選択するためのマルチプレクサを備える回路。
14. 疑似ランダムディザリング及びローテーショナルディザリングから成るグループからディザリングモードの動作を選択することと、
    前記選択されたディザリングモードの動作にしたがって、位相同期回路のデルタ−シグマ変調器に供給されたクロック信号をディザ処理することと
    を具備し、
    前記クロック信号をディザ処理することは、
    高速クロック信号によって複数の連続したロジック要素をクロックすることと、
    前記デルタ−シグマ変調器に供給される前記クロック信号に前記複数の連続したロジック要素のうちの１つからの出力を多重化することと
    を備える方法。
15. ディジタル制御信号を受信することを更に具備し、
    前記ディジタル制御信号値は、前記ディザリングモードの動作を選択する、請求項１４に記載の方法。
16. 前記ディジタル制御信号が、
    前記第１値から前記第２値に変更される、請求項１５に記載の方法。
17. 前記クロック信号が擬似ランダム様式でディザ処理される特徴をもつように、前記クロック信号はディザ処理される、請求項１４に記載の方法。
18. 前記クロック信号がスムースリー変更様式でディザ処理される特徴をもつように、前記クロック信号はディザ処理される、請求項１４に記載の方法。
19. 無線信号を受信するために受信機内の位相同期回路を用いることと、
    前記位相同期回路によって受信機内に持ち込まれたノイズの量を減らすために前記位相同期回路の前記デルタ−シグマ変調器に供給される前記クロック信号のディザリングを調整することと
    を更に具備する、請求項１４に記載の方法。
20. 前記位相同期回路の前記デルタ−シグマ変調器に供給される前記クロック信号のディザリングは、
    前記クロック信号の位相のディザリングである、請求項１４に記載の方法。
21. ループディバイダを備える位相同期回路を具備し、
    前記ループディバイダが、
    デルタ−シグマ変調器と、
    デルタ−シグマ変調器クロック信号（ＤＳＭＣ）を生成する手段を含む、前記デルタ−シグマ変調器に供給されたクロック信号をディザ処理する手段と
    を備え、
    前記ＤＳＭＣを生成する手段は、
    疑似ランダムディザリング及びローテーショナルディザリングから成るグループからディザリングモードの動作を選択する手段を備える回路。
22. 前記手段は、
    ディジタル制御情報を受信するための手段であり、
    前記ディジタル制御情報が第１値をもつ場合、前記デルタ−シグマ変調器に供給されるクロック信号をディザ処理する手段が第１の方法で前記クロック信号をディザ処理するのに対して、前記ディジタル制御情報が第２値をもつ場合、前記手段が第２の方法で前記クロック信号をディザ処理する、請求項２１に記載の回路。
23. 前記デルタ−シグマ変調器に供給されるクロック信号をディザ処理する手段は、
    シリアルバスからの前記ディジタル制御情報を受信するための手段である、請求項２１に記載の回路。
24. 疑似ランダムディザリング及びローテーショナルディザリングから成るグループからディザリングモードの動作を選択する手段と、
    前記選択されたディザリングモードの動作にしたがって、位相同期回路のデルタ−シグマ変調器に供給されるクロック信号をディザ処理する手段と
    を具備し、
    前記クロック信号をディザ処理する手段は、
    高速クロック信号によって複数の連続したロジック要素をクロックする手段と、
    前記デルタ−シグマ変調器に供給される前記クロック信号に前記複数の連続したロジック要素のうちの１つからの出力を多重化する手段と
    を備える回路。
25. ディジタル制御信号を受信する手段を更に具備し、
    前記受信されたディジタル制御信号値は、前記ディザリングモードの動作を選択する、請求項２４に記載の回路。
26. 前記ディジタル制御信号が、
    前記第１値から前記第２値に変更される、請求項２５に記載の回路。
27. 前記クロック信号をディザ処理する手段は、
    疑似ランダム様式に前記クロック信号をディザ処理する手段を備える、請求項２４に記載の回路。
28. 前記クロック信号をディザ処理する手段は、
    スムースリー変更様式に前記クロック信号をディザ処理する手段を備える、請求項２４に記載の回路。
29. 無線信号を受信するために受信機内の位相同期回路を用いる手段と、
    前記位相同期回路によって受信機内に持ち込まれたノイズの量を減らすために、前記クロック信号をディザ処理する手段を調整する手段と
    を更に具備する、請求項２４に記載の回路。
30. 前記クロック信号をディザ処理する手段は、
    前記クロック信号の位相をディザ処理する手段を備える、請求項２４に記載の回路。
31. 電気的なデバイスプロセッサに動作を実行させるように構成され、そこに記憶されたプロセッサ実行可能なソフトウェア命令を有するプロセッサ可読記憶媒体であって、
    前記電気的なデバイスプロセッサに動作を実行させるように構成され、そこに記憶されたプロセッサ実行可能なソフトウェア命令は、
    疑似ランダムディザリング及びローテーショナルディザリングから成るグループかディザリングモードの動作を選択することと、
    前記選択されたディザリングモードの動作にしたがって、位相同期回路のデルタ−シグマ変調器に供給されるクロック信号をディザ処理することと、
    高速クロック信号によって複数の連続したロジック要素をクロックすることと、
    前記デルタ−シグマ変調器に供給される前記クロック信号に前記複数の連続したロジック要素のうちの１つからの出力を多重化することと
    を具備する、プロセッサ可読記憶媒体。
32. 前記電気的なデバイスプロセッサに動作を実行させるように構成され、そこに記憶されたプロセッサ実行可能なソフトウェア命令は、
    ディジタル制御信号を受信することを更に具備し、
    前記ディジタル制御信号値は、
    前記ディザリングモードの動作を選択する、請求項３１に記載のプロセッサ可読記憶媒体。
33. 前記電気的なデバイスプロセッサに動作を実行させるように構成され、そこに記憶されたプロセッサ実行可能なソフトウェア命令は、
    疑似ランダム様式で前記クロック信号をディザ処理することを更に具備する、請求項３１に記載のプロセッサ可読記憶媒体。
34. 前記電気的なデバイスプロセッサに動作を実行させるように構成され、そこに記憶されたプロセッサ実行可能なソフトウェア命令は、
    スムースリー変更様式で前記クロック信号をディザ処理することを更に具備する、請求項３１に記載のプロセッサ可読媒体。
35. 前記電気的なデバイスプロセッサに動作を実行させるように構成され、そこに記憶されたプロセッサ実行可能なソフトウェア命令は、
    前記位相同期回路によって受信機内に持ち込まれたノイズの量を減らすために、前記クロック信号のディザリングを調整することを更に具備する、請求項３１に記載のプロセッサ可読媒体。
36. 前記電気的なデバイスプロセッサに動作を実行させるように構成され、そこに記憶されたプロセッサ実行可能なソフトウェア命令は、
    前記クロック信号の位相をディザ処理することを更に具備する、請求項３１に記載のプロセッサ可読媒体。

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