JP3461799B2 - デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ - Google Patents
デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、デルタ・シグマ変
調型分数分周ＰＬＬ周波数シンセサイザとその応用に関
するものである。
調型分数分周ＰＬＬ周波数シンセサイザとその応用に関
するものである。
【０００２】
【従来の技術】デルタ・シグマ（ΔΣ）変調器は、出力
に現れる量子化雑音を遅延器経由で入力に帰還する回路
構成を有し、シグマ・デルタ（ΣΔ）変調器と呼ばれた
り、量子化雑音を高周波域に偏らせる作用からノイズシ
ェーパと呼ばれたりする。
に現れる量子化雑音を遅延器経由で入力に帰還する回路
構成を有し、シグマ・デルタ（ΣΔ）変調器と呼ばれた
り、量子化雑音を高周波域に偏らせる作用からノイズシ
ェーパと呼ばれたりする。
【０００３】位相同期ループ（ＰＬＬ）で構成された周
波数シンセサイザを携帯電話等に利用する場合、多くの
使用可能バンドを確保するため、出力周波数を基準信号
の周波数より小さいステップサイズで切り換えることが
要求される。この要求を満たすものとしてΔΣ変調型分
数分周ＰＬＬ周波数シンセサイザが知られており、その
一例が米国特許第５，０７０，３１０号に示されてい
る。このＰＬＬ周波数シンセサイザでは、電圧制御発振
器の出力を分周して位相比較器へ帰還するための分数分
周器がΔΣ変調器を備えており、このΔΣ変調器に分周
データのうちの分数部分（非整数部分）を表すデジタル
値Ｆが与えられるようになっている。
波数シンセサイザを携帯電話等に利用する場合、多くの
使用可能バンドを確保するため、出力周波数を基準信号
の周波数より小さいステップサイズで切り換えることが
要求される。この要求を満たすものとしてΔΣ変調型分
数分周ＰＬＬ周波数シンセサイザが知られており、その
一例が米国特許第５，０７０，３１０号に示されてい
る。このＰＬＬ周波数シンセサイザでは、電圧制御発振
器の出力を分周して位相比較器へ帰還するための分数分
周器がΔΣ変調器を備えており、このΔΣ変調器に分周
データのうちの分数部分（非整数部分）を表すデジタル
値Ｆが与えられるようになっている。
【０００４】また、ΔΣ変調器を備えた高精度のデジタ
ル・アナログ（Ｄ／Ａ）変換器、すなわちΔΣ変調型Ｄ
／Ａ変換器がオーディオ機器等で利用されている。
ル・アナログ（Ｄ／Ａ）変換器、すなわちΔΣ変調型Ｄ
／Ａ変換器がオーディオ機器等で利用されている。
【０００５】
【発明が解決しようとする課題】従来のΔΣ変調型分数
分周ＰＬＬ周波数シンセサイザによれば、位相比較器に
与えられる基準信号の周波数をＦｒｅｆとし、分周デー
タのうちの分数部分を表すデジタル値Ｆがｎ（ｎは整
数）ビットのバイナリデータであるものとすると、Ｆｒ
ｅｆ×（Ｆ／２n）に等しい出力周波数ステップサイズ
を実現することができる。ところが、ある特定のＦ値
（例えばＦ＝２n-1）をΔΣ変調器が受け取ったときに
量子化雑音が特定の周波数に集中する結果、スプリアス
信号が発生してしまうという問題点が以前から指摘され
ていた。そこで、従来はｎ値を大きくとり（上記米国特
許の例ではＦｒｅｆ＝２６ＭＨｚ、ｎ＝２４）、その上
で問題となるＦ値に代えてＦ＋１又はＦ−１のいずれか
一方の値をとるようにしていた。したがって、(1) 回路
規模が増大する、(2) 出力周波数が希望周波数より若干
ずれるという課題があった。
分周ＰＬＬ周波数シンセサイザによれば、位相比較器に
与えられる基準信号の周波数をＦｒｅｆとし、分周デー
タのうちの分数部分を表すデジタル値Ｆがｎ（ｎは整
数）ビットのバイナリデータであるものとすると、Ｆｒ
ｅｆ×（Ｆ／２n）に等しい出力周波数ステップサイズ
を実現することができる。ところが、ある特定のＦ値
（例えばＦ＝２n-1）をΔΣ変調器が受け取ったときに
量子化雑音が特定の周波数に集中する結果、スプリアス
信号が発生してしまうという問題点が以前から指摘され
ていた。そこで、従来はｎ値を大きくとり（上記米国特
許の例ではＦｒｅｆ＝２６ＭＨｚ、ｎ＝２４）、その上
で問題となるＦ値に代えてＦ＋１又はＦ−１のいずれか
一方の値をとるようにしていた。したがって、(1) 回路
規模が増大する、(2) 出力周波数が希望周波数より若干
ずれるという課題があった。
【０００６】従来のΔΣ変調型Ｄ／Ａ変換器でも、ΔΣ
変調器のデジタル入力に依存した上記と同様のスプリア
ス不具合があった。
変調器のデジタル入力に依存した上記と同様のスプリア
ス不具合があった。
【０００７】本発明の目的は、ΔΣ変調器のデジタル入
力ビット幅を大きくしなくとも上記スプリアス不具合を
解消でき、かつ希望出力周波数を得られる回路を構成す
ることにある。
力ビット幅を大きくしなくとも上記スプリアス不具合を
解消でき、かつ希望出力周波数を得られる回路を構成す
ることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、分数分周器を含んだＰＬＬで構成された
周波数シンセサイザにおいて、前記分数分周器は、与え
られた分周データを保持するためのラッチと、ΔΣ変調
器と、前記ラッチと前記ΔΣ変調器との間に介在し、前
記分周データのうちの分数部分を表すデジタル入力を前
記ラッチから受け取り、前記デジタル入力から離散的に
変化しかつ時間平均が前記デジタル入力と一致するデジ
タル出力を前記ΔΣ変調器へ供給するためのデジタルデ
ィザ回路と、前記分周データのうちの整数部分と前記Δ
Σ変調器の出力とに基づいて分数分周動作を実行するた
めの回路手段とを備えた構成を採用することとしたもの
である。これにより、当該デジタル入力のビット幅を大
きくしなくとも、特定周波数への量子化雑音の集中を抑
止することができる。この分数分周ＰＬＬ周波数シンセ
サイザは、携帯電話等への応用が可能である。
め、本発明は、分数分周器を含んだＰＬＬで構成された
周波数シンセサイザにおいて、前記分数分周器は、与え
られた分周データを保持するためのラッチと、ΔΣ変調
器と、前記ラッチと前記ΔΣ変調器との間に介在し、前
記分周データのうちの分数部分を表すデジタル入力を前
記ラッチから受け取り、前記デジタル入力から離散的に
変化しかつ時間平均が前記デジタル入力と一致するデジ
タル出力を前記ΔΣ変調器へ供給するためのデジタルデ
ィザ回路と、前記分周データのうちの整数部分と前記Δ
Σ変調器の出力とに基づいて分数分周動作を実行するた
めの回路手段とを備えた構成を採用することとしたもの
である。これにより、当該デジタル入力のビット幅を大
きくしなくとも、特定周波数への量子化雑音の集中を抑
止することができる。この分数分周ＰＬＬ周波数シンセ
サイザは、携帯電話等への応用が可能である。
【０００９】
【発明の実施の形態】図１は、本発明に係るΔΣ変調型
分数分周ＰＬＬ周波数シンセサイザを応用した携帯電話
の構成例を示している。図１の携帯電話１において、２
は本発明に係るΔΣ変調型分数分周ＰＬＬ周波数シンセ
サイザ、３は分周器（ＤＩＶ）、４は変調・復調器（ミ
キサ）、５はゲインコントロールアンプ（ＧＣＡ）、６
はローパスフィルタ（ＬＰＦ）、７はアナログ・デジタ
ル（Ａ／Ｄ）変換器、８はデジタル・アナログ（Ｄ／
Ａ）変換器、９はベースバンドＬＳＩ、１０はスピー
カ、１１はマイクロフォン、１２は切り換えスイッチ、
１３はアンテナ、１４はローノイズアンプ（ＬＮＡ）、
１５はドライバアンプである。ＦｏはΔΣ変調型分数分
周ＰＬＬ周波数シンセサイザ２の出力信号を表してい
る。
分数分周ＰＬＬ周波数シンセサイザを応用した携帯電話
の構成例を示している。図１の携帯電話１において、２
は本発明に係るΔΣ変調型分数分周ＰＬＬ周波数シンセ
サイザ、３は分周器（ＤＩＶ）、４は変調・復調器（ミ
キサ）、５はゲインコントロールアンプ（ＧＣＡ）、６
はローパスフィルタ（ＬＰＦ）、７はアナログ・デジタ
ル（Ａ／Ｄ）変換器、８はデジタル・アナログ（Ｄ／
Ａ）変換器、９はベースバンドＬＳＩ、１０はスピー
カ、１１はマイクロフォン、１２は切り換えスイッチ、
１３はアンテナ、１４はローノイズアンプ（ＬＮＡ）、
１５はドライバアンプである。ＦｏはΔΣ変調型分数分
周ＰＬＬ周波数シンセサイザ２の出力信号を表してい
る。
【００１０】図２は、図１中のΔΣ変調型分数分周ＰＬ
Ｌ周波数シンセサイザ２の詳細構成例を示している。図
２において、２１は基準周波数源、２２はカップリング
コンデンサ、２３はリファレンス分周器（Ｒ）、２４は
位相比較器（ＰＤ）、２５はチャージポンプ（ＣＰ）、
２６はローパスフィルタ（ＬＰＦ）、２７は電圧制御発
振器（ＶＣＯ）、２８は分数分周器である。これら位相
比較器２４、チャージポンプ２５、ローパスフィルタ２
６、電圧制御発振器２７及び分数分周器２８は、位相同
期ループ（ＰＬＬ）を構成している。分数分周器２８
は、ラッチ３１と、デジタルディザ回路３２と、ΔΣ変
調器３３と、加算器３４と、プリスケーラ３５と、Ａカ
ウンタ３６と、Ｎカウンタ３７と、モジュラス・コント
ローラ３８とを備えている。
Ｌ周波数シンセサイザ２の詳細構成例を示している。図
２において、２１は基準周波数源、２２はカップリング
コンデンサ、２３はリファレンス分周器（Ｒ）、２４は
位相比較器（ＰＤ）、２５はチャージポンプ（ＣＰ）、
２６はローパスフィルタ（ＬＰＦ）、２７は電圧制御発
振器（ＶＣＯ）、２８は分数分周器である。これら位相
比較器２４、チャージポンプ２５、ローパスフィルタ２
６、電圧制御発振器２７及び分数分周器２８は、位相同
期ループ（ＰＬＬ）を構成している。分数分周器２８
は、ラッチ３１と、デジタルディザ回路３２と、ΔΣ変
調器３３と、加算器３４と、プリスケーラ３５と、Ａカ
ウンタ３６と、Ｎカウンタ３７と、モジュラス・コント
ローラ３８とを備えている。
【００１１】図２のΔΣ変調型分数分周ＰＬＬ周波数シ
ンセサイザ２では、分数分周器２８が電圧制御発振器２
７の出力信号Ｆｏを分周する。この分周により得られた
比較信号Ｆｄｉｖは、位相比較器２４へ帰還される。位
相比較器２４は基準信号Ｆｒｅｆと比較信号Ｆｄｉｖと
の位相差を検出し、その位相差に応じたパルス幅の電圧
パルスが位相比較器２４からチャージポンプ２５に送ら
れる。チャージポンプ２５は、位相比較器２４の出力に
応じて、電流の吐き出し、吸い込み、又はハイインピー
ダンスのいずれかの状態となり、チャージポンプ出力電
流をローパスフィルタ２６に与える。このチャージポン
プ出力電流はローパスフィルタ２６で平滑化、電圧変換
されて、電圧制御発振器２７の制御電圧となる。
ンセサイザ２では、分数分周器２８が電圧制御発振器２
７の出力信号Ｆｏを分周する。この分周により得られた
比較信号Ｆｄｉｖは、位相比較器２４へ帰還される。位
相比較器２４は基準信号Ｆｒｅｆと比較信号Ｆｄｉｖと
の位相差を検出し、その位相差に応じたパルス幅の電圧
パルスが位相比較器２４からチャージポンプ２５に送ら
れる。チャージポンプ２５は、位相比較器２４の出力に
応じて、電流の吐き出し、吸い込み、又はハイインピー
ダンスのいずれかの状態となり、チャージポンプ出力電
流をローパスフィルタ２６に与える。このチャージポン
プ出力電流はローパスフィルタ２６で平滑化、電圧変換
されて、電圧制御発振器２７の制御電圧となる。
【００１２】次に、分数分周器２８の動作を説明する。
図２の構成によれば、電圧制御発振器２７の出力信号Ｆ
ｏがプリスケーラ３５で（Ｐ＋１）分周された後、Ａカ
ウンタ３６及びＮカウンタ３７に入力される。Ａカウン
タ３６は（Ｐ＋１）分周された電圧制御発振器２７の出
力信号ＦｏをＡカウントした後にパルスを出力し、モジ
ュラス・コントローラ３８がプリスケーラ３５の分周数
を（Ｐ＋１）からＰに切り換える。次に、Ｎカウンタ３
７はＰ分周された電圧制御発振器２７の出力信号Ｆｏを
（Ｎ−Ａ）カウントした後、パルスを位相比較器２４及
びモジュラス・コントローラ３８に出力し、プリスケー
ラ３５の分周数が（Ｐ＋１）に切り換わる。
図２の構成によれば、電圧制御発振器２７の出力信号Ｆ
ｏがプリスケーラ３５で（Ｐ＋１）分周された後、Ａカ
ウンタ３６及びＮカウンタ３７に入力される。Ａカウン
タ３６は（Ｐ＋１）分周された電圧制御発振器２７の出
力信号ＦｏをＡカウントした後にパルスを出力し、モジ
ュラス・コントローラ３８がプリスケーラ３５の分周数
を（Ｐ＋１）からＰに切り換える。次に、Ｎカウンタ３
７はＰ分周された電圧制御発振器２７の出力信号Ｆｏを
（Ｎ−Ａ）カウントした後、パルスを位相比較器２４及
びモジュラス・コントローラ３８に出力し、プリスケー
ラ３５の分周数が（Ｐ＋１）に切り換わる。
【００１３】電圧制御発振器２７の出力信号Ｆｏの分周
数は、Ａカウンタ３６がパルスを出力するまでは（Ｐ＋
１）×Ａであり、Ｎカウンタ３７がパルスを出力するま
ではＰ×（Ｎ−Ａ）である。したがって、出力信号及び
基準信号の周波数を各々Ｆｏ、Ｆｒｅｆとすれば、 Ｆｏ＝（（Ｐ＋１）×Ａ＋Ｐ×（Ｎ−Ａ））×Ｆｒｅｆ ＝（Ｐ×Ｎ＋Ａ）×Ｆｒｅｆ …（１） が成り立つ。Ｐ＝２n（ｎは整数）であっても、式
（１）中のＡを変化させることで使用可能バンド数を多
くできる。
数は、Ａカウンタ３６がパルスを出力するまでは（Ｐ＋
１）×Ａであり、Ｎカウンタ３７がパルスを出力するま
ではＰ×（Ｎ−Ａ）である。したがって、出力信号及び
基準信号の周波数を各々Ｆｏ、Ｆｒｅｆとすれば、 Ｆｏ＝（（Ｐ＋１）×Ａ＋Ｐ×（Ｎ−Ａ））×Ｆｒｅｆ ＝（Ｐ×Ｎ＋Ａ）×Ｆｒｅｆ …（１） が成り立つ。Ｐ＝２n（ｎは整数）であっても、式
（１）中のＡを変化させることで使用可能バンド数を多
くできる。
【００１４】更に使用可能バンド数を多くするためにΔ
Σ変調器３３が設けられており、スプリアス不具合の解
消のためにラッチ３１とΔΣ変調器３３との間にデジタ
ルディザ回路３２が介在している。ラッチ３１は、与え
られた分周データＤＡＴＡを保持する。ＣＬＯＣＫはク
ロック信号、ＳＴＲＯＢＥはストローブ信号である。分
周データＤＡＴＡは、整数部分を表すデジタル値Ｍと、
分数部分（非整数部分）を表すデジタル値Ｆとを含んで
いる。ここに、Ｆ値はｎビットのバイナリデータであ
る。デジタルディザ回路３２は、ラッチ３１からＦ値を
受け取り、当該Ｆ値から離散的に変化しかつ時間平均が
当該Ｆ値と一致するデジタル出力をΔΣ変調器３３へ供
給する。具体的には、ある整数値をｋ（例えばｋ＝１）
とするとき、デジタルディザ回路３２は、ΔΣ変調器３
３へ供給するデジタル出力をＦ＋ｋとＦ−ｋとに周期的
に変化させる。そして、ラッチ３１から与えられたＭ値
とΔΣ変調器３３の出力とに基づいて、上記プリスケー
ラ３５、Ａカウンタ３６及びＮカウンタ３７による分数
分周動作が実行される。その結果、 Ｆｏ＝（（Ｐ×Ｎ＋Ａ）＋Ｆ／２n）×Ｆｒｅｆ …（２） が成り立ち、Ｆｒｅｆ×（Ｆ／２n）に等しい出力周波
数ステップサイズが実現する。つまり、通常動作時にお
いては出力信号の平均の周波数Ｆｏを、基準信号の周波
数Ｆｒｅｆよりも小さいステップサイズで切り換えるこ
とができ、基準周波数Ｆｒｅｆを大きく設定できるた
め、良好なロックアップ特性を有するＰＬＬ周波数シン
セサイザが得られる。
Σ変調器３３が設けられており、スプリアス不具合の解
消のためにラッチ３１とΔΣ変調器３３との間にデジタ
ルディザ回路３２が介在している。ラッチ３１は、与え
られた分周データＤＡＴＡを保持する。ＣＬＯＣＫはク
ロック信号、ＳＴＲＯＢＥはストローブ信号である。分
周データＤＡＴＡは、整数部分を表すデジタル値Ｍと、
分数部分（非整数部分）を表すデジタル値Ｆとを含んで
いる。ここに、Ｆ値はｎビットのバイナリデータであ
る。デジタルディザ回路３２は、ラッチ３１からＦ値を
受け取り、当該Ｆ値から離散的に変化しかつ時間平均が
当該Ｆ値と一致するデジタル出力をΔΣ変調器３３へ供
給する。具体的には、ある整数値をｋ（例えばｋ＝１）
とするとき、デジタルディザ回路３２は、ΔΣ変調器３
３へ供給するデジタル出力をＦ＋ｋとＦ−ｋとに周期的
に変化させる。そして、ラッチ３１から与えられたＭ値
とΔΣ変調器３３の出力とに基づいて、上記プリスケー
ラ３５、Ａカウンタ３６及びＮカウンタ３７による分数
分周動作が実行される。その結果、 Ｆｏ＝（（Ｐ×Ｎ＋Ａ）＋Ｆ／２n）×Ｆｒｅｆ …（２） が成り立ち、Ｆｒｅｆ×（Ｆ／２n）に等しい出力周波
数ステップサイズが実現する。つまり、通常動作時にお
いては出力信号の平均の周波数Ｆｏを、基準信号の周波
数Ｆｒｅｆよりも小さいステップサイズで切り換えるこ
とができ、基準周波数Ｆｒｅｆを大きく設定できるた
め、良好なロックアップ特性を有するＰＬＬ周波数シン
セサイザが得られる。
【００１５】図３は、図２中のデジタルディザ回路３２
の詳細構成例を示している。図３において、４１は１／
２分周器、４２はセレクタ、４３は加算器である。１／
２分周器４１は、前記比較信号Ｆｄｉｖが有する周波数
の半分の周波数を有するクロック信号ＤＦｄｉｖを生成
する。セレクタ４２は、このクロック信号ＤＦｄｉｖを
Ｓ入力として受け取り、当該Ｓ入力の論理レベルがロー
（Ｌｏｗ）である場合には正の定数値「＋ｋ（Ａ入
力）」を、当該Ｓ入力の論理レベルがハイ（Ｈｉｇｈ）
である場合には負の定数値「−ｋ（Ｂ入力）」をという
具合に、正・負の定数値を交互にＹ出力として選択す
る。加算器４３は、Ａ入力として前記ラッチ３１からＦ
値を、Ｂ入力として前記セレクタ４２から定数値「±
ｋ」をそれぞれ受け取り、比較信号Ｆｄｉｖの立ち上が
りパルスがＣＫ入力として与えられた時に加算Ａ＋Ｂを
実行することにより、Ｙ出力をＦ＋ｋとＦ−ｋとに周期
的に変化させる。そして、この加算器４３のＹ出力、す
なわちＦ±ｋがΔΣ変調器３３へ供給されるようになっ
ている。図４（ａ）〜（ｄ）は、以上のデジタルディザ
回路３２の動作を示している。
の詳細構成例を示している。図３において、４１は１／
２分周器、４２はセレクタ、４３は加算器である。１／
２分周器４１は、前記比較信号Ｆｄｉｖが有する周波数
の半分の周波数を有するクロック信号ＤＦｄｉｖを生成
する。セレクタ４２は、このクロック信号ＤＦｄｉｖを
Ｓ入力として受け取り、当該Ｓ入力の論理レベルがロー
（Ｌｏｗ）である場合には正の定数値「＋ｋ（Ａ入
力）」を、当該Ｓ入力の論理レベルがハイ（Ｈｉｇｈ）
である場合には負の定数値「−ｋ（Ｂ入力）」をという
具合に、正・負の定数値を交互にＹ出力として選択す
る。加算器４３は、Ａ入力として前記ラッチ３１からＦ
値を、Ｂ入力として前記セレクタ４２から定数値「±
ｋ」をそれぞれ受け取り、比較信号Ｆｄｉｖの立ち上が
りパルスがＣＫ入力として与えられた時に加算Ａ＋Ｂを
実行することにより、Ｙ出力をＦ＋ｋとＦ−ｋとに周期
的に変化させる。そして、この加算器４３のＹ出力、す
なわちＦ±ｋがΔΣ変調器３３へ供給されるようになっ
ている。図４（ａ）〜（ｄ）は、以上のデジタルディザ
回路３２の動作を示している。
【００１６】図５は、図２のΔΣ変調型分数分周ＰＬＬ
周波数シンセサイザ２における量子化雑音のシュミレー
ション結果を示している。ここでは、Ｆｒｅｆ＝６．５
ＭＨｚ、Ｍ＝７７８、Ｆ＝１２８、ｎ＝８、ｋ＝１と
し、ΔΣ変調器３３として２次かつ２段の変調器を採用
するものとした。
周波数シンセサイザ２における量子化雑音のシュミレー
ション結果を示している。ここでは、Ｆｒｅｆ＝６．５
ＭＨｚ、Ｍ＝７７８、Ｆ＝１２８、ｎ＝８、ｋ＝１と
し、ΔΣ変調器３３として２次かつ２段の変調器を採用
するものとした。
【００１７】図５によれば、量子化雑音の周波数特性が
傾きを持ち、ΔΣ変調をかけない場合に比べて低周波域
の量子化雑音が減っていることが分かる。分数分周器２
８における分周数の時間平均は７７８．５であって、所
望の分周数と完全に一致している。しかも、特定周波数
への量子化雑音の集中も生じていない。デジタルディザ
回路３２を設けずにＦ値（＝１２８＝２7）をそのまま
ΔΣ変調器３３に与えたとき、８００ｋＨｚ付近に大き
なスペクトルが現れることを考えると、当該デジタルデ
ィザ回路３２の効果は絶大である。
傾きを持ち、ΔΣ変調をかけない場合に比べて低周波域
の量子化雑音が減っていることが分かる。分数分周器２
８における分周数の時間平均は７７８．５であって、所
望の分周数と完全に一致している。しかも、特定周波数
への量子化雑音の集中も生じていない。デジタルディザ
回路３２を設けずにＦ値（＝１２８＝２7）をそのまま
ΔΣ変調器３３に与えたとき、８００ｋＨｚ付近に大き
なスペクトルが現れることを考えると、当該デジタルデ
ィザ回路３２の効果は絶大である。
【００１８】なお、デジタルディザ回路３２は図３の構
成に限らない。与えられたＦ値に対して、ΔΣ変調器３
３へ伝達されるデータは、不特定の周期間隔でＦ＋ｋと
Ｆ−ｋとをランダムにとり、時間平均では当該Ｆ値と一
致するような回路構成を採用してもよい。
成に限らない。与えられたＦ値に対して、ΔΣ変調器３
３へ伝達されるデータは、不特定の周期間隔でＦ＋ｋと
Ｆ−ｋとをランダムにとり、時間平均では当該Ｆ値と一
致するような回路構成を採用してもよい。
【００１９】図６は、本発明に係るΔΣ変調型デジタル
・アナログ（Ｄ／Ａ）変換器の構成例を示している。図
６のΔΣ変調型Ｄ／Ａ変換器５０は、ΔΣ変調器５１と
積分器５２とで構成された従来のＤ／Ａ変換器の前段
に、例えば図３と同様の構成を有するデジタルディザ回
路５３を付加したものである。ΔΣ変調器５１は、加算
器６１と、１ビットＤ／Ａ変換器６２と、減算器６３
と、遅延器６４とを備えている。積分器５２は、ΔΣ変
調器５１の出力に含まれる量子化雑音を除去することに
より所望のアナログ出力を得るためのフィルタ手段であ
って、ポストフィルタとも呼ばれるものである。デジタ
ルディザ回路５３は、デジタル入力とΔΣ変調器５１と
の間に介在し、当該デジタル入力から離散的に変化しか
つ時間平均が当該デジタル入力と一致するデジタル出力
をΔΣ変調器５１へ供給する。なお、各部へ供給される
クロック信号は図示を省略している。
・アナログ（Ｄ／Ａ）変換器の構成例を示している。図
６のΔΣ変調型Ｄ／Ａ変換器５０は、ΔΣ変調器５１と
積分器５２とで構成された従来のＤ／Ａ変換器の前段
に、例えば図３と同様の構成を有するデジタルディザ回
路５３を付加したものである。ΔΣ変調器５１は、加算
器６１と、１ビットＤ／Ａ変換器６２と、減算器６３
と、遅延器６４とを備えている。積分器５２は、ΔΣ変
調器５１の出力に含まれる量子化雑音を除去することに
より所望のアナログ出力を得るためのフィルタ手段であ
って、ポストフィルタとも呼ばれるものである。デジタ
ルディザ回路５３は、デジタル入力とΔΣ変調器５１と
の間に介在し、当該デジタル入力から離散的に変化しか
つ時間平均が当該デジタル入力と一致するデジタル出力
をΔΣ変調器５１へ供給する。なお、各部へ供給される
クロック信号は図示を省略している。
【００２０】図６のΔΣ変調型Ｄ／Ａ変換器５０によれ
ば、ΔΣ変調器５１のデジタル入力ビット幅を大きくし
なくとも、当該ΔΣ変調器５１のデジタル入力に依存し
たスプリアス不具合を解消することができる。
ば、ΔΣ変調器５１のデジタル入力ビット幅を大きくし
なくとも、当該ΔΣ変調器５１のデジタル入力に依存し
たスプリアス不具合を解消することができる。
【００２１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、デジタル入力のビット幅を大きくしなくとも特定周
波数への量子化雑音の集中を抑止できる結果、従来のス
プリアス不具合を解消することができ、かつ希望出力周
波数を得ることができる。
ば、デジタル入力のビット幅を大きくしなくとも特定周
波数への量子化雑音の集中を抑止できる結果、従来のス
プリアス不具合を解消することができ、かつ希望出力周
波数を得ることができる。
【図面の簡単な説明】
【図１】本発明に係るΔΣ変調型分数分周ＰＬＬ周波数
シンセサイザを応用した携帯電話の構成例を示すブロッ
ク図である。
シンセサイザを応用した携帯電話の構成例を示すブロッ
ク図である。
【図２】図１中のΔΣ変調型分数分周ＰＬＬ周波数シン
セサイザの詳細構成例を示すブロック図である。
セサイザの詳細構成例を示すブロック図である。
【図３】図２中のデジタルディザ回路の詳細構成例を示
すブロック図である。
すブロック図である。
【図４】（ａ）〜（ｄ）は図３のデジタルディザ回路の
動作を説明するためのタイミングチャート図である。
動作を説明するためのタイミングチャート図である。
【図５】図２のΔΣ変調型分数分周ＰＬＬ周波数シンセ
サイザにおける量子化雑音のシュミレーション結果を示
す図である。
サイザにおける量子化雑音のシュミレーション結果を示
す図である。
【図６】本発明に係るΔΣ変調型Ｄ／Ａ変換器の構成例
を示すブロック図である。
を示すブロック図である。
１ 携帯電話
２ ΔΣ変調型分数分周ＰＬＬ周波数シンセサイザ
２４ 位相比較器（ＰＤ）
２５ チャージポンプ（ＣＰ）
２６ ローパスフィルタ（ＬＰＦ）
２７ 電圧制御発振器（ＶＣＯ）
２８ 分数分周器
３１ ラッチ
３２ デジタルディザ回路
３３ ΔΣ変調器
４１ １／２分周器
４２ セレクタ
４３ 加算器
５０ ΔΣ変調型Ｄ／Ａ変換器
５１ ΔΣ変調器
５２ 積分器
５３ デジタルディザ回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−321653（ＪＰ，Ａ)
特開 平７−202697（ＪＰ，Ａ)
特開 平９−121161（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/02
H03L 7/183
H03L 7/197
Claims (3)
- 【請求項１】 分数分周器を含んだ位相同期ループ（Ｐ
ＬＬ）で構成された周波数シンセサイザであって、 前記分数分周器は、 与えられた分周データを保持するためのラッチと、 デルタ・シグマ変調器と、 前記ラッチと前記デルタ・シグマ変調器との間に介在
し、前記分周データのうちの分数部分を表すデジタル入
力を前記ラッチから受け取り、前記デジタル入力から離
散的に変化しかつ時間平均が前記デジタル入力と一致す
るデジタル出力を前記デルタ・シグマ変調器へ供給する
ためのデジタルディザ回路と、 前記分周データのうちの整数部分と前記デルタ・シグマ
変調器の出力とに基づいて分数分周動作を実行するため
の回路手段とを備えたデルタ・シグマ変調型分数分周Ｐ
ＬＬ周波数シンセサイザ。 - 【請求項２】 請求項１記載のデルタ・シグマ変調型分
数分周ＰＬＬ周波数シンセサイザにおいて、 前記デジタルディザ回路は、 前記分数分周器の出力信号が有する周波数の半分の周波
数を有するクロック信号を生成するための１／２分周器
と、 ある整数値をｋとするとき、前記クロック信号の論理レ
ベル変化に応じて正の定数値「＋ｋ」と負の定数値「−
ｋ」とを交互に選択するためのセレクタと、 前記デジタル入力をＦとするとき、前記デジタル入力Ｆ
と前記セレクタにより選択された定数値とを前記分数分
周器の出力信号の遷移に同期して加算することにより、
前記デルタ・シグマ変調器へ供給するデジタル出力をＦ
＋ｋとＦ−ｋとに周期的に変化させるための加算器とを
有するデルタ・シグマ変調型分数分周ＰＬＬ周波数シン
セサイザ。 - 【請求項３】 請求項１記載のデルタ・シグマ変調型分
数分周ＰＬＬ周波数シンセサイザを備えた携帯電話。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000349277A JP3461799B2 (ja) | 2000-11-16 | 2000-11-16 | デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000349277A JP3461799B2 (ja) | 2000-11-16 | 2000-11-16 | デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ |
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|---|---|
| JP2002152044A JP2002152044A (ja) | 2002-05-24 |
| JP3461799B2 true JP3461799B2 (ja) | 2003-10-27 |
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| JP2000349277A Expired - Fee Related JP3461799B2 (ja) | 2000-11-16 | 2000-11-16 | デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ |
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|---|---|---|---|---|
| JP2014230113A (ja) * | 2013-05-23 | 2014-12-08 | 日本無線株式会社 | シグマデルタ変調器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104228A (ja) | 2002-09-05 | 2004-04-02 | Matsushita Electric Ind Co Ltd | 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器 |
| US7352249B2 (en) * | 2003-10-03 | 2008-04-01 | Analog Devices, Inc. | Phase-locked loop bandwidth calibration circuit and method thereof |
| JP4327666B2 (ja) | 2004-06-23 | 2009-09-09 | 株式会社ルネサステクノロジ | 無線送信回路及びそれを用いた送受信機 |
| JP4827764B2 (ja) * | 2007-02-20 | 2011-11-30 | 富士通セミコンダクター株式会社 | 分数分周ｐｌｌ装置、およびその制御方法 |
| US7911247B2 (en) * | 2008-02-26 | 2011-03-22 | Qualcomm Incorporated | Delta-sigma modulator clock dithering in a fractional-N phase-locked loop |
| WO2012150621A1 (ja) * | 2011-05-02 | 2012-11-08 | パナソニック株式会社 | 周波数シンセサイザ |
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- 2000-11-16 JP JP2000349277A patent/JP3461799B2/ja not_active Expired - Fee Related
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