JP2002185319A - 周波数シンセサイザおよび低雑音周波数合成方法 - Google Patents

周波数シンセサイザおよび低雑音周波数合成方法

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JP2002185319A
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fractional
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frequency divider
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Franck Nozahic
フランク、ノザイック
Fabrice Jovenin
ファブリス、ジョブナン
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Koninklijke Philips Electronics NV
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 周波数の応答スペクトラムが雑音連続体を越
える寄生ラインをもたない、改良された周波数シンセサ
イザを提供する。 【解決手段】フェーズロックドループ１０を備えた周波
数シンセサイザは、電圧制御型発振器１２と位相周波数
比較器１６との間に接続された整数分周比をもつ周波数
分周器１４を持っている。さらに、周波数分周器１４
は、分数部分の結果的な平均分周比を得るように少なく
とも２つの連続した整数値の間で周波数分周器の分周比
を切り替えるため、分周比Ｎを制御する分周比演算器４
０に接続されている。デジタル入力端子３４，５０を有
するシグマ−デルタ変調器３０の出力が分周比演算器４
０を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザと低雑音周波数合成方法に関する。
【０００２】本発明は特に、出力周波数が整数値や分数
値で調整可能な周波数シンセサイザに関する。
【０００３】この種の周波数シンセサイザは、各種の無
線回路、特にこれら回路の受信段および／または送信段
で用いられうる。一例として、本発明の周波数シンセサ
イザは、携帯電話等の無線電話装置に用いられうる。
【０００４】
【従来の技術】添付された図１および図２は、整数値で
調整可能な周波数シンセサイザと分数値で調整可能な周
波数シンセサイザを示している。分数値で調整可能な周
波数シンセサイザは、周波数が基準周波数の整数値か非
整数倍により調整可能な周波数シンセサイザであると理
解される。この種の装置自体は公知であり、例えば、以
下の文献（１）、（２）および（３）に図示されてい
る。 (1) EP-B-0 661 816 (2) EP-A-0 563 400 (3) トーマス・スティチェルボルトによる「デルタ−シ
グマ変調を用いた分数Ｎ Ｐ１１」、アルボルグ大学、1
997年８月５日、１〜２１ページ 図１は、フェーズロックドループ１０の周囲に構成され
る周波数シンセサイザの基本構成を示している。フェー
ズロックドループは、基本的には、電圧制御発振器１２
と、周波数分周器１４と、位相周波数比較器１６と、ル
ープフィルタ１８とを有する。
【０００５】後述する記載ではＶＣＯ発振器としても参
照される電圧制御発振器１２は、その入力端子に供給さ
れた制御電圧の関数として、その周波数が増減されない
出力電圧を供給する。この制御電圧は、ループフィルタ
１８を介してＶＣＯ発振器１２の入力端子に接続される
位相周波数比較器１６により生成される。
【０００６】位相周波数比較器１６は、周波数分周器１
４により供給される信号の周波数（または位相）を、図
の例では水晶発振器２０にて供給される基準信号の周波
数と比較する。周波数分周器により供給された信号の周
波数が基準信号の周波数よりも低いとき、位相周波数比
較器は、ＶＣＯ発振器１２の周波数が増大されるべきで
あることを示す電圧をループフィルタ１８とともに生成
する。逆に、ＶＣＯ発振器の周波数は、周波数分周器に
より供給される信号の周波数が基準信号の周波数より高
いときに減少される。
【０００７】周波数分周器１４は、ある数のフリップフ
ロップで構成され、整数値によってのみＶＣＯ発振器１
２の信号周波数を分周することができる。整数値により
調整可能な分周比は、Ｎとして参照される整数である。
矢印２２で示される調整入力は、値Ｎを固定にすること
ができる。
【０００８】ＦVCOとして参照される、ＶＣＯ発振器の
周波数は、以下の式で表される。 ＦVCO＝Ｎ＊Ｆref ここで、Ｆrefは水晶発振器２０により供給される基準
信号の周波数である。
【０００９】分周比Ｎの値（整数）を単位とする変更
は、ＶＣＯ発振器の周波数Ｆrefに等しい変更を引き起
こす。したがって、ＶＣＯ発振器１２の周波数をＦref
より高い解像度で調整することは不可能である。基準信
号の周波数が比較的高い場合には、この解像度は不十分
になりうる。
【００１０】ループ１０の出力信号の周波数、すなわち
ＶＣＯ発振器１２により供給される信号の周波数の微調
整は、図２に示す周波数シンセサイザにより得られる。
【００１１】図２に示す周波数シンセサイザは、図１の
ループ１０と同様の構成要素を有するフェーズロックド
ループ１０を備えている。
【００１２】一方、周波数分周器１４は、分周比の値Ｎ
を固定にする調整入力端子２２だけでなく、値Ｎの付近
の２つ以上の連続値の間で分周比を切り替える切替入力
端子２４を有する。図２の例では、周波数分周器１４の
切替入力端子２４は、２つの値Ｎ，Ｎ＋１で分周比を切
り替えることができる。
【００１３】切替回路２４は、シグマ−デルタ変調器３
０、より正確には、この変調器のオーバーフロー・キャ
リー端子３２に接続されている。
【００１４】通信入力端子２４は、シグマ−デルタ変調
器３０に接続され、より正確には、この変調器のオーバ
ーフロー・キャリー端子３０に接続される。
【００１５】図の例において、シグマ−デルタ変調器３
０は、ワードアダー３１をもつ第１段のデジタル変調器
であり、その変調器は、Ｋとして参照される調整指示用
の第１のデジタル入力端子３４を有する。調整指示は、
変調器のシフトレジスタ３６により供給されるデジタル
値に重畳される。レジスタ３６は、周波数分周器１４の
出力信号によりクロックされ、ワードアダー３１の出力
信号を受信する。レジスタ３６は、アダーの第２のデジ
タル入力端子３８に接続される。調整指示とレジスタ３
６の出力との和がアダー３１のデジタル容量より低いと
き、オーバーフロー・キャリーは例えば論理０になる。
一方、その和がアダー３１の容量より大きいとき、オー
バーフロー・キャリーはその場合において相補的な論理
１の値になる。
【００１６】周波数分周器１４は、切替入力端子２４が
第１の論理状態を受信するとき第１の分周比をもつ周波
数分周を行い、その入力端子２４が第２の切替状態を受
信するとき＋／−１とは異なる第２の分周比をもつ周波
数分周を行う。
【００１７】上述した例では、分周比は論理０状態用の
Ｎと論理１状態用のＮ＋１である。
【００１８】どんな場合でも周波数分周器の分周比は整
数であるが、ＮとＮ＋１間の比を繰り返し切り替えるこ
とで、結果的にこれら２つの値で構成される平均分周
比、すなわち非整数比を得ることができる。
【００１９】より正確には、以下の式で表される。
【００２０】
【数１】 すなわち、以下の式で表される。
【数２】 これらの式において、ＴNとＴN+1はそれぞれ、分周比が
ＮとＮ＋１に等しい期間である。
【００２１】シグマ−デルタ変調器の第１の入力端子３
４に供給される調整指示ＫがＬビットでコード化され、
アダーの最大容量が２L−１であると仮定すると、Ｋ／
２Lに等しい分周比の分数部分が以下のように定義され
うる。
【数３】 調整指示が小さい値（Ｋ＝約０）のとき、出力周波数は
Ｆref*(N)に近くなり、調整指示が大きい値（Ｋ＝約
２L）のとき、出力周波数はＦref*(N+1)に近くなる。
【００２２】したがって、周波数分周器１４の調整入力
端子２２に供給される分周比Ｎの選択とシグマ−デルタ
変調器に供給される調整指示Ｋの選択とにより定まる２
つの値でフェーズロックドループの周波数を連続的に調
整することができる。
【００２３】図２によるフェーズロックドループを用い
た周波数シンセサイザの出力のスペクトラル分析は、周
波数ＦVCOに対応する中心線の周囲のノイズ構成要素の
配置を示している。ノイズは、フェーズロックドループ
の各種構成要素の寄与とシグマ−デルタ変調器に起因す
る。
【００２４】上述した文献（３）により示唆されている
ように、図２に示された一段構成のシグマ−デルタ変調
器を、種々の縦続段をもつシグマ−デルタ変調器によ
り、特に２段構成のシグマ−デルタ変調器により置き換
えることができる。（２番目の順序の）２段構成のシグ
マ−デルタ変調器は、ノイズの少なくとも一部を高周波
に移行することにより、より望ましい形態のノイズの周
波数分配を可能にする。複数段で強調されるこの現象は
「ノイズシェーピング」と呼ばれる。
【００２５】本発明者は実際に、周波数生成器のスペク
トラル応答におけるノイズの他のデモンストレーション
を与えたが、これは、第２の寄生ラインになる。これら
のラインは特に、調整指示Ｋが所定値のときに現れる。
【００２６】本発明者は実際に、周波数分周器の通信入
力端子に供給された論理値の繰り返しが元々寄生ライン
であると決定した。例えば、110011001100などの短いパ
ターンによる論理値の通常の繰り返しが少数の寄生ライ
ンになる。しかしながら、これらのラインの振幅は重要
である。調整指示Ｋの値が偶数であるとき、この現象が
行われる。
【００２７】一方、調整指示Ｋの値が奇数のとき、パタ
ーンの繰り返しはまったく通常通りであるが、そのパタ
ーンは非常に長くなる。ノイズのエネルギーは、連続体
に似た小振幅をもつ多くの寄生ラインに分配される。し
かしながら、個別に選択されたラインの振幅は非常に小
さく、結果的に、周波数シンセサイザの他の要素のノイ
ズの中に消えてしまう。
【００２８】より正確な手法において、寄生周波数の値
は、次の関係により与えられうる。
【数４】 この式において、Ｆspurは寄生ラインが戻る周波数を示
し、ＭはＬビットでコード化された数Ｋを２で割ること
ができる回数を示し、０はシグマ−デルタ変調器のオー
ダーを示す。
【００２９】本発明の目的は、周波数の応答スペクトラ
ムが雑音連続体を超える寄生ラインを明らかにもたな
い、改良された周波数シンセサイザを提供することにあ
る。また、これらの寄生ラインを除去させる周波数合成
方法を提供することにある。
【００３０】
【課題を解決するための手段】これらの目的を達成する
ために、本発明の目的は特に、フェーズロックドループ
をもつ周波数シンセサイザを提供することにあり、この
ループは、以下の構成を備える。
【００３１】電圧制御型発振器と位相／周波数比較器と
の間に接続された、整数分周比をもつ周波数分周器と、
分数部分をもつ結果的な平均分周比を得るように、連続
した少なくとも２つの整数値の間で周波数分周器の分周
比を切り替える周波数分周器に接続され、分数部分の調
整指示用のデジタル入力端子を有するシグマ−デルタ変
調器と、を備える。
【００３２】本発明によれば、周波数シンセサイザは、
調整指示の最小ビットの値を１に設定する手段をさらに
有する。
【００３３】調整指示の最小ビットの値を１に設定する
ことは、調整指示を奇数に限定する。これは、周波数の
連続体に対する雑音エネルギーを分散させる。これらの
周波数のそれぞれを個別に考慮に入れると、雑音振幅は
結果的に非常に低い。中心の発振周波数の外側では、周
波数応答スペクトラムに現れる寄生ラインは存在しな
い。
【００３４】特定の実施形態の周波数シンセサイザによ
れば、この周波数シンセサイザは、分数部分の制御値の
入力レジスタと、値１による制御値の最小ビットを置き
換える手段と、この制御値を調整指示として変調器に供
給する手段とを有する。
【００３５】その場合、調整指示の最小ビットは、入力
レジスタに収容された値が何であれ、任意的に１に設定
される。最小ビットが１と異なる（すなわち、０に等し
い）ならば、最小ビットの置換だけが行われるかもしれ
ない。
【００３６】他の可能性として、最小ビットの値を１に
設定する手段は、１に等しいビットを分数部分の制御値
に加える手段と、シグマ−デルタ変調器の入力端子に供
給される調整指示を形成する手段とを有する。
【００３７】一例として、周波数シンセサイザがランク
Ｌ−１の入力レジスタを有するとき、１に等しいビット
を加える手段は、ランクＬのレジスタの最小ビットを１
に設定するために、ランクＬの命令レジスタとロックさ
れたフリップフロップとを有する。
【００３８】その場合、Ｌ−１ビットでコード化された
第１の値は、最小ビットが１に等しいＬビットにコード
化された新たな値により置換される。この後者の値は、
調整指示として使用される。
【００３９】厳密に言うと、最小ビットの変更はユーザ
により望まれる指示値Ｋの変更とフェーズロックドルー
プの発振周波数の変更とを引き起こす。しかしながら、
シグマ−デルタ変調器に実効的に供給された指示値のエ
ラーは、１／２Lに制限され続け、周波数のわずかな変
更になる。図によれば、２４ビット（Ｌ＝２４）にコー
ド化する場合、エラーは（１／２）24（＜１０-7）にな
る。
【００４０】本発明による周波数シンセサイザは、単一
段か、いくつかのカスケード段をもつ変調器を有する。
【００４１】分数部分をもつ平均分周比を得るために、
周波数分周器の分周比は、２または種々の一般には連続
的な整数値の間の整数分周比で切り替えられる。
【００４２】分数部分ｋと整数部分Ｎを用いて、平均分
周比をＮ＋ｋとすると、例えばＮとＮ＋１との間で変換
が行われるかもしれない。
【００４３】Ｎ＋ｋがＮかＮ＋１に近いとき、すなわ
ち、分数部分ｋが０か１に近いとき、整数分周比の値
（ＮかＮ＋１）の一つは他に対して顕著になる。図によ
れば、ｋは０に近いとき、すなわち、Ｎ＋ｋ＝約Ｎのと
き、分周比Ｎは頻繁に変換され、ファクタＮ＋１はめっ
たに起きない。
【００４４】本発明者は、めったにない１つ以上の整数
分周比を犠牲にして、同様の整数分周比が頻繁に繰り返
されると、周波数シンセサイザのスペクトラル応答の寄
生ラインにより現れるノイズになることを証明した。
【００４５】可能なこのノイズを避けるために、本発明
の特定の形態によれば、固定の分数分周比をもつ少なく
とも一つの周波数分周器を有する周波数シンセサイザを
備えることが可能であり、この分周器は電圧制御型発振
器ＶＣＯと整数分周比をもつ周波数分周器との間に接続
される。周波数分周器はまた、平均分周比の分数部分が
所定値の一つ以上の範囲内にあるときに分数分周比をも
つ周波数分周器を活性化する手段を備えている。
【００４６】より正確には、分数分周比をもつ周波数分
周器は、分数部分が０か１に近いときに活性化され、そ
れ以外のときに非活性化される。例えば、０＜ｋ＜０．
２５や０．７５＜ｋ＜１などの分数部分ｋの値の範囲
は、分数分周比をもつ周波数分周器の活性範囲に対応す
る。
【００４７】分数分周比をもつ周波数分周器の活性化
は、整数分周比をもつ周波数分周器により得られる平均
分周比の分数部分を変更させるのが望ましい。この分周
器は、シグマ−デルタ変調器に接続される。
【００４８】上述した例に戻って、１．５による追加の
分周がなされると、所望の平均分周比の分数部分に０．
５を加えるという限定になる。０＜ｋ＜０．２５と仮定
すると、Ｎ＋ｋ＝Ｎ＋０．５＋ｋ'になる。
【００４９】この式において、新規の分数部分ｋ'は、
０．２５≦k'≦０．７５になる。
【００５０】同様に、０．７５＜ｋ＜１と仮定すると、
Ｎ＋ｋ＝Ｎ−１＋０．５＋ｋ'になる。ここで、０．２
５≦k'≦０．７５になる。
【００５１】すなわち、新規の分数部分ｋ'は、整数分
数比をもつ周波数分周器により生成され、その分周器は
シグマ−デルタ変調器に接続される。新規の分数部分
ｋ'は分周比、例えばＮとＮ＋１の間でよりバランスさ
れた変更を許容し、寄生ラインを避ける。
【００５２】本発明は、周波数シンセサイザの手段によ
りフェーズロックを合成する方法に関する。このシンセ
サイザは、以下の構成要素を有する。
【００５３】電圧制御型発振器（ＶＣＯ）と位相周波数
比較器（ＰＤ）との間に接続された、整数分周比をもつ
周波数分周器と、分数部分をもつ結果的な平均分周比を
得るように、少なくとも２つの連続した整数値の間で周
波数分周器の分周比を変更する周波数分周器に接続され
るシグマ−デルタ変調器と、を備え、この変調器は分数
部分の調整指示用のデジタル入力端子をもっている。
【００５４】本方法によれば、調整指示は制御入力値の
変更により、シグマ−デルタ変調器用に形成される。そ
の入力値は奇数になるように変更される。
【００５５】周波数シンセサイザは、上述したように固
定の分数分周比をもつ周波数分周器を有し、前記周波数
シンセサイザは平均分周比の分数部分（ｋ）が少なくと
も所定値の範囲内に含まれ、対応する手法でシグマ−デ
ルタ変調器の分数部分の調整指示はおおまかな分周比を
変更しないように変更され、その調整指示は分数分周比
で周波数分周器により生成され、分周器は整数分周比を
もつ周波数分周器に接続される。本発明のこの側面は後
述する文章で詳細に説明される。
【００５６】本発明はまた、第１の入力端子をもつミキ
サを有する周波数変換器に関し、この周波数変換器は、
変換されるべき周波数の信号を供給する信号源に接続さ
れる。変換器はさらに、第２の入力端子に接続された、
基準周波数をもつ信号源を有する。本発明によれば、基
準周波数をもつ信号源は上述した周波数シンセサイザを
有する。この種の周波数変換器は、携帯電話に特に用い
られる。
【００５７】最後に、本発明は、フェーズロックドルー
プを有する周波数シンセサイザに関し、この周波数シン
セサイザは、以下の構成を有する。
【００５８】電圧制御型発振器ＶＣＯと位相周波数比較
器ＰＦＤとの間に接続された、整数分周比をもつ周波数
分周器と、分数部分をもつ結果的な平均分周比を得るよ
うに、連続した少なくとも２つの整数値の間で周波数分
周器の分周比を変換し、分数部分を調整する調整指示を
受信するのに適した少なくとも一つのデジタル入力端子
を有するシグマ−デルタ変調器と、電圧制御型発振器Ｖ
ＣＯと整数分周比をもつ周波数分周器との間に接続され
て固定の分数分周比をもち、かつ平均分周比の分数部分
が少なくとも所定値の範囲内であるときに分数分周比を
活性化する手段をもつ、少なくとも一つの周波数分周器
と、を備える。
【００５９】本発明の他の特徴と効果は後述する説明に
示され、添付された図面にリファレンスをもっている。
この説明は、単に図示された一例であり、図示されてい
ないものも発明の範囲に含まれる。
【００６０】
【発明の実施の形態】図３〜図５の要素は、先行する図
面中の対応する要素と同じか、類似か、均等であり、こ
れら要素はリファレンスとして参照され、詳細な説明は
再度繰り返さない。
【００６１】図３はフェーズロックドループ１０の周囲
に構成される周波数シンセサイザを示している。そのフ
ェーズロックドループ１０は、電圧制御型発振器１２
と、周波数分周器１４と、位相周波数比較器１６と、ロ
ーパスフィルタ１８とを有する。
【００６２】周波数分周器１４は、供給された信号の周
波数を整数で分周可能なプログラム可能な分周器であ
る。周波数分周器１４は、シグマ−デルタ変調器３０に
より供給された信号の関数として、分周比Ｎを制御する
分周比演算器４０に接続されている。
【００６３】より正確には、シグマ−デルタ変調器によ
り制御される演算器４０は、平均分数比を分数部分で得
るために、２以上の連続した整数値（または非連続の
値）の間での分周比の切り替えを制御可能である。
【００６４】参照番号４２は単に、演算器４０と周波数
分周器１４との間に接続された同期レジスタを示してい
る。このレジスタとシグマ−デルタ変調器は、周波数分
周器１４の出力信号でクロックされる。この出力信号は
これら要素に供給される。参照番号４４は、ユーザによ
るチャネルの選択のために設けられた演算器４０の入力
端子を示しており、すなわち、所望の分周比の整数部分
の選択のために設けられている。
【００６５】シグマ−デルタ変調器は２つの入力端子３
４，５０を有することがわかる。
【００６６】第１の入力端子３４は、図２のシグマ−デ
ルタ変調器のデジタル入力端子と全体的に類似してい
る。第１の入力端子３４は、分数部分の制御値Ｋを変調
器に伝送することを意図している。第１の入力端子は、
Ｌ−１ビット、例えば２２でコード化される。制御値Ｋ
は、ユーザにより入力されてもよいし、不図示の同調回
路の他の部分から入力されてもよい。
【００６７】単一ビットでコード化された、変調器の第
２の入力端子５０は、論理１値にロックされたフリップ
フロップ５２に接続される。第２の入力端子とフリップ
フロップ５２のロックは、わかりやすくするために図に
示されている。しかし、実際には、シグマ−デルタ変調
器と同一チップ内に収納されており、ユーザによるアク
セスはできない。
【００６８】第１の入力端子３４に供給された制御値Ｋ
は、第２の入力端子５０に利用可能な１値で合成され、
新規の調整指示値Ｋ'を形成する。この新規な指示値Ｋ'
は、Ｌビットでコード化され、入力端子５０の１値によ
り形成される。この指示値Ｋ'は、最小ビットと最大ビ
ットを構成する第１入力端子３４のＬ−１ビットで構成
する。
【００６９】シグマ−デルタ変調器用に用いられる新規
な指示値Ｋ'は、必要であれば、奇数の指示値である。
【００７０】他の可能性は、奇数の調整指示値Ｋ'を形
成するために認識されうる。例えば、第１の入力端子３
４に供給された制御値Ｋの最小ビットの値で１値を代用
することができる。
【００７１】演算器４０に接続された、シグマ−デルタ
変調器の出力端子３２は、図示された例で２ビットでコ
ード化される。しかしながら、図２の例では、単一ビッ
トでのコード化も可能である。
【００７２】図４は図３のシグマ−デルタ変調器３０の
可能な実施形態を示しており、出力端子３２の２ビット
コード化をよりよく理解させる。
【００７３】図４のシグマ−デルタ変調器は、それぞれ
がワードアダーで構成された２つの縦続段を有する。第
１のワードアダー６０ａは、第１の入力端子６２ａを有
し、その入力端子には調整指示Ｋ'が供給される。本発
明によれば、調整指示Ｋ'が奇数である。
【００７４】第１のワードアダー６０ａの出力端子６６
ａは、タイミングレジスタ７０ａを介して第２の入力端
子６４ａに接続されている。タイミングレジスタ７０ａ
は、例えば周波数分周器により供給された分周周波数信
号により制御されうる。その後、以前に出力端子６６ａ
で得られた和は各パルスに同期させて第２の入力端子に
送り戻される。
【００７５】和がワードアダーの容量より小さいとき、
ワードアダーはそのオーバーフロー端子６８ａにキャリ
ーを供給する。このキャリーの論理値はゼロである。一
方、和が論理値（キャリー）の容量より大きいとき、１
が供給される。この場合、ワードアダーの容量を越えな
い和の残りのみが出力端子６６ａに供給される。
【００７６】最後に、オーバーフロー端子６８ａは単一
ビットでコード化された論理値を供給する。この論理値
は、０か１状態を取りうる。
【００７７】出力６６ａは、第２段のワードアダー６０
ｂの第１の入力端子６２ｂにも接続される。同様に、こ
のアダーの出力端子６６ｂはタイミングレジスタ７０ｂ
を介して第２の入力端子に接続される。
【００７８】第２段のワードアダー６０ｂはまた、オー
バーフロー端子６８ｂを有し、その論理出力は、２ビッ
トでコード化され、０と１の状態を取りうる。
【００７９】３つの入力端子をもつアダー／減算器７２
は、２つのワードアダー６０ａ，６０ｂのオーバーフロ
ー端子で利用可能な論理値を正の入力端子で受ける。ア
ダー／減算器７２はまた、遅延フリップフロップ７４を
介して第２段のワードアダー６０ｂのオーバーフロー端
子のキャリーを負入力端子で受ける。
【００８０】アダー／減算器の出力７６は、図３に示す
分周比の演算のために演算器４０に供給される。
【００８１】表１はアダー／減算器７２の出力の値（小
数値）を入力値の関数として供給し、分周器１４に課せ
られた対応する分周比を示している。
【００８２】
【表１】 シーケンスが調整指示Ｋ'により示される、上述した種
々の分周比による一連の分周比は、ＮとＮ＋１の間の平
均分周比である。
【００８３】（このための方式はあるか？）図５および
図６は雑音に関して本発明により得られた改良を示して
いる。上述したように、本発明者は、応答スペクトラム
の寄生ラインが次式で示す再帰周波数Ｆspurで現れるこ
とを決定した。
【００８４】Ｆspur＝Ｆref／(Ｒ＊(２L／２M)) （数４の方式との結合性を検証する）この式において、
Ｒはシグマ−デルタ変調器の順序、すなわち変調器の段
数である。Ｌは調整指示がコード化されるビット数であ
り、Ｍは調整指示が２で分周される回数である。
【００８５】本実施形態によれば、シグマ−デルタ変調
器のファクタが０．５、すなわち指示Ｋは２22（すなわ
ち、本発明によりファクタを奇数にすることなく）であ
れば、Ｍ＝２22になる。このように、１３ＭＨｚの基準
周波数Ｆrefでは、６．２５ＭＨｚの再帰周波数で繰り
返される少数の寄生ラインを有する。しかしながら、こ
れらの（すべて６．２５ＭＨｚの）少数のラインは、雑
音のエネルギーに対応するかなりの振幅を有する。
【００８６】図５は本発明を実施する他の可能性を示し
ている。図５の多くの構成要素は、上述した図と同一で
あり、参照番号により参照される。これらの要素につい
ては、上述した説明を参照されたい。
【００８７】図３に示したシンセサイザと異なり、図５
の周波数シンセサイザは、電圧制御型発振器（ＶＣＯ）
１２と整数分周比をもつ周波数分周器１４との間に接続
された追加の周波数分周器１００を有する。追加の周波
数分周器１００は、分数だが固定の分周比をもつ周波数
分周器である。上述した例では、固定の分周比は１．５
である。これは、追加の分周器が活性化されたときに受
信信号の周波数を１．５で分周するか、活性化されてい
ないときに信号経路を変えないようにすることを意味す
る。その場合、分周は１で分周する。分周器１００は、
異なる分数比をもつ分周器か、互いに接続された２つ以
上の連続した分数分周器により置き換えられることが指
摘されなければならない。
【００８８】シグマ−デルタ変調器に接続され、整数分
周比をもつ分周器により生成された平均分周比の分数部
分ｋは、次式の関係により調整指示Ｋと関連づけられ
る。 Ｋ＝Ｋ／２L、すなわち、Ｋ＝２L＊ｋ ＬはＫをコード化する際のビット数である。
【００８９】回路段または演算器（不図示）は、平均分
周比の整数部分Ｎと分数部分ｋを所望の発振周波数の関
数として決定するために設けられる。値Ｎとｋ（または
Ｋ）は、ｋが０または１に近すぎないか否か、すなわち
Ｋが値０または２Lに近づきすぎないか否かを検証する
ために設けられる演算器１２０に送信される。図示され
た例では、次の関係、０．２５≦ｋ≦０．７５が検証さ
れるとき、ｋが０か１に近づきすぎないと考えられる。
【００９０】演算器１２０は、新規の値Ｎ'，Ｋ'（また
はｋ'）を送信するために、図３ですでに説明されたシ
グマ−デルタ変調器３０と分周比演算器４０に接続され
る。
【００９１】表２は、値Ｎ'とＫ'をｋの値の関数として
決定する規則を要約する。
【００９２】
【表２】 Ｎは整数値だが、Ｎ'は必ずしも整数値ではないことが
表２からわかる。バイナリーのコードセットを介して、
Ｎ'の式をコード化されたデジタル値に減らすことがで
きる点に注目されたい。
【００９３】分周比演算器４０は、上述した手法でシグ
マ−デルタ変調器により受信された信号中の連続した整
数分周比を課するために、整数分周比をもつ分周器１４
に接続される。
【００９４】シグマ−デルタ変調器は、新しい調整指示
を受け取るとき、分周器１４の連続した整数分周比を制
御させ、一つの（整数）分周比が過度に繰り返されない
ようにする。
【００９５】整数分周比は、例えばＰとＰ＋１の間で、
または上述した例ではＰ−１、Ｐ、Ｐ＋１およびＰ＋２
の間で繰り返される。この点で、表１を類似として参照
してもよい。
【００９６】分周比Ｐ−１、Ｐ、Ｐ＋１およびＰ＋２
は、演算器４０にて、シグマ−デルタ変調器の出力関数
として、およびＮ'の整数部分の関数として、すなわち
Ｎの関数として決定される。
【００９７】分周比演算器４０はまた、分数分周比をも
つ分周器１００を活性化するか否かを制御する。Ｎが
(例えば６ビットでコード化された）デジタル値である
特定の場合には、最小ビットは、分数分周比をもつ周波
数分周器を活性化するか否かのために利用される。一
方、他のビット（最大ビット）は、上述したＰ値を決定
するために用いられる。
【００９８】以下に示す表３は、表２に関連したもので
あり、ｋ値、Ｎの関数としてのＰ値、分数分周比をもつ
分周器１００の活性状態を示している。
【００９９】
【表３】 分数分周比をもつ分周器１００の活性化のおかげで、２
つの分周器１４，１００により得られたおおまかな分周
比を変えることなく、すなわち、周波数シンセサイザの
出力周波数を変えることなく、スペクトラル応答におけ
る寄生雑音ラインを完全に除去することができる。
【０１００】図６は分数ファクタをもつ分周器の実現の
可能性を示す図である。この場合、１．５で分周する分
周器が上述したように関連している。
【０１０１】図６の分周器は、入力端子Ｄと出力端子Ｑ
をもつ公知のフリップフロップＤ１０２を有する。第２
の入力端子は、同期信号ｓｗｌを受信する。フリップフ
ロップ１０２の出力端子Ｑは、一方ではインバータ１０
４を介して入力端子Ｄに接続され、他方では第１のラッ
チゲート１０６の入力端子に接続される。
【０１０２】第１のラッチゲート１０６の出力端子は、
一方では第２のラッチゲート１０８の入力端子に接続さ
れ、他方ではマルチプレクサ１１０の第１の入力端子Ｓ
１に接続される。第２のラッチゲート１０８の出力端子
は、インバータ１１２を介してマルチプレクサ１１０の
第２の入力端子Ｓ２に接続される。マルチプレクサ１１
０と同様に、ラッチゲート１０６，１０８は、信号が分
周される場合に入力信号ckinでタイミング調整される。
【０１０３】マルチプレクサ１１０の出力端子１１４で
利用可能な分周信号ckoutは、ハイ状態とロー状態との
間のある過渡的なエッジが除去される入力信号に対応す
る。
【０１０４】図６の分周器の動作は、図７のタイミング
図で記述される。図７は、同じ時間依存性に基づいて、
図６の分周器の各構成要素の入出力の状態を示してい
る。特に、タイミング図は、同期信号ｓｗｌ、フリップ
フロップD102の出力信号Ｑ、分周されるべき入力信号ck
in、マルチプレクサの入力信号Ｓ１，Ｓ２で利用可能な
信号、および分周出力信号ckoutを示す。特に信号Ｓ
１，Ｓ２が同じ論理状態にあるとき、信号ckinとckout
を比較することにより、過渡的なエッジは少しずつ除去
される。これらのエッジの除去は、周波数の分周に対応
する。
【０１０５】図８は本発明では使用されないシンセサイ
ザのスペクトラム応答の振幅Ａを示す図であり、横軸が
周波数ｖの関数である。図８の目盛りは任意であり、主
ラインＰ0の両側のいずれか一方で寄生ラインＰ1とＰ2
を識別させる。これら寄生ラインはループの発振周波数
に対応する。
【０１０６】一方、上述した手法で指示Ｋ'を奇数にす
ることにより、寄生ラインの繰り返し周波数は0.77ＭＨ
ｚに低下する。それらは多数のラインであり、ともに密
着しており、雑音エネルギーは分配される。寄生ライン
の振幅は非常に小さく、この結果、これらのラインはも
はや知覚されない。
【０１０７】この結果が図９に示される。図９は、図８
に対応する手法で、本発明による周波数シンセサイザの
スペクトラム応答を示している。さらに、ループの発振
周波数に対応する単一ラインＰ0のみが図示されてい
る。
【０１０８】図１０は本発明による周波数シンセサイザ
を周波数変換器の実現に適用した例、より正確には、信
号送信機内の周波数変換器に適用した例を示す図であ
る。
【０１０９】この変換器はミキサを有し、このミキサに
は、一方では変換されるべき信号源、例えばフィルタ２
０４に接続されたアンテナ２０２が接続され、他方では
処理ユニット２０６が接続されている。処理ユニット２
０６は、変換されるべき周波数の信号を受信する。これ
は、例えば携帯電話の処理ユニットである。
【０１１０】ミキサ２００はまた、上述した例におい
て、本発明による周波数シンセサイザ１のＶＣＯ発振器
１２からの基準周波数信号を受信する。
【図面の簡単な説明】
【図１】不連続な周波数調整を行う公知の周波数シンセ
サイザの簡略的な原理を示す回路図。
【図２】連続的な周波数調整を行う公知の周波数シンセ
サイザの簡略的な原理を示す回路図。
【図３】本発明による周波数シンセサイザの簡略的な
図。
【図４】図３に示す周波数シンセサイザ用のシグマ−デ
ルタ変調器の特定の実施形態を示す図。
【図５】本発明による周波数シンセサイザの好適な実施
形態の可能性を示す簡略化された基本回路図。
【図６】図５の周波数シンセサイザで用いられる、固定
の分数分周比をもつ周波数分周器の動作を示すタイミン
グ図。
【図７】図６の固定の分数分周比をもつ周波数分周器の
動作を示すタイミング図。
【図８】図２の周波数シンセサイザのスペクトラル応答
を示す図。
【図９】本発明により設計された周波数シンセサイザの
周波数応答を示す図。
【図１０】本発明による周波数シンセサイザを利用する
周波数変換器を示す図。
【符号の説明】
１０ フェーズロックドループ １２ 電圧制御型発振器 １４ 周波数分周器 １６ 位相周波数比較器 １８ ローパスフィルタ ３０ シグマ−デルタ変調器 ４０ 分周比演算器 １００ 周波数分周器
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ファブリス、ジョブナン フランス国カーン、リュ、ド、ラ、デファ ンス、ピボーヌ、10 Ｆターム(参考） 5J064 AA01 BA03 BC14 BC24 BD01 5J106 PP03 QQ06 RR18

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】フェーズロックドループを有する周波数シ
    ンセサイザは、 電圧制御型発振器と位相／周波数比較器との間に接続さ
    れた、整数分周比をもつ周波数分周器と、 分数部分をもつ結果的な平均分周比を得るように、連続
    した少なくとも２つの整数値の間で周波数分周器の分周
    比を切り替える周波数分周器に接続され、分数部分の調
    整指示を受信するのに適した少なくとも一つのデジタル
    入力端子を有するシグマ−デルタ変調器と、 調整指示の最小ビットの値を１に固定化する手段と、を
    備えることを特徴とする周波数シンセサイザ。
  2. 【請求項２】分数部分の制御値用の入力端子をもち、 最小ビットの値を１に固定化する手段は、分数部分の制
    御値に１に等しい１ビットを加え、シグマ−デルタ変調
    器に供給された調整指示を形成する手段を有することを
    特徴とする請求項１に記載の周波数シンセサイザ。
  3. 【請求項３】Ｌを整数とするランクＬ−１の入力レジス
    タを有し、１に等しいビットを加える手段は、ランクＬ
    の指示レジスタ、ランクＬのレジスタの最小ビットを１
    に設定するロックド・フリップフロップ、およびランク
    Ｌの指示レジスタ内の制御値を最大ビットとしてコピー
    する手段を有することを特徴とする請求項２に記載のシ
    ンセサイザ。
  4. 【請求項４】分数部分の制御値をもつ入力レジスタを有
    し、調整指示の最小ビットの値を１に設定する手段は、
    制御値の最小ビットを値１で置き換え、この値を調整指
    示として変調器に供給する手段を有することを特徴とす
    る請求項１に記載のシンセサイザ。
  5. 【請求項５】シグマ−デルタ変調器は、２段の変調器で
    あることを特徴とする請求項1に記載の周波数シンセサ
    イザ。
  6. 【請求項６】設定された分数分周比をもつ少なくとも一
    つの周波数分周器であって、電圧制御型発振器と整数分
    周比をもつ周波数分周器との間に接続された前記分周器
    と、 平均分周比の分数部分が少なくとも所定の値の範囲内に
    含まれるときに、分数分周比をもつ周波数分周器を活性
    化し、分数分周比をもつ周波数分周器のおおまかな分周
    比を変えないようにシグマ−デルタ変調器の分数部分の
    調整指示を対応する手法で変更する手段と、を備え、分
    数分周比をもつ周波数分周器は整数分周比をもつ周波数
    分周器に接続されることを特徴とする請求項１に記載の
    周波数シンセサイザ。
  7. 【請求項７】０＜ｋ＜０．２５と０．７５＜ｋ＜１の範
    囲内の値ｋは、分数分周比をもつ周波数分周器の活性範
    囲に対応することを特徴とする請求項６に記載の周波数
    シンセサイザ。
  8. 【請求項８】分数分周比をもつ分周器は、１．５で分周
    する分周器であることを特徴とする請求項７に記載の周
    波数シンセサイザ。
  9. 【請求項９】フェーズロックド・シンセサイザにより周
    波数を合成する方法において、 電圧制御型発振器と位相周波数比較器との間に接続さ
    れ、整数分周比をもつ周波数分周器と、 分数部分の調整指示用のデジタル入力端子をもち、分数
    部分をもつ結果的な平均分周比を得るように、連続した
    少なくとも２つの整数値の間で周波数分周器の分周比を
    切り替える周波数分周器に接続されたシグマ−デルタ変
    調器と、を備え、 調整指示は、制御入力値の変更によりシグマ−デルタ変
    調器用に形成され、制御入力値は調整指示を奇数にする
    ように変更されることを特徴とする方法。
  10. 【請求項１０】制御入力値の最小ビットは、１になるよ
    うに変更されることを特徴とする請求項９に記載の方
    法。
  11. 【請求項１１】１に等しい最小ビットは、調整指示を形
    成する制御入力値に加えられることを特徴とする請求項
    ９に記載の方法。
  12. 【請求項１２】固定の分数分周比をもち、電圧制御型発
    振器と整数分周比をもつ周波数分周器との間に接続され
    る少なくとも一つの周波数分周器をさらに備え、 分数分周比をもつ前記周波数分周器は、分周比の分数部
    分が少なくとも所定の値の範囲に含まれるときに活性化
    され、シグマ−デルタ変調器の分数部分の調整指示が分
    数分周比をもつ周波数分周器のおおまかな分周比を変え
    ないように対応する手法で変更され、分数分周比をもつ
    分周器は整数の分周比をもつ周波数分周器に接続される
    ことを特徴とする請求項９に記載の周波数合成方法。
  13. 【請求項１３】分数分周比をもつ前記周波数分周器は、
    分周比の分数部分ｋが０＜ｋ＜０．２５、または０．７
    ５＜ｋ＜１の範囲内にあるとき活性化され、分数分周比
    をもつ前記周波数分周器は、分周比の分数部分ｋが０．
    ２５≦ｋ≦０．７５の範囲内のとき非活性化されること
    を特徴とする請求項１２に記載の方法。
  14. 【請求項１４】変換されるべき周波数をもつ信号を供給
    する信号源に接続される第1の入力端子をもつミキサ
    と、このミキサの第２の入力端子に接続された基準周波
    数をもつ信号源と、を備え、 基準周波数をもつ信号源は、請求項１〜８のいずれかに
    記載の周波数シンセサイザを有することを特徴とする周
    波数変換器。
  15. 【請求項１５】携帯電話に使用されることを特徴とする
    請求項１４に記載の周波数変換器。
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