KR20060045139A - 델타 시그마 변조형 분수 분주 ｐｌｌ 주파수 신시사이저,및 무선 통신 장치 - Google Patents

델타 시그마 변조형 분수 분주 ｐｌｌ 주파수 신시사이저,및 무선 통신 장치 Download PDF

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마사히사 다무라
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소니 에릭슨 모빌 커뮤니케이션즈 재팬, 아이엔씨.
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Abstract

전압 제어 발진기(35)의 출력 주파수를 분주하는 분주기(37)를 변조함으로써 분수 분주를 행하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저이다. 레지스터(42)로부터의 분수부 데이터 F는 제2 가산기(43)에 보내어진다. 제1 가산기(41)는, 델타 시그마 변조기(44)의 출력과 그것을 지연 반전기(40)에 의해 지연 및 반전한 것을 가산함으로써, 평균값이 제로이면서 의사적으로 랜덤한 비트 스트림을 생성한다. 제2 가산기(43)에서는, 분수부 데이터 F와 제1 가산기(41)의 출력이 가산됨으로써, 평균값이 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열이 생성되고, 그것이 델타 시그마 변조기(44)에 보내어진다. 가산기(38)는, 정수부 데이터와 델타 시그마 변조기(44)의 출력을 가산하고, 그 가산 출력이 분주기(37)에 보내어진다.
델타 시그마 변조기, 정수부 데이터, 분주기, 가산 출력

Description

델타 시그마 변조형 분수 분주 ＰＬＬ 주파수 신시사이저, 및 무선 통신 장치{DELTA-SIGMA MODULATED FRACTIONAL-N PLL FREQUENCY SYNTHESIZER AND WIRELESS COMMUNICATION APPARATUS}
도 1은 본 발명의 무선 통신 장치의 일 실시예인 휴대 전화 단말기의 주요부의 개략 구성을 도시하는 블록 회로도.
도 2는 본 발명의 제1 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 개략 구성을 도시하는 블록 회로도.
도 3은 제1 본 실시예에 따른 델타 시그마 변조기의 양자화 노이즈의 시뮬레이션 결과를 도시하는 특성도.
도 4는 본 발명의 제2 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 개략 구성을 도시하는 블록 회로도.
도 5는 제2 본 실시예에 따른 델타 시그마 변조기의 양자화 노이즈의 시뮬레이션 결과를 도시하는 특성도.
도 6은 종래의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 개략 구성을 도시하는 블록 회로도.
도 7은 도 6에 도시한 델타 시그마 변조기의 양자화 노이즈의 시뮬레이션 결과를 도시하는 특성도.
도 8은 디지털 디서 회로를 구비한 종래의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 개략 구성을 도시하는 블록 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 안테나
2 : 듀플렉서
3 : 수신 블록
4 : 송신 블록
5 : 베이스 밴드 신호 처리부
11 : 고주파 필터
12 : 저잡음 증폭기
13 : 이미지 제거 필터
14 : 제1 믹서
15 : IF 필터
16 : 가변 이득 증폭기
17 : 제2 믹서
18 : 저역 필터
19 : 출력 증폭기
20 : 제1 국부 발진 신호 생성부
21 : 제2 국부 발진 신호 생성부
22, 24, 35 : 전압 제어 발진기
23, 25 : PLL 회로
32 : 위상 비교기
33 : 챠지 펌프
34 : 저역 통과 필터
37 : 분주기
38 : 제3 가산기
40 : 지연 반전기
41 : 제1 가산기
42 : 레지스터
43 : 제2 가산기
44 : 델타 시그마 변조기
<특허 문헌1> 일본 특허 제3461799호 공보(도 1)
본 발명은, 소위 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저와 그 주파수 신시사이저를 구비한 무선 통신 장치에 관한 것이다.
종래부터, 소위 델타 시그마 변조기는, 입력 신호를 적분하고, 그것을 1 비트 또는 다비트로 양자화하는 구성을 갖고 있고, 예를 들면 A/D(아날로그/디지털) 변환기, D/A(디지털/아날로그) 변환기, PLL(Phase Locked Loop) 회로 등에 응용되고 있다.
여기서, 델타 시그마 변조기의 양자화 노이즈에 대한 전달 함수는, 저주파 영역에서는 작고, 고주파 영역에서는 크다고 하는 특징이 있다. 즉, 델타 시그마 변조기에 따르면, 출력 신호의 양자화 잡음 성분이 고주파 영역으로 기울게 되며, 따라서, 대역 내의 노이즈 성분이 억압된 출력 신호가 얻어지는 것이 특징으로 되어 있다. 이러한 노이즈 성분의 억압 효과는, 일반적으로 노이즈 쉐이핑이라고 하고 있다.
또한, 휴대 전화 단말기 등의 무선 통신 장치에는, PLL 회로로 구성된 주파수 신시사이저가, 주파수 변환기(믹서)의 국부 발진기로서 일반적으로 이용되고 있다.
PLL 회로의 일례로서, 정수 분주형 PLL 회로에서는, 기준 발진원으로부터의 기준 주파수 신호를 분주한 신호와, 전압 제어 발진기(VCO)로부터의 주파수 신호를 분주한 신호를, 위상 비교기에 입력하여 위상 로크 동작을 얻도록 이루어져 있다. 따라서, VCO의 발진 주파수는, 위상 비교기에 입력되는 비교 주파수의 정수배의 주파수로 이루어져 있다. 즉 이것은, 무선 통신 시스템에서 필요하게 되는 채널 스텝이 미세하게 됨에 따라, 비교 주파수를 낮게 설정해야하는 것을 의미한다. 한편, 일반적으로, 비교 주파수를 낮게 함에 따라, 채널 전환에 필요한 시간(로크업 타임)은 커지기 때문에, 비교 주파수와 로크업 타임은 트레이드 오프의 관계에 있다.
이 트레이드 오프로부터 탈각하기 위한 기술로서, 비교 주파수보다도 작은 채널 스텝에서의 동작을 가능하게 하는, 분수 분주(Fractional-N) PLL이 알려져 있다. 또한, 그 분수 분주 PLL을 실현하는 방법 중 하나로서, 델타 시그마 변조기를 이용한 기술(즉 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저)이 알려져 있다.
도 6에는, 종래의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 개략 구성을 도시한다.
이 도 6에서, 단자(101)에는, 도시하지 않은 기준 발진원으로부터의 기준 주파수 신호를 분주하여 생성된 위상 비교 주파수 fcomp의 신호가 입력되고, 그 위상 비교 주파수 fcomp의 신호가 위상 비교기(102)에 입력된다. 위상 비교기(102)는, 후단의 전압 제어 발진기(VCO)(105)의 출력 주파수가 분주기(108)에 의해 N 분주된 주파수 신호와, 상기 단자(101)에 공급된 위상 비교 주파수 fcomp의 신호와의 위상차를 검출하고, 그 위상차를 2치로 나타낸 위상차 신호를 출력한다. 그 위상 비교기(102)로부터 출력된 위상차 신호는, 챠지 펌프(103)에 보내어진다.
챠지 펌프(103)는, 위상 비교기(102)로부터의 상기 2치의 위상차 신호를 3치로 변환하고, 그 3치에 따른 전류를 유입 또는 유출함으로써, 상기 위상차에 비례한 전류 신호를 생성한다. 그 챠지 펌프(103)의 출력 전류 신호는, 저역 통과 필터(LPF)(104)에 보내어진다.
저역 통과 필터(104)는, 챠지 펌프(103)의 출력 전류 신호를 평활화하여 전압 신호로 변환한다. 이 저역 통과 필터(104)의 출력 전압 신호는, 전압 제어 발 진기(105)의 제어 전압으로 된다.
전압 제어 발진기(105)는, 저역 통과 필터(104)로부터의 출력 전압 신호에 따른 발진 주파수 fvco의 신호를 출력한다. 이 발진 주파수 fvco의 신호는, 해당 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 출력 신호로서, 단자(106)로부터 도시하지 않은 후단의 구성(예를 들면 주파수 변환기 등)에 보내어짐과 함께, 분주기(108)에 의해 분주된 후에, 위상 비교기(102)로 피드백된다.
한편, 레지스터(111)는, 분주 데이터의 정수 부분과 분수 부분을 나타내는 데이터를 유지하고 있으며, 정수 부분을 나타내는 복수 비트로 이루어지는 정수부 데이터를 가산기(109)에 공급하고, 분수 부분을 나타내는 복수 비트로 이루어지는 분수부 데이터 F를 델타 시그마 변조기(113)에 공급한다.
델타 시그마 변조기(113)는, 공급된 분수부 데이터 F를 적분하고, 그것을 양자화한 후, 가산기(109)에 출력한다.
가산기(109)는, 델타 시그마 변조기(113)로부터의 출력 데이터와, 상기 정수부 데이터를 가산하고, 그 가산 데이터를 분주기(108)에 보낸다.
이와 같이, 도 6에 도시한 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저는, 전압 제어 발진기(105)의 출력을 분주하는 분주기(108)를, 델타 시그마 변조기(113)의 출력 신호에 따라 변조함으로써, 평균적으로 분수 분주를 실현하고 있다.
그런데, 예를 들면, 델타 시그마 변조기(113)의 비트 수가 M 비트, 위상 비교 주파수가 상기 fcomp일 때, 채널 스텝은 fcomp×(F/(2의 M승))로 된다.
또한, 델타 시그마 변조기는, 입력 신호가 특정한 값(예를 들면 2의 거듭 제곱)일 때, 도 7에 도시한 바와 같이 양자화 노이즈가 스퓨리어스톤으로 되어 출력된다고 하는 문제가 있다. 또한, 도 7은, 횡축이 주파수, 종축이 양자화 노이즈를 나타내고 있다.
그리고, 이 스퓨리어스톤은, PLL의 루프 대역 내에 발생하기 때문에, 예를 들면 루프 필터를 이용했다고 해도 억압할 수 없으며, 그 결과, 무선 통신 장치의 성능에 크게 영향을 미치게 할 우려가 있다.
이 때문에, 종래에는, 델타 시그마 변조기의 비트 수를 크게 하고, 문제되는 분수부 데이터 F를 대신하여, 그 하나 인접한 데이터(F-1 혹은 F+1)를 사용함으로써, 스퓨리어스톤의 발생을 회피하고 있었다.
그러나, 델타 시그마 변조기의 비트 수를 크게 하면, 회로 규모가 증대하고, 또한 출력 주파수가 희망 주파수보다 약간 어긋난다고 하는 문제가 있다.
한편, 일본 특허 제3461799호 공보(특허 문헌1)에는, 비교 주파수의 절반의 주기로, F-k와 F+k(k는 정수)의 2치를 교대로 선택하는 디지털 디서 회로를 설치하여, 문제되는 분수부 데이터 F에서의 스퓨리어스톤을 회피할 수 있도록 한 기술이 제안되고 있다.
도 8에는, 이 디지털 디서 회로를 구비한 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 개략 구성을 도시한다. 또한, 이 도 8에서는, 전술한 도 6과 동일한 구성 요소에는 각각 동일한 지시 부호를 붙이고, 이들의 상세한 설명에 대해서는 생략한다.
도 8에서, 디지털 디서 회로(112)에는, 레지스터(111)로부터, 상기 분수부 데이터 F가 공급된다. 그 디지털 디서 회로(112)는, 상기 비교 주파수의 절반의 주기로 F-k와 F+k의 2치를 교대로 선택하여, 델타 시그마 변조기(113)에 출력한다.
그러나, 도 8에 도시한 바와 같은 디지털 디서 회로(112)를 설치하는 것은, 회로 규모의 증대로 이어져 바람직하지 못하다. 또한, 디지털 디서 회로(112)는 F-k와 F+k의 2치를 교대로 선택하여 출력하도록 이루어져 있고, 문제되는 분수부 데이터 F를 대신하여 이용되는 F+k가, 예를 들면 스퓨리어스톤을 발생시키는 데이터인 경우, 동작에 문제가 있다고 할 수 있다.
본 발명은, 이러한 실정을 감안하여 제안된 것으로, 회로 규모를 증대시키지 않고, 스퓨리어스톤의 발생을 억제하는 것을 가능하게 하는, 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저 및 무선 통신 장치를 제공하는 것을 목적으로 한다.
본 발명의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저는, 발진기의 출력 주파수를 분주하는 분주기를 변조함으로써 분수 분주를 행하는 PLL 주파수 신시사이저로서, 정수부 데이터와 분수부 데이터로 이루어지는 분주 데이터를 유지하는 분주 데이터 유지 수단과, 입력된 데이터 계열을 적분하여 양자화하는 델타 시그마 변조 수단과, 델타 시그마 변조 수단의 출력 데이터 계열과 분수부 데이터로부터, 평균값이 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열을 생 성하여 델타 시그마 변조 수단에의 입력 데이터 계열로 하는 데이터 계열 생성 수단과, 델타 시그마 변조 수단의 출력과 정수부 데이터를 가산하는 가산 수단을 갖고, 가산 수단의 출력에 의해 분주기를 변조시킴으로써, 전술한 과제를 해결한다.
또한, 본 발명의 무선 통신 장치는, 무선 신호를 송수신하는 안테나와, 안테나를 통하여 송수신하는 신호의 주파수를 국부 발진 신호를 이용하여 원하는 주파수 신호로 변환하는 송수신 수단과, 본 발명의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저를 가짐으로써, 전술한 과제를 해결한다.
즉 본 발명에 따르면, 델타 시그마 변조 수단의 출력 데이터 계열과 분수부 데이터로부터, 평균값이 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열을 생성하여 델타 시그마 변조 수단에의 입력 데이터 계열로 하고 있기 때문에, 델타 시그마 변조 수단의 동작에서, 문제되는 분수부 데이터값을 취하는 확률이 대폭 저감된다. 또한, 델타 시그마 변조 수단에의 입력 데이터 계열의 평균은, 분수부 데이터값으로 되기 때문에, 원하는 주파수를 정확하게 생성할 수 있다.
본 발명에 따르면, 델타 시그마 변조 수단의 동작에서 문제되는 분수부 데이터값을 취하는 확률을 대폭 저감시킬 수 있기 때문에, 스퓨리어스톤의 발생을 억제하는 것이 가능하게 된다. 또한, 본 발명에 따르면, 델타 시그마 변조 수단의 출력 데이터 계열로부터, 평균값이 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열을 생성하고 있으며, 이것은 예를 들면 가산기나 지연·반전기 등의 소규모의 구성에 의해 실현 가능하기 때문에, 종래의 디지털 디서 회로와 같은 규모가 큰 회로 구성을 새롭게 추가할 필요가 없으므로, 회로 규모의 증대를 억제할 수 있 다.
이하, 도면을 참조하면서, 본 발명의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저 및 무선 통신 장치의 일 실시예에 대하여 설명한다. 물론, 여기서 설명하는 내용은 어디까지 일례이며, 본 발명은 이 예에 한정되지 않는다.
〔휴대 전화 단말기의 개략 구성〕
도 1에는, 본 발명의 무선 통신 장치의 일 실시예인 휴대 전화 단말기의 주요부의 개략 구성을 도시한다. 또한, 이하의 설명에서는, 수신 블록(RX)(3)의 상세한 구성에 대해서만 설명하지만, 본 발명은 수신 블록(3)뿐만 아니라 송신 블록(TX)(4)에도 적용 가능하고, 또한 도시 및 이들의 상세한 설명에 대해서는 생략하고 있지만, 본 실시예의 휴대 전화 단말기는, 일반 휴대 전화 단말기에 설치되어 있는 CPU나 메모리, 스피커, 마이크로폰, 키 조작부, 디스플레이, 전원계 등의 다른 구성에 대해서도 구비하고 있는 것은 물론이다.
도 1에서, 안테나(1)에 의해 수신된 수신 신호는, 듀플렉서(2)를 통하여 수신 블록(3)에 보내어진다.
수신 블록(3)은 헤테로다인형의 고주파 블록으로서, 상기 수신 신호는 고주파 필터(11)에 보내어진다. 그 고주파 필터(11)에서는 소정의 RF 대역의 수신 신호를 통과시키는 필터링 처리가 행해지고, 그 필터링 처리 후의 수신 신호는, 저잡음 증폭기(LNA)(12)에 의해 증폭된다. 저잡음 증폭기(12)에 의해 증폭된 수신 신호는, 이미지 제거 필터(13)를 통하여 제1 믹서(14)에 보내어진다.
제1 믹서(14)는, 제1 국부 발진 신호 생성부(20)로부터 공급되는 제1 국부 발진 신호를 이용하여, 상기 이미지 제거 필터(13)로부터 보내어져 온 RF 대역의 수신 신호를 중간 주파수(IF)로 변환한다. 그 중간 주파수로 변환된 수신 신호는, IF 필터(15)에 의해 필터링 처리를 받은 후, 가변 이득 증폭기(16)에 의해 적절한 전력으로 증폭되어, 제2 믹서(17)에 보내어진다.
제2 믹서(17)는, 제2 국부 발진 신호 생성부(21)로부터 공급되는 제2 국부 발진 신호를 이용하여, 상기 가변 이득 증폭기(16)로부터 보내어져 온 IF 대역의 신호를 베이스 밴드 주파수로 변환한다. 그 베이스 밴드 주파수로 변환된 수신 신호는, 저역 필터(18)에 보내어진다. 저역 필터(18)에서는 상기 수신 신호로부터 희망 채널의 신호가 분리되고, 그 희망 채널의 신호는 출력 증폭기(19)에 의해 증폭된 후, 베이스 밴드 신호 처리부(5)로 보내어진다.
베이스 밴드 신호 처리부(5)는, 수신 신호의 복조, 역확산 처리, 디인터리브 처리, 오류 정정 처리, 아날로그/디지털 변환 등을 행하여, 얻어진 수신 데이터를 도시하지 않은 CPU 등에 출력한다.
한편, 베이스 밴드 신호 처리부(5)에 의해 오류 정정 부호의 부가, 인터리브 처리, 확산 처리, 변조 처리 등을 받아 생성된 송신 신호는, 송신 블록(4)에 보내어진다.
송신 블록(4)은, 베이스 밴드 주파수의 송신 신호를 중간 주파수로 변환하는 처리, 그 중간 주파수의 송신 신호를 RF 대역으로 변환하는 처리, 송신 신호를 소정의 송신 전력으로 증폭시키는 처리 등을 행한다. 이 송신 블록(4)로부터 출력된 송신 신호는, 듀플렉서(2)를 통하여 안테나(1)에 보내어져, 그 안테나(1)로부터 출 력된다.
〔제1 실시예의 국부 발진 신호 생성부의 개략 구성〕
본 실시예의 휴대 전화 단말기가 구비하고 있는 제1, 제2 국부 발진 신호 생성부(20, 21)는, 각각 발진기(22) 및 PLL 회로(23), 발진기(24) 및 PLL 회로(25)로 이루어지고, 이들 발진기 및 PLL 회로에는 도 2에 도시하는 제1 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저가 이용되고 있다.
도 2에서, 단자(31)에는, 도시하지 않은 기준 발진원으로부터의 기준 주파수 신호를 분주하여 생성된 위상 비교 주파수 fcomp의 신호가 입력되고, 그 위상 비교 주파수 fcomp의 신호가 위상 비교기(32)에 입력된다. 위상 비교기(32)는, 도 1의 발진기(22)(또는 24)인 전압 제어 발진기(VCO)(35)의 출력 주파수가, 분주기(37)에 의해 N 분주된 주파수 신호와, 상기 단자(31)로부터 공급된 위상 비교 주파수 fcomp의 신호와의 위상차를 검출하고, 그 위상차를 2치로 나타낸 위상차 신호를 출력한다. 그 위상 비교기(32)로부터 출력된 위상차 신호는, 챠지 펌프(33)에 보내어진다.
챠지 펌프(33)는, 위상 비교기(32)로부터의 상기 2치의 위상차 신호를 3치로 변환하고, 그 3치에 따른 전류를 유입 또는 유출함으로써, 상기 위상차에 비례한 전류 신호를 생성한다. 그 챠지 펌프(33)의 출력 전류 신호는, 저역 통과 필터(LPF)(34)에 보내어진다.
저역 통과 필터(34)는, 챠지 펌프(33)의 출력 전류 신호를 평활화하여 전압 신호로 변환한다. 이 저역 통과 필터(34)의 출력 전압 신호는, 전압 제어 발진기 (35)의 제어 전압으로 된다.
전압 제어 발진기(35)는, 저역 통과 필터(34)로부터의 출력 전압 신호에 따른 발진 주파수 fvco의 신호를 출력한다. 이 발진 주파수 fvco의 신호는, 해당 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 출력 신호로서, 단자(36)로부터 도 1의 믹서(14)(또는 17)에 보내어짐과 함께, 분주기(37)에 의해 상기 비교 주파수까지 분주된 후에, 위상 비교기(32)로 피드백된다.
한편, 레지스터(42)는, 분주 데이터의 정수 부분과 분수 부분을 나타내는 데이터를 유지하고 있으며, 정수 부분을 나타내는 복수 비트로 이루어지는 정수부 데이터를 가산기(38)(이하, 제3 가산기(38)라고 표기함)에 공급하고, 분수 부분을 나타내는 복수 비트로 이루어지는 분수부 데이터 F를 가산기(43)(본 발명에 따른 제2 가산기, 이하 제2 가산기(43)라고 표기함)에 공급한다.
제2 가산기(43)는, 후술하는 가산기(본 발명에 따른 제1 가산기, 이하 제1 가산기(41)라고 표기함)의 출력과 상기 분수부 데이터 F를 가산하고, 그 가산 결과의 데이터가 델타 시그마 변조기(44)에 보내어진다.
델타 시그마 변조기(44)는, 공급된 데이터를 적분하고, 그것을 양자화한 후, 제3 가산기(38)에 출력함과 함께, 지연 반전기(40) 및 제1 가산기(41)에 출력한다.
제3 가산기(38)는, 상기 델타 시그마 변조기(44)로부터의 출력 데이터와, 상기 정수부 데이터를 가산하고, 그 가산 결과의 데이터를, 분주기(37)를 변조시키기 위한 신호로서 출력한다.
또한, 지연 반전기(40)는, 델타 시그마 변조기(44)의 출력을 적어도 1 클럭 분 지연시키고 또한 반전시킨 후, 제1 가산기(41)에 출력한다.
제1 가산기(41)는, 델타 시그마 변조기(44)의 출력과 지연 반전기(40)의 출력을 가산하고, 그 가산 결과의 데이터를 제2 가산기(43)에 출력한다. 또한, 본 실시예에서, 그 제1 가산기(41)의 출력 비트 폭은, 델타 시그마 변조기(44)의 출력 비트 폭에 1 비트를 더한 비트 폭으로 이루어져 있다. 즉, 델타 시그마 변조기(44)의 출력 비트 폭을 n 비트로 한 경우, 제1 가산기(41)의 출력 비트 폭은 (n+1) 비트로 이루어져 있다.
여기서, 델타 시그마 변조기(44)의 출력 데이터 계열(이하, 비트 스트림이라고 함)의 평균값은, F/(2의 M승)로 나타내는 분수값과 동일한 값으로 된다. 즉, 델타 시그마 변조기(44)가 3 비트의 출력을 행하는 구성인 경우, 그 출력은 10진법으로 「-3, -2, -1, 0, 1, 2, 3, 4」의 값을 취하고, 그 데이터 계열은 의사적으로 랜덤 계열이다. 따라서, 그 델타 시그마 변조기(44)의 출력 비트 스트림을 예를 들면 지연시킨 것은, 원래의 스트림과의 상관이 작다고 할 수 있다.
또한, 델타 시그마 변조기(44)의 출력 비트 스트림을 지연시키고 또한 반전시킨 것과, 원래의 출력 비트 스트림을 가산한 경우, 평균이 「0」이면서 의사적으로 랜덤한 비트 스트림이 생성된다. 그 의사적으로 랜덤한 비트 스트림은, 최대, 델타 시그마 변조기(44)의 출력의 2배의 절대값을 취할 수 있다. 본 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저에서는, 델타 시그마 변조기(44)의 출력 비트 스트림을 지연 반전기(40)에 의해 지연시키고 또한 반전시키고, 그 비트 스트림과, 델타 시그마 변조기(44)의 출력 비트 스트림을 제1 가산기(41) 에 의해 가산함으로써, 평균이 「0」이면서 의사적으로 랜덤한 비트 스트림을 생성하고 있다.
또한, 상기 평균이 「0」이면서 의사적으로 랜덤한 비트 스트림과, 분수부 데이터 F를 가산한 경우, 평균값이 분수부 데이터 F의 값이면서 의사적으로 랜덤한 데이터 계열이 얻어지게 된다. 본 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저에서는, 상기 평균이 「0」이면서 의사적으로 랜덤한 비트 스트림과, 상기 분수부 데이터 F를 제2 가산기(43)에 의해 가산함으로써, 상기 평균값이 분수부 데이터 F의 값이면서 의사적으로 랜덤한 데이터 계열을 얻고 있다.
그리고, 본 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저에서는, 제2 가산기(43)로부터의 상기 평균값이 분수부 데이터 F의 값이면서 의사적으로 랜덤한 데이터 계열을, 델타 시그마 변조기(44)에 입력하도록 이루어져 있다.
이에 의해, 델타 시그마 변조기(44)의 동작에서, 문제되는 분수부 데이터 F를 취하는 확률이 대폭 저감되며, 그 결과, 스퓨리어스톤의 발생이 저감된다. 또한, 본 실시예의 경우, 델타 시그마 변조기(44)에 공급되는 데이터 계열의 평균은, 전술한 바와 같이 분수부 데이터 F의 값으로 된다. 이 때문에, 본 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저는, 원하는 주파수를 정확하게 생성할 수 있게 된다.
도 3에는, 이 제1 본 실시예에 따른 델타 시그마 변조기의 양자화 노이즈의 시뮬레이션 결과를 도시한다. 또한, 도 3은, 횡축이 주파수, 종축이 양자화 노이 즈를 나타내고 있다. 이 도 3의 예로부터, 본 실시예에 따르면, 분수부 데이터 F의 값이 2의 거듭 제곱인 경우에도, 스퓨리어스톤의 발생이 억제되어, 본래의 노이즈 쉐이핑에 가까운 스펙트럼이 얻어지고 있는 것을 알 수 있다.
〔제2 실시예의 국부 발진 신호 생성부의 개략 구성〕
도 4에는, 도 1의 제1, 제2 국부 발진 신호 생성부(20, 21)에 대한, 제2 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저의 개략 구성을 도시한다. 또한, 도 4에서, 전술한 도 2와 동일한 구성 요소에는 각각 동일한 지시 부호를 붙이고, 이들의 상세한 설명에 대해서는 생략한다.
도 4에 도시하는 제2 실시예에서, 제1 가산기(41)의 출력 비트 폭은, 델타 시그마 변조기(44)의 출력 비트 폭과 동일하게 이루어져 있다. 즉, 델타 시그마 변조기(44)의 출력 비트 폭을 n 비트로 한 경우, 제1 가산기(41)의 출력 비트 폭은 n 비트로 제한되어 있다.
그리고, 제1 실시예와 마찬가지로, 델타 시그마 변조기(44)의 출력 비트 스트림과, 이것을 지연 반전기(40)에 의해 지연·반전시킨 비트 스트림을, 제1 가산기(41)에 의해 가산함으로써, 평균이 「0」이면서 의사적으로 랜덤한 비트 스트림을 생성한다. 여기서, 제1 가산기(41)의 출력 비트 폭은, 델타 시그마 변조기(44)의 출력 비트 폭과 동일하게 설정되어 있기 때문에, 제1 가산기(41)의 출력은, 임의의 값으로 클립된 바와 같은 데이터 계열로 된다. 또한, 상기 클립된 결과, 그 평균값은, 상기 분수부 데이터 F의 값으로부터는 약간 어긋나게 되지만, 전술한 종래의 기술에서 설명한 바와 같이 F±1까지 크게 어긋나는 경우 등은 없다.
도 5에는, 이 제2 실시예에 따른 델타 시그마 변조기의 양자화 노이즈의 시뮬레이션 결과를 도시한다. 또한, 도 5는, 횡축이 주파수, 종축이 양자화 노이즈를 나타내고 있다.
이 도 5의 예로부터, 본 실시예에 따르면, 분수부 데이터 F의 값이 2의 거듭 제곱인 경우에도, 스퓨리어스톤의 발생이 억제되어, 본래의 노이즈 쉐이핑에 가까운 스펙트럼이 얻어지고 있는 것을 알 수 있다. 제2 실시예의 경우에는, 전술한 바와 같이 평균값이 분수부 데이터 F의 값으로부터 약간 어긋나게 되지만, 그 어긋남은, 이 도 5의 시뮬레이션 결과의 경우에는 약 0.2이고, 실용상 허용할 수 있는 것이라고 생각되어진다.
본 발명에 따른 실시예의 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저 및 그 주파수 신시사이저를 구비한 휴대 전화 단말기에 따르면, 이상 설명한 바와 같이, 델타 시그마 변조기(44)의 비트 수를 크게 하지 않아, 특정 데이터 설정에서의 스퓨리어스톤의 발생을 억제할 수 있다. 또한, 주파수 신시사이저에 의해 생성되는 주파수는, 희망 주파수로부터 거의 어긋나지 않으며, 비록 어긋났다고 해도 희망 주파수로부터의 어긋남량은 작게 억제되고 있다. 또한, 본 실시예의 주파수 신시사이저에 따르면, 종래의 디지털 디서 회로와 같은 신규 추가 블록을 설치하지 않고, 델타 시그마 변조기(44) 자신의 출력 신호를 이용하는 지연 반전기(40)나 가산기(41, 43) 등의 소규모의 하드웨어에 의해 실현할 수 있다.
또한, 전술한 실시예의 설명은, 본 발명의 일례이다. 이 때문에, 본 발명은 전술한 실시예에 한정되지 않고, 본 발명에 따른 기술적 사상을 일탈하지 않는 범 위이면, 설계 등에 따라 다양한 변경이 가능한 것은 물론이다.
예를 들면, 본 발명의 무선 통신 장치는, 휴대 전화 단말기뿐만 아니라, 통신 기능을 구비한 것이면 어떠한 것에도 적용 가능하다.
이상, 본 발명에 따르면, 회로 규모를 증대시키지 않고, 스퓨리어스톤의 발생을 억제하는 것을 가능하게 하는, 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저 및 무선 통신 장치를 제공할 수 있다.

Claims (8)

  1. 발진기의 출력 주파수를 분주하는 분주기를 변조함으로써 분수 분주를 행하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저로서,
    정수부 데이터와 분수부 데이터로 이루어지는 분주 데이터를 유지하는 분주 데이터 유지 수단과,
    입력된 데이터 계열을 적분하여 양자화하는 델타 시그마 변조 수단과,
    상기 델타 시그마 변조 수단의 출력 데이터 계열과, 상기 분주 데이터 유지 수단으로부터 공급된 분수부 데이터로부터, 평균값이 상기 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열을 생성하여, 상기 델타 시그마 변조 수단에의 입력 데이터 계열로 하는 데이터 계열 생성 수단과,
    상기 델타 시그마 변조 수단의 출력과 상기 분주 데이터 유지 수단으로부터 공급된 정수부 데이터를 가산하는 가산 수단을 갖고,
    상기 가산 수단의 출력에 의해 상기 분주기를 변조시키는 것을 특징으로 하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저.
  2. 제1항에 있어서,
    상기 데이터 계열 생성 수단은,
    상기 델타 시그마 변조 수단의 출력 데이터 계열로부터, 평균값이 제로이면서 의사적으로 랜덤한 데이터 계열을 생성하는 제1 데이터 계열 생성부와,
    상기 데이터 계열 생성 수단이 생성한 데이터 계열과, 상기 분주 데이터 유지 수단으로부터 공급된 분수부 데이터를 가산함으로써, 상기 평균값이 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열을 생성하는 제2 데이터 계열 생성부를 갖는 것을 특징으로 하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저.
  3. 제2항에 있어서,
    상기 제1 데이터 계열 생성부는,
    상기 델타 시그마 변조 수단의 출력 데이터 계열을 적어도 1 클럭분 지연시키고 또한 반전시킨 데이터 계열과, 상기 델타 시그마 변조 수단의 출력 데이터 계열을 가산함으로써, 상기 평균값이 제로이면서 의사적으로 랜덤한 데이터 계열을 생성하는 것을 특징으로 하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저.
  4. 제2항에 있어서,
    상기 제1 데이터 계열 생성부는, 상기 델타 시그마 변조 수단의 출력 데이터 계열을 적어도 1 클럭분 지연시키고 또한 반전시키는 지연 반전기와, 상기 델타 시그마 변조 수단의 출력 데이터 계열과 상기 지연 반전기의 출력을 가산하는 제1 가산기를 갖고,
    상기 제2 데이터 계열 생성 수단은, 상기 제1 가산기의 출력과 상기 분주 데 이터 유지 수단으로부터 공급된 분수부 데이터를 가산하여 델타 시그마 변조 수단에 출력하는 제2 가산기를 갖는 것을 특징으로 하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저.
  5. 제4항에 있어서,
    상기 제1 가산기는, 출력 비트 폭이, 상기 델타 시그마 변조 수단의 출력 비트 폭에 1 비트를 더한 비트 폭인 것을 특징으로 하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저.
  6. 제4항에 있어서,
    상기 제1 가산기는, 출력 비트 폭이, 델타 시그마 변조 수단의 출력 비트 폭과 동일한 것을 특징으로 하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저.
  7. 발진기의 출력 주파수를 분주하는 분주기를 변조함으로써 분수 분주를 행하는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저로서,
    정수부 데이터와 분수부 데이터로 이루어지는 분주 데이터를 유지하는 레지스터와,
    입력된 데이터 계열을 적분하여 양자화하는 델타 시그마 변조기와,
    상기 델타 시그마 변조 수단의 출력 데이터 계열로부터, 평균값이 제로이면 서 의사적으로 랜덤한 데이터 계열을 생성하는 제1 데이터 계열 생성부와,
    상기 제1 데이터 계열 생성부가 생성한 데이터 계열과, 상기 레지스터로부터 공급된 분수부 데이터를 가산함으로써, 상기 평균값이 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열을 생성하는 제2 데이터 계열 생성부와,
    상기 델타 시그마 변조기의 출력과 상기 레지스터로부터 공급된 정수부 데이터를 가산하는 가산기를 구비하고,
    상기 가산기의 출력에 의해 상기 분주기를 변조시키는 것을 특징으로 하는 델타 시그마 변조형 분주 PLL 주파수 신시사이저.
  8. 무선 신호를 송수신하는 안테나와,
    상기 안테나를 통하여 송수신하는 신호의 주파수를, 국부 발진 신호를 이용하여 원하는 주파수 신호로 변환하는 송수신 회로와,
    상기 송수신 수단에 공급하는 국부 발진 신호를 생성하는 발진기와, 상기 발진 수단의 출력 주파수를 분주하는 분주기와,
    상기 분주기의 출력과 기준 주파수와의 차분에 따라 상기 발진기의 발진 주파수를 제어하는 발진 주파수 제어 회로와,
    정수부 데이터와 분수부 데이터로 이루어지는 분주 데이터를 유지하는 레지스터와,
    입력된 데이터 계열을 적분하여 양자화하는 델타 시그마 변조기와,
    상기 델타 시그마 변조기의 출력 데이터 계열과 상기 레지스터로부터 공급된 분수부 데이터로부터 평균값이 상기 분수부 데이터의 값이면서 의사적으로 랜덤한 데이터 계열을 생성하여 상기 델타 시그마 변조기에의 입력 데이터 계열로 하는 데이터 계열 생성 수단과,
    상기 델타 시그마 변조기의 출력과 상기 레지스터로부터 공급된 정수부 데이터를 가산하는 가산기를 구비하고,
    상기 가산기의 출력에 의해 상기 분주기를 변조시키는 델타 시그마 변조형 분수 분주 PLL 주파수 신시사이저를 갖는 것을 특징으로 하는 무선 통신 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133352B1 (ko) * 2010-12-22 2012-04-19 한국전력공사 전자식 전력량계 및 전력량 계산 방법
KR101147335B1 (ko) * 2010-05-27 2012-05-22 주식회사 에이알티엑스 디지털 고주파 송신부의 시그마-델타 구조
US8659323B2 (en) 2011-04-18 2014-02-25 Korea Advanced Institute Of Science And Technology Frequency synthesizer, method of generating output frequency thereof and method of correcting conversion gain thereof
KR20150052723A (ko) * 2013-11-06 2015-05-14 현대오트론 주식회사 확산 스펙트럼 클럭 발생기 및 그 제어 모듈

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792706B2 (ja) * 2002-12-26 2006-07-05 富士通株式会社 Ｐｌｌ回路のσδ変調器
KR100819390B1 (ko) * 2006-09-21 2008-04-04 지씨티 세미컨덕터 인코포레이티드 2개의 위상 동기 루프를 사용한 주파수 합성기
TWI382676B (zh) * 2007-12-28 2013-01-11 Ind Tech Res Inst 協調性可調式濾波裝置及之無線通訊前端電路
US7911247B2 (en) * 2008-02-26 2011-03-22 Qualcomm Incorporated Delta-sigma modulator clock dithering in a fractional-N phase-locked loop
US7795937B2 (en) * 2008-03-26 2010-09-14 Mstar Semiconductor, Inc. Semi-digital delay locked loop circuit and method
US8531217B2 (en) * 2009-04-10 2013-09-10 Hittite Microwave Corporation Fractional-N frequency synthesizer having reduced fractional switching noise
US8537956B1 (en) * 2010-11-24 2013-09-17 Altera Corporation Techniques for generating fractional periodic signals
EP2746891B1 (en) * 2012-12-20 2015-06-03 Imec A current waveform generator
JP2014222821A (ja) * 2013-05-13 2014-11-27 旭化成エレクトロニクス株式会社 フラクショナルｎシンセサイザ
JP6121240B2 (ja) * 2013-05-23 2017-04-26 日本無線株式会社 シグマデルタ変調器
CN110190847B (zh) * 2019-04-26 2023-06-02 西安邮电大学 一种应用于频率合成器的小数n分频电路及方法
US11784651B2 (en) * 2021-10-27 2023-10-10 Nxp B.V. Circuitry and methods for fractional division of high-frequency clock signals

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008704A (en) * 1998-06-09 1999-12-28 Rockwell Collins, Inc. Fractional frequency synthesizer with modulation linearizer
GB2354649A (en) * 1999-09-22 2001-03-28 Cadence Design Systems Inc Method and apparatus for generating a modulated radio frequency output signal
DE60006346T2 (de) * 1999-12-13 2004-09-09 Matsushita Electric Industrial Co., Ltd., Kadoma Frequenzsynthetisierer mit gebrochenem Teilerverhältnis und Delta-Sigma Modulator zur Kontrolle des fraktionalen Teils
US6708026B1 (en) * 2000-01-11 2004-03-16 Ericsson Inc. Division based local oscillator for frequency synthesis
US6600378B1 (en) * 2002-01-18 2003-07-29 Nokia Corporation Fractional-N frequency synthesizer with sine wave generator
US6707855B2 (en) * 2002-06-20 2004-03-16 Nokia Corporation Digital delta sigma modulator in a fractional-N frequency synthesizer
US6703878B2 (en) * 2002-07-25 2004-03-09 Intel Corporation Input jitter attenuation in a phase-locked loop
JP2004104228A (ja) * 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器
US7199677B2 (en) * 2004-03-19 2007-04-03 Matsushita Electric Industrial Co., Ltd. Frequency modulation apparatus
GB2416437B (en) * 2004-07-19 2007-12-27 Renesas Tech Corp A communication semiconductor integrated circuit device and a wireless communication system

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101147335B1 (ko) * 2010-05-27 2012-05-22 주식회사 에이알티엑스 디지털 고주파 송신부의 시그마-델타 구조
KR101133352B1 (ko) * 2010-12-22 2012-04-19 한국전력공사 전자식 전력량계 및 전력량 계산 방법
US8659323B2 (en) 2011-04-18 2014-02-25 Korea Advanced Institute Of Science And Technology Frequency synthesizer, method of generating output frequency thereof and method of correcting conversion gain thereof
KR20150052723A (ko) * 2013-11-06 2015-05-14 현대오트론 주식회사 확산 스펙트럼 클럭 발생기 및 그 제어 모듈

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Publication number Publication date
US7075384B2 (en) 2006-07-11
US20050218996A1 (en) 2005-10-06
JP2005295341A (ja) 2005-10-20
JP4155406B2 (ja) 2008-09-24

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