KR101147335B1 - 디지털 고주파 송신부의 시그마-델타 구조 - Google Patents

디지털 고주파 송신부의 시그마-델타 구조 Download PDF

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Abstract

본 발명은 디지털 고주파 송신부의 시그마-델타 구조에 관한 것으로, 더욱 상세하게는 모뎀으로부터 입력 받은 입력 신호를 고주파 대역에서 터너리 신호로 출력하기 위한 디지털 고주파 송신부의 시그마-델타 구조에 관한 것이다.
따라서, 본 발명은 터너리 신호를 출력함으로써 스위치의 전력 손실을 막을 수 있는 효과와 더불어 지연신호와 출력신호를 합산하여 대역 외 잡음 증가 현상을 제거하는 효과가 있다.

Description

디지털 고주파 송신부의 시그마-델타 구조{DIGITAL HIGH FREQUENCY TRANSMITTER WITH SIGMA-DELTA STRUCTURE}
본 발명은 디지털 고주파 송신부의 시그마-델타 구조에 관한 것이다.
도 1은 종래의 바이너리 시그마-델타 변조부를 나타낸 블록도이고, 도 2는 종래의 바이너리 시그마-델타 변조부의 출력신호를 나타낸 도면이고, 도 3은 주파수 변화에 따른 시그마-델타 변조의 잡음 특성을 나타태는 도면이다.
도 1 내지 도 3에 도시한 바와 같이, 일반적으로 송신부에 포함되어 있는 바이너리 시그마-델타 변조부(1)은 입력신호가 기준치의 이상이되면 기준신호에 +1을 하고, 입력신호가 기준치에 도달하지 못하면 기준신호에 -1을 하여 파워의 평균을 나타내어 아날로그 신호를 디지털 신호로 변조하는 역할을 하는 것으로 합산기(2), 적분기(3), 양자화기(4), 및 1 비트 디지털-아날로그 변환기(5)로 구성한다.
도 1에 도시한 바와 같이 종래의 바이너리 시그마-델타 변조부(1)는 +1 과 -1의 2가지 신호를 이용하여 신호를 출력하였다.
그러나, 도 2에 도시한 바와 같이, 바이너리 시그마-델타 변조부를 이용하여 0의 입력 신호를 표현하기 위해서는 +1과 -1을 빠르게 반복하여 표현하게 되는데 +1과 -1이 반복이 급격히 일어나게 되면 디지털 송신부에서 사용하는 스위칭형 전력증폭기의 스위치에서 발생하는 전력 손실이 발생하여 디지털 송신기의 효율을 떨어뜨리는 문제점이 발생한다.
따라서, 바이너리 시그마-델타 변조부(1)를 이용하여 0을 표현하기 위해서 +1 및 -1의 출력이 급격히 일어나는 부분을 보완하는 터너리(Ternary) 시그마 델타 변조 방법이 요구되었다.
그러나, 터너리 시그마-델타 변조는 신호대역이 아닌 주파수 대역에서 주파수가 증가할수록 잡음이 증가하게 되며, 이러한 잡음의 증가는 통신대역 내 잡음 생성에 영향을 주어 통신에 악영향을 미치게 된다.
이런 대역 내의 잡음을 감소시킬 수 있는 방법에는 터너리 시그마-델타 변조의 샘플링 주파수를 높이는 방법이 있다.
도 3은 샘플링 주파수가 변할 때의 시그마-델타 변조의 잡음 특성을 나타낸다. 샘플링 주파수가 증가할수록 기저대역 주변의 잡음의 크기가 작아지는 것을 확인 할 수 있다.
그러나, 종래에 사용되고 있는 터너리 시그마-델타 변조는 샘플링 주파수를 높이기 위해서 통신 규격을 맞추어 대역내의 잡음신호를 제거 해주어야 하는데, 통신 채널이 변함에 따라 잡음 신호를 제거하는 필터도 변해야 하기 때문에 구현하는데 어려움이 있다.
또한, 필터의 대역이 캐리어 주파수에 비해서 매우 작은 대역통과필터를 사용해야 하므로 필터를 설계하는데 어려움이 있다.
따라서, 높은 샘플링 주파수를 갖는 터너리 시그마-델타 변조 구조를 이용하여 송신부의 효율을 향상시키고 필터를 사용하지 않고 대역 내의 잡음 특성을 개선하는 기술이 요구되고 있다.
따라서 본 발명이 해결하고자 하는 기술적 과제는 0의 입력 신호를 용이하게 표현하기 위한 시그마-델타 구조를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 입력되는 기저대역 신호를 높은 샘플링 주파수로 동작하는 시그마-델타 구조를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 필터를 사용하지 않고 시그마-델타 구조의 대역 내 잡음 특성을 제거하는 것이다.
본 발명의 한 특징에 따른 디지털 고주파 송신부의 시그마-델타 구조는 모뎀부로부터 입력 받은 기저대역신호를 변조하여 제1 출력신호를 형성하는 바이너리 시그마-델타 변조부와; 상기 바이너리 시그마-델타 변조부에서 출력하는 제1 출력신호를 한 클럭 지연시켜 제2 출력신호를 형성하는 제1 D-플립플롭와; 상기 제1 출력신호와 제2 출력신호를 합산하여 제1 합산 신호를 형성하는 제1 합산부와; 상기 제1 합산 신호를 지연하여 지연신호를 형성하는 딜레이부; 및 상기 제1 합산 신호와 상기 지연신호를 합산하여 제2 합산 신호를 형성하는 제2 합산부를 포함하여 구성하는 것을 특징으로 한다.
삭제
상기 특징에 따른 디지털 고주파 송신부의 시그마-델타 구조는 상기 제2 출력신호를 지연하여 지연신호를 형성하는 딜레이부와; 상기 지연신호를 한 클럭 지연시켜 제3 출력신호를 형성하는 제2 D-플립플롭과; 상기 지연신호와 제3 출력신호를 합산하여 제3 합산신호를 형성하는 제3 합산부와; 상기 제1 합산신호와 제3 합산신호를 합산하는 제4 합산부;를 더 포함하여 구성하는 것을 특징으로 한다.
상기 특징에 따른 디지털 고주파 송신부의 시그마-델타 구조의 상기 딜레이부는 복수의 단위 신호 지연 소자를 포함하며, 단위 신호 지연 소자의 수에 따라 지연시간을 가변하는 것을 특징으로 한다.
이러한 본 발명의 특징에 따르면,
본 발명은 바이너리 시그마-델타 변조부에 간단한 구성을 추가하는 변형으로 시그마-델타 구조를 형성하여 샘플링 주파수를 높이는 효과가 있다.
본 발명은 -1, 0, 및 1의 입력신호를 변조하여 출력신호에 의해 소모되는 전력을 감소시켜 전력효율을 개선하는 효과가 있다.
또한, 본 발명은 필터를 사용하지 않고 시그마 델타 구조의 대역 내 잡음 특성을 제거하는 효과가 있다.
도 1은 종래의 바이너리 시그마-델타 변조부를 나타낸 블록도이다.
도 2는 종래의 바이너리 시그마-델타 변조부의 출력신호를 나타낸 도면이다.
도 3은 주파수 변화에 따른 시그마-델타 변조의 잡음 특성을 나타태는 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 시그마-델타 구조를 갖는 디지털 고주파 송신부를 나타낸 블록도이다.
도 5는 본 발명의 제2 실시 예에 따른 디지털 고주파 송신부의 시그마-델타 구조를 나타낸 블록도이다.
도 6는 본 발명의 제3 실시 예에 따른 디지털 고주파 송신부의 시그마-델타 구조를 나타낸 블록도이다.
도 7은 본 발명에 따른 디지털 고주파 송신부의 시그마-델타 구조의 출력신호를 나타낸 도면이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참고로 하여 상세하게 설명한다.
도 4는 본 발명의 제1 실시 예에 따른 시그마-델타 구조를 갖는 디지털 고주파 송신부를 나타낸 블록도이고, 도 5는 본 발명의 제2 실시 예에 따른 디지털 고주파 송신부의 시그마-델타 구조를 나타낸 블록도이고, 도 6은 본 발명의 제3 실시 예에 따른 디지털 고주파 송신부의 시그마-델타 구조를 나타낸 블록도이다
도 4 내지 도 6에 도시한 바와 같이, 본 발명의 실시 예에 따른 디지털 고주파 송신부는 모뎀부(100), 바이너리 시그마-델타 변조부(210), 스위칭 신호 변조부(300), 전력 증폭부(400), 전력 결합부(500), 및 안테나(600)로 구성한다.
여기서, 상기 바이너리 시그마-델타 변조부(210)는 모뎀부(100)로 각각 I 신호 및 Q신호를 입력 받는다.
이때, 상기 I 신호 및 Q신호는 일정하지 않는 크기를 갖는 신호로써, +1, 0, -1의 3가지 레벨을 갖는 터너리 신호로 변조한다.
1bit 레벨을 갖는 바이너리 시그마-델타 변조부(210)는 합산부(미도시), 적분기(미도시), 및 D-플립플롭(미도시)로 구성하는데, 터너리 신호를 출력하는 시그마-델타 구조(1000)를 갖기 위해 상기 바이너리 시그마-델타 변조부(210)의 출력단에 제1 D-플립플롭(240) 및 제2 합산부(250)를 포함하여 구성한다.
상기 바이너리 시그마-델타 변조부(210)의 구성 중 합산부에 입력되는 기저대역신호와 D-플립플롭에 의해 지연되는 지연신호를 합산한다.
또한, 상기 적분기는 합산한 기저대역신호와 지연신호를 적분한다.
또한, 상기 D-플립플롭은 상기 적분된 신호의 크기에 따라 +1, -1 신호를 출력한다.
이때, 상기 바이너리 시그마-델타 변조부(210)는 본 발명의 실시 예에서와 다르게 구성할 수 있어 그 구성은 한정하지 아니 하고 본 발명은 바이너리 시그마-델타 변조부(210)를 이용하고, 추가적인 구성을 통해 시그마-델타 구조(1000, 2000, 3000)를 형성할 수 있는 부분을 더 중점적으로 설명하도록 한다.
상기 바이너리 시그마-델타 변조부(210)를 이용하여 시그마-델타 구조(1000)를 형성하기 위해 추가적으로 제1 D-플립플롭(240), 및 제1 합산부(250)를 더 구성한다.
이때, 상기 시그마-델타 구조(1000)는 터너리 레벨의 신호로 출력신호를 형성할 수 있다.
상기 제1 D-플립플롭(240)은 바이너리 시그마-델타 변조부(210)에서 출력하는 제1 출력신호를 한 클럭 지연시켜 제2 출력신호를 생성하여 출력한다.
또한, 상기 제1 합산부(250)는 바이너리 시그마-델타 변조부(210)에서 출력하는 제1 출력 신호와 제1 D-플립플롭(240)에서 출력하는 제2 출력신호를 합산하여 제1 합산 신호를 생성하여 출력한다.
상기와 같이, 높은 샘플링 주파수로 구현될 수 있도록 바이너리 시그마-델타 변조부(210)를 이용하여 시그마-델타 구조(1000)를 구현 할 수 있다.
여기서, 상기 스위칭 신호 변조부(300)는 상기 시그마-델타 구조(1000)에서 변환한 디지털 신호를 전달받아 180도 위상차이를 갖는 변조 신호로 변조한다.
이때, 상기 스위칭 신호 변조부(300)에 입력되는 클럭들은 각각 서로 90도의 위상차이를 갖는 I 및 Q 신호일 수 있으며, 이 신호들의 클럭 주파수는 캐리어 주파수이거나 그 보다 높은 클럭 주파수로 제공한다.
여기서, 상기 전력 증폭부(400)는 상기 변조된 변조 신호를 입력 받아 증폭하여 안테나(500)를 통해 전파한다.
또한, 상기 시그마-델타 구조(1000), 스위칭 신호 변조부(300), 및 전력 증폭부(400)는 I 신호 및 Q 신호를 각각 처리하기 위해 각각 한 쌍씩 구비할 수 있으며, 본 발명의 실시 예에서는 각각의 시그마-델타 구조(1000)의 신호를 변조하는 스위칭 신호 변조부(300)를 하나 구비하여 전력증폭기(400) 역시 하나 구비하여 형성하였으나,
상기 스위칭 신호 변조부(300)를 2개 이상 구비하는 경우 신호를 증폭하는 전력증폭기(400) 역시 2개 이상 구비하며, 증폭된 신호를 결합하는 전력 결합부(미도시)를 더 형성하여 안테나를 통해 전파한다.
상기와 같은 구성에서 시그마-델타 구조(1000)를 다음과 같이 도 5 및 도 6에 도시한 바와 같이 변형하여 형성 할 수 있다.
도 5에 도시한 바와 같이, 제 2 실시 예에 따른 시그마-델타 구조(2000)는 도 4 에서 설명한 실시 예 1구성에 추가적으로 딜레이부(260a) 및 제2 합산부(280)를 더 포함하여 형성하며, 상세하게는 바이너리 시그마-델타 변조부(210), 제1 D-플립플롭(240), 제1 합산부(250), 딜레이부(260a), 및 제2 합산부(280)로 구성한다.
상기 딜레이부(260a)는 바이너리 시그마-델타 변조부(210)에서 출력하는 제1 출력 신호와 제1 D-플립플롭(240)에서 출력하는 제2 출력신호를 합산하여 제1 합산 신호를 지연시켜 지연신호를 생성한다.
상기 딜레이부(260a)는 복수의 단위 신호 지연 소자를 포함하며, 단위 신호 지연 소자의 수에 따라 지연시간을 가변할 수 있으며, 본 발명의 실시 예는 디지털 신호 처리에 관한 것이므로, 사용자의 설정에 따라 지연시간을 가변할 수 있음이 바람직하다.
상기 제2 합산부(280)는 상기 제1 합산신호와 지연 신호를 합산하여 제2 합산신호를 생성한다.
상기와 같이, 상기 제1 합산신호를 출력하는 제1합산부의 출력단에 딜레이부(260a)를 구비하여 지연신호를 합산함으로써, 지연시간에 따라 원하는 주파수의 잡음을 제거할 수 있는 효과가 있다.
도 6에 도시한 바와 같이, 제 3 실시 예에 따른 시그마-델타 구조(3000)는 도 4 에서 설명한 실시 예 1 구성에 추가적으로 딜레이부(260b), 제2 D-플립플롭(270), 제4합산부(290a), 및 제5합산부(290b)를 더 포함하여 형성하며 상세하게는 바이너리 시그마-델타 변조부(210), 제1 D-플립플롭(240), 제1 합산부(250), 딜레이부(260b), 제2 D-플립플롭(270), 제3 합산부(290a), 및 제4 합산부(290b)로 구성한다.
상기 딜레이부(260b)는 바이너리 시그마-델타 변조부(210)에서 출력하는 제1 출력신호를 한 클럭 지연시켜 제2 출력신호를 지연시켜 지연신호를 생성한다.
상기 딜레이부(260b)는 복수의 단위 신호 지연 소자를 포함하며, 단위 신호 지연 소자의 수에 따라 지연시간을 가변할 수 있으며, 본 발명의 실시 예는 디지털 신호 처리에 관한 것이므로, 사용자의 설정에 따라 지연시간을 가변할 수 있음이 바람직하다.
상기 제2 D-플립플롭(270)는 상기 지연신호를 한 클럭 지연시켜 제3 출력신호를 생성한다.
상기 제3 합산부(290a)는 상기 지연신호와 제3 출력신호를 합산하여 제3 합산신호를 생성한다.
상기 제4 합산부(290b)는 상기 제1 합산신호와 제3 합산신호를 합산하여 제4 합산신호를 생성한다.
상기와 같이, 상기 제2 출력신호를 출력하는 제1 D-플립플롭(240)의 출력단에 딜레이부(260b)를 구비하고, 딜레이부(260b)의 출력단에 제2 D-플립플롭(270)을 구비하여 제3 출력신호를 생성한 후, 지연신호와 제3 출력신호를 합산하여 제3 합산신호를 생성한다.
이때, 상기 제1 합산신호와 제3 합산신호를 합산하여 출력되는 신호에 따른 지연시간에 따라 원하는 주파수의 잡음을 제거 할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 시그마-델타 구조(1000, 2000, 3000)를 갖는 디지털 고주파 송신부를 이용한 신호 송신 방법은 다음과 같다.
먼저, 시그마-델타 구조(1000, 2000, 3000)는 모뎀부(100)으로부터 기저대역신호를 입력 받는다.
이때, 상기 기저대역신호는 일정하지 않는 크기를 갖는 신호로써 I신호와 Q 신호를 포함한다.
이어서, 상기 모뎀으로부터 시그마-델타 구조에 입력된 기저대역신호는 터너리 레벨을 갖는 -1, 0, 및 1의 신호로 변조한다.
이어서, 상기 변조된 신호는 스위칭 신호 변조부(300)에서 주파수를 상향시킨다. 이때, 상기 스위칭 신호 변조부(300)는 시그마-델타 구조(1000, 2000, 3000)로부터 전달받은 변조된 신호를 서로 180도 위상차이를 갖는 신호로 변조한다.
마지막으로, 상기 180도 위상차이를 갖는 신호로 변조한 스위칭 신호는 전력 증폭기(400)에 입력하여 신호를 증폭하여 안테나를 통해 전파한다.
이때, 상기 전력 증폭기(400)가 2개 이상인 경우 증폭된 신호를 결합하는 전력 결합부(미도시)를 더 형성하여 안테나를 통해 전파할 수 있다.
도 7은 본 발명에 따른 디지털 고주파 송신부의 시그마-델타 구조의 출력신호를 나타낸 도면이다.
도 7에 도시한 바와 같이, 본 발명의 실시 예에 따른 시그마-델타 구조를 이용하여 터너리 신호를 사용함으로써, 시그마-델타 구조(1000, 2000, 3000)에서 출력되는 출력신호에 의한 급격한 반복이 일어나는 구간이 발생하지 않아 스위치에서 발생하는 전력손실을 막는다.
본 발명의 실시 예는 시그마-델타 구조(1000, 2000, 3000)을 이용한 디지털 고주파 송신부에 관하여 설명하였으나, 이는 시그마-델타 구조를 이용한 실시 예로써, 디지털 고주파 송신부만으로 한정하지 아니한다.
이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.
100 : 모뎀 210 : 바이너리 시그마-델타 변조부
240 : 제1 D-플립플롭 250 : 제1 합산부
260a, 260b : 딜레이부 270 : 제2 D-플립플롭
280 : 제2 합산부 290a : 제3 합산부
290b : 제4 합산부 300 : 스위칭 신호 변조부
400 : 전력 증폭기 500 : 안테나
1000, 2000, 3000 : 시그마-델타 구조

Claims (4)

  1. 디지털 고주파 송신부의 시그마-델타 구조에 있어서,
    모뎀부로부터 입력 받은 기저대역신호를 변조하여 제1 출력신호를 형성하는 바이너리 시그마-델타 변조부와;
    상기 바이너리 시그마-델타 변조부에서 출력하는 제1 출력신호를 한 클럭 지연시켜 제2 출력신호를 형성하는 제1 D-플립플롭와;
    상기 제1 출력신호와 제2 출력신호를 합산하여 제1 합산 신호를 형성하는 제1 합산부와;
    상기 제1 합산 신호를 지연하여 지연신호를 형성하는 딜레이부; 및
    상기 제1 합산 신호와 상기 지연신호를 합산하여 제2 합산 신호를 형성하는 제2 합산부를 포함하여 구성하는 것을 특징으로 하는 디지털 고주파 송신부의 시그마-델타 구조.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 출력신호를 지연하여 지연신호를 형성하는 딜레이부와;
    상기 지연신호를 한 클럭 지연시켜 제3 출력신호를 형성하는 제2 D-플립플롭과;
    상기 지연신호와 제3 출력신호를 합산하여 제3 합산신호를 형성하는 제3 합산부와;
    상기 제1 합산신호와 제3 합산신호를 합산하는 제4 합산부를 더 포함하여 구성하는 것을 특징으로 하는 디지털 고주파 송신부의 시그마-델타 구조.
  4. 제1항 또는 제3항에 있어서,
    상기 딜레이부는 복수의 단위 신호 지연 소자를 포함하며, 단위 신호 지연 소자의 수에 따라 지연시간을 가변하는 것을 특징으로 하는 디지털 고주파 송신부의 시그마-델타 구조.
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