KR101922108B1 - 병렬 구조의 디지털 무선 송신기 및 이를 포함하는 무선 통신 시스템 - Google Patents

병렬 구조의 디지털 무선 송신기 및 이를 포함하는 무선 통신 시스템 Download PDF

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Abstract

병렬 구조의 디지털 무선 송신기 및 이를 포함하는 무선 통신 시스템 이 개시된다. 본 발명의 디지털 무선 송신기는 직렬의 디지털 입력 신호를 수신하여 인터폴레이션하고, N(정수)개의 병렬 신호들로 변환하여 출력하는 직렬-병렬 변환기; 상기 N개의 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 델타-시그마 변조기(DSM); 및 상기 N개의 델타 시그마 변조된 신호들을 K(N 보다 큰 정수) 개의 병렬 신호들로 재정렬하고, K 개의 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 RF 신호로 변환하는 RF 변환기를 포함한다.

Description

병렬 구조의 디지털 무선 송신기 및 이를 포함하는 무선 통신 시스템{Digital Wireless Transmitter having Parallel Structure and Wireless Communication System including the Same}
본 발명의 개념에 따른 실시 예는 신호 송신기에 관한 것으로, 특히 무선 통신 시스템용 디지털 무선 송신기에 관한 것이다.
현대 무선통신에서의 SDR(Software Defined Radio) 적용 및 아날로그(analog) 또는 RF(radio frequency) 장애의 제거 등을 목적으로 디지털 기반의 송신기(digital transmitter)에 대한 연구가 활발히 진행되고 있다.
한편 델타 시그마 변조기(DSM: Delta Sigma Modulator)은 대역 내 양자화 잡음(in-band quantization noise)를 효과적으로 줄일 수 있는 장점이 있기 때문에 송신기 구현을 위한 주요 구성요소로 대두되었다. 특히 싱글-비트(single-bit) 출력을 갖는 DSM의 경우 파워앰프(Power Amplifier)의 선형성(linearity) 및 안정성(stability) 측면에서 이상적인 변조기로 평가되고 있다. 하지만, DSM에 필요한 오버 샘플링 레이트(OSR: over-sampling rate) 때문에 WiFi와 같은 MHz 단위의 광대역 신호를 위한 송신기의 구현에는 오히려 장애물로 작용하여 적용하기 어렵다.
본 발명이 이루고자 하는 기술적인 과제는 성능 열화를 방지하고 동작 클럭 주파수를 줄여 디지털 기반 구현이 가능하면서 광대역 신호를 송신할 수 있는 디지털 무선 송신기 및 이를 포함하는 무선 통신 시스템을 제공하는 것이다.
본 발명의 일 실시 예에 따르면, 직렬의 디지털 입력 신호를 수신하여 인터폴레이션하고, N(정수)개의 병렬 신호들로 변환하여 출력하는 직렬-병렬 변환기; 상기 N개의 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 델타-시그마 변조기(DSM); 및 상기 N개의 델타 시그마 변조된 신호들을 K(N 보다 큰 정수) 개의 병렬 신호들로 재정렬하고, K 개의 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 RF 신호로 변환하는 디지털 RF 변환기(MA-DRFC)를 포함하는 디지털 무선 송신기가 제공된다.
상기 직렬-병렬 변환기는 상기 직렬의 디지털 입력 신호를 L(정수 또는 실수)배 인터폴레이션하는 제1 인터폴레이터; 및 L배 인터폴레이션된 직렬 신호를 M배로 인터폴레이션하여 상기 N개의 병렬 신호들로 출력하는 제2 인터폴레이터를 포함할 수 있다.
상기 델타-시그마 변조기(DSM)는 각각이 상기 N개의 병렬 신호들 중 해당 병렬 신호를 동시에 입력받고, 적어도 한번의 가산 동작, 적어도 한 번의 지연 동작 및 적어도 한번의 이진 양자화 동작을 수행하여 해당 델타 시그마 변조된 출력 신호를 동시에 출력하는 제1 내지 제N 채널 DSM 유닛을 포함하며, 상기 제1 내지 제 N 채널 DSM 유닛 각각은 다른 DSM 유닛 중 적어도 하나의 DSM 유닛에 접속되어 상기 적어도 하나의 DSM 유닛에서 발생하는 신호를 상기 적어도 한번의 가산 동작의 입력으로 사용할 수 있다.
본 발명의 다른 실시 예에 따르면, 직렬의 동위상(In-phase) 디지털 입력 신호를 수신하여 인터폴레이션하고, N(정수)개의 동위상 병렬 신호들로 변환하여 출력하는 제1 직렬-병렬 변환기; 직렬의 직교위상(Quadrature-phase) 디지털 입력 신호를 수신하여 인터폴레이션하고, N(정수)개의 직교위상 병렬 신호들로 변환하여 출력하는 제2 직렬-병렬 변환기; 상기 N개의 동위상 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 제1 델타-시그마 변조기(DSM); 상기 N개의 직교위상 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 제2 델타-시그마 변조기(DSM); 상기 제1 DSM으로부터 출력되는 상기 N개의 동위상 DSM 신호들을 제1 발진 신호를 이용하여 동위상 RF 신호로 변환하는 제1 디지털 RF 변환기(MA-DRFC); 및 상기 제2 DSM으로부터 출력되는 상기 N개의 직교위상 DSM 신호들을 제2 발진 신호를 이용하여 직교위상 RF 신호로 변환하는 제2 디지털 RF 변환기(MA-DRFC)를 포함하며, 상기 제1 발진 신호와 상기 제2 발진 신호는 90도 위상 차이를 갖는 디지털 무선 송신기가 제공된다.
상기 제1 디지털 RF 변환기는 상기 N개의 동위상 DSM 신호들을 K(N 보다 큰 정수) 개의 동위상 병렬 신호들로 재정렬하고, K 개의 동위상 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 상기 제1 발진 신호를 이용하여 상기 동위상 RF 신호로 변환할 수 있다.
상기 제2 디지털 RF 변환기는 상기 N개의 직교위상 DSM 신호들을 K(N 보다 큰 정수) 개의 직교위상 병렬 신호들로 재정렬하고, K 개의 직교위상 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 상기 제2 발진 신호를 이용하여 상기 직교위상 RF 신호로 변환할 수 있다.
상기 제1 및 제2 디지털 RF 변환기의 출력 신호들은 파워 앰프 및 필터를 거쳐 안테나를 통해 송신될 수 있다.
본 발명의 또 다른 실시 예에 따르면, 프로세서; 및 상기 프로세서에 연결되고 안테나를 통하여 무선 신호를 주거나 받을 수 있는 무선 송신기를 포함하며, 상기 무선 송수신기는 직렬의 디지털 입력 신호를 수신하여 N(정수)개의 병렬 신호들로 변환하여 출력하는 직렬-병렬 변환기; 상기 N개의 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 델타-시그마 변조기(DSM); 상기 N개의 델타 시그마 변조된 신호들을 무빙 에버리징하여 RF 신호로 변환하는 디지털 RF 변환기(MA-DRFC); 및 상기 RF 신호를 증폭하는 파워 앰프를 포함하는 무선 통신 시스템이 제공된다.
상기 직렬-병렬 변환기는 상기 디지털 입력 신호를 오버 샘플링하여 상기 N(정수)개의 병렬 신호들로 변환할 수 있다.
상기 N개의 델타 시그마 변조된 신호들 각각은 싱글 비트 신호일 수 있다.
상기 디지털 RF 변환기(MA-DRFC)는 상기 N개의 델타 시그마 변조된 신호들을 K(N 보다 큰 정수) 개의 병렬 신호들로 재정렬하고, K 개의 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 RF 신호로 변환하여 합칠 수 있다.
상기 무선 송수신기는 상기 RF 신호를 특정 대역 신호로 필터링하는 대역통과 필터를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 오버 샘플링으로 인하여 높아질 수 밖에 없는 동작 클럭 주파수를 낮춤으로써, 광대역 송신기의 구현을 용이하게 한다.
본 발명의 실시예에 따르면, 병렬화된 멀티비트 신호에 DSM을 적용하여 싱글비트 병렬 출력으로 변환할 수 있으며, 이 경우 RF 컨버터의 구현이 용이해진다.
본 발명의 실시예에 따르면, DSM으로 인한 양자화 잡음을 디지털 영역에서 필터링하여 RF 필터의 디자인 복잡도를 낮출 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 디지털 무선 송신기의 개략적인 구성 블록도이다.
도 2는 본 발명의 다른 실시 예에 따른 디지털 무선 송신기의 개략적인 구성 블록도이다.
도 3은 도 2의 디지털 무선 송신기의 상세 구성 블록도이다.
도 4는 도 3에 도시된 N-채널 병렬 DSM 모듈의 일 실시예를 나타내는 구성 블록도이다.
도 5는 도 3에 도시된 N-채널 병렬 DSM 모듈의 다른 실시예를 나타내는 구성 블록도이다.
도 6은 도 3에 도시된 N-채널 병렬 DSM 모듈의 또 다른 실시예를 나타내는 구성 블록도이다.
도 7은 도 5에 도시된 본 발명의 실시예에 따른 N-채널 병렬 DSM 모듈의 일 비교예를 나타내는 구성 블록도이다.
도 8은 도 3에 도시된 RF 변환기의 일 실시예를 나타내는 구성 블록도이다.
도 9는 도 8에 도시된 RF 변환기의 동작을 개략적으로 나타내는 신호 타이밍도이다.
도 10은 도 8에 도시된 단위 길버트 셀 회로의 일 실시예를 나타내는 회로도이다.
도 11은 복수의 단위 길버트 셀 회로의 연결 관계를 나타내는 도면이다.
도 12는 본 발명의 또 다른 실시 예에 따른 디지털 무선 송신기의 개략적인 구성 블록도이다.
도 13a 내지 도 13f는 도 12에 도시된 디지털 무선 송신기에서의 각 신호의 주파수 도메인에서의 스펙트럼도이다.
도 14는 본 발명의 실시예에 따른 디지털 무선 송신기를 포함하는 전자 시스템의 일 실시 예를 나타내는 구성 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 디지털 무선 송신기의 개략적인 구성 블록도이다. 도 1을 참조하면, 디지털 무선 송신기(1)는 직렬-병렬 변환기(10), N-채널 병렬 DSM 모듈(20) 및 RF 변환기(30)를 포함한다.
직렬-병렬 변환기(10)는 직렬로 입력되는 직렬 입력 신호(I[n])를 병렬로 변환하여, N(2이상의 정수)개의 병렬 신호들(I1)을 출력한다. 직렬-병렬 변환기(10)의 입력 신호(I[n]) 및 출력 신호(I1)는 각각 디지털 신호일 수 있다.
직렬-병렬 변환기(10)는 디지털 입력 신호(I[n])를 P(정수)배로 인터폴레이션하여, N(정수)개의 병렬 신호들(I1)을 출력하는 인터폴레이터를 포함하여 구현될 수 있다. 인터폴레이터는 하나 이상 구비될 수 있다. 예컨대, 직렬-병렬 변환기(10)는 직렬의 디지털 입력 신호(I[n])를 L(정수 또는 실수)배로 인터폴레이션한 후, 다시 M(정수)배로 인터폴레이션하여, N개의 병렬 신호들(I1)을 만들 수 있다. 이 경우, 직렬-병렬 변환기(10)의 전체 인터폴레이션 배수인 P는 상기 L과 상기 M을 곱한 값(P=L * M)일 수 있고, 상기 N은 상기 M과 동일할 수 있고, 다를 수도 있다. 직렬-병렬 변환기(10)는 제1 클럭 신호(CK1)에 응답하여 동작할 수 있다. 제1 클럭 신호(CK1)는 디지털 입력 신호(I[n])의 주파수(혹은 샘플링 레이트)의 정수 또는 실수배일 수 있다.
N-채널 병렬 DSM 모듈(20)은 직렬-병렬 변환기(10)는 N개의 병렬 신호들(I1)을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조(delta-sigma modulation)를 수행한다. N-채널 병렬 DSM 모듈(20)은 제2 클럭 신호(CK2)에 응답하여 동작할 수 있다. 제2 클럭 신호(CK2)는 디지털 입력 신호(I[n])의 주파수(혹은 샘플링 레이트)의 정수배 또는 실수배일 수 있으며, 제1 클럭 신호(CK1)와 동일 주파수이거나 다른 주파수일 수 있다.
DSM 모듈(20)의 동작 및 구성에 대해서는 후술한다.
RF 변환기(30)는 DSM 모듈(20)로부터 출력되는 신호(I2)를 RF 신호(RFS)로 변환한다. DSM 모듈(20)의 출력 신호(I2)는 DSM 변조된 병렬 신호로서, 저 주파수(예컨대, 기저대역(baseband))의 디지털 신호일 수 있다.
RF 변환기(30)는 도 1에는 도시되지 않지만, 디지털 필터와 디지털 아날로그 변환기(digital-to-analogue converter)를 포함할 수 있다. 디지털 필터는 무빙 에버리징(moving averaging) 필터로 구현될 수 있으며, 디지털 아날로그 변환기는 기저대역의 디지털 신호를 발진 신호(OS)와 믹싱(mixing)함으로써 RF 아날로그 신호(RFS))로 변환할 수 있다.
RF 변환기(30)의 동작 및 구성에 대해서는 후술한다.
RF 변환기(30)부터 출력된 RF 아날로그 신호(RFS)는 파워 앰프(70)에 의해 증폭된 후 대역통과필터(80)에 의해 특정 대역 신호로 필터링된 후 안테나(90)를 통해 수신기(미도시)로 송신될 수 있다.
디지털 무선 송신기(1)는 도시된 구성요소 외에 추가 구성요소-예컨대, 발진 신호(OS)를 발생하기 위한 발진 신호 발생기 등-를 더 포함할 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 디지털 무선 송신기의 개략적인 구성 블록도이다. 도 2를 참조하면, 디지털 무선 송신기(1A)는 제1 및 제2 직렬-병렬 변환기(10a, 40a), 제1 및 제2 N채널 병렬 DSM 모듈(20a, 50a), 제1 및 제2 RF 변환기(30a, 60a), 그리고 위상 변환기(75)를 포함한다.
도 2의 디지털 무선 송신기는 동위상(In-phase) 신호와 직교위상(Quadrature-phase) 신호를 포함하는 쿼드러쳐 신호를 송신하기 위한 쿼드러쳐 무선 송신기이다.
제1 직렬-병렬 변환기(10a), 제1 N채널 병렬 DSM 모듈(20a), 및 제1 RF 변환기(30a)는 동위상(In-phase) 디지털 입력 신호(I[n])를 수신하여 처리하기 위한 패스로서, 도 1에 도시된 직렬-병렬 변환기(10), N채널 병렬 DSM 모듈(20), 및 RF 변환기(30)와 동일한 구성 및 기능을 가질 수 있다.
제2 직렬-병렬 변환기(40a), 제2 N채널 병렬 DSM 모듈(50a), 및 제2 RF 변환기(60a)는 직교위상(Quadrature-phase) 디지털 입력 신호(Q[n])를 수신하여 처리하기 위한 패스로서, 처리하는 신호만 다를 뿐 그 구성 및 기능은 도 1에 도시된 직렬-병렬 변환기(10), N채널 병렬 DSM 모듈(20), 및 RF 변환기(30)과 동일할 수 있다.
제1 RF 변환기(30a)는 제1 N채널 병렬 DSM 모듈(20a)부터 출력되는 N개의 동위상 DSM 신호들(I2)을 제1 발진 신호(OS1)를 이용하여 동위상 RF 신호(RFI)로 변환하고, 제2 RF 변환기(60a)는 제2 N채널 병렬 DSM 모듈(50a)부터 출력되는 N개의 직교위상 DSM 신호들(Q2)을 제2 발진 신호(OS2)를 이용하여 직교 위상 RF 신호(RFQ)로 변환한다.
제2 발진 신호(OS2)는 제1 발진 신호(OS1) 대비 90도 위상 차이를 갖는 신호이다. 위상 변환기(75)는 제1 발진 신호(OS1)를 90도 위상 변환하여 제2 발진 신호(OS2)를 출력할 수 있다.
제1 RF 변환기(30a)부터 출력된 동위상 RF 신호(RFI)와 제2 RF 변환기(60a)부터 출력된 직교 위상 RF 신호(RFQ)는 파워 앰프(70)로 입력된다. 파워 앰프(70)에 의해 증폭된 신호는 대역통과필터(80)에 의해 특정 대역 신호로 필터링된 후 안테나(90)를 통해 수신기(미도시)로 송신될 수 있다.
도 3은 도 2의 디지털 무선 송신기의 상세 구성 블록도이다.
이를 참조하면, 제1 직렬-병렬 변환기(10a)는 제1 및 제2 인터폴레이터(110, 111)를 포함한다. 제1 인터폴레이터(110)는 직렬의 디지털 입력 신호(I[n])를 L(정수 또는 실수)배 인터폴레이션하여 직렬 신호(I0)로서 출력한다. 제2 인터폴레이터(111)는 L배 인터폴레이션된 신호를 M배로 인터폴레이션하고, 이를 N개의 병렬 신호들(I1)로 변환하여 출력한다. 이 때, M은 N과 동일할 수 있으나, 이에 한정되는 것은 아니다. 제2 인터폴레이터(111)는 폴리-페이즈(poly-phase) 인터폴레이터로 구현될 수 있다. 제1 인터폴레이터(110)로 입력되는 디지털 입력 신호(I[n])의 주파수를 베이스밴드 주파수(FB)라 하면, 제1 인터폴레이터(110)는 FB의 L배(L*FB, *는 곱셈을 의미함)의 동작 주파수로 동작한다. 예컨대, 제1 인터폴레이터(110)는 베이스밴드 주파수(FB)의 L배의 주파수를 갖는 제1 클럭 신호(CK1)에 응답하여 동작할 수 있다. M과 N이 동일하다면, 제2 인터폴레이터(111) 역시 L*FB의 동작 주파수로 동작한다. 즉, 제1 및 제2 인터폴레이터(110, 111)로 입력되는 클럭 신호(CK1)는 동일할 수 있다.
예컨대, L이 32이고, M이 4이고, N이 4인 경우, 제1 및 제2 인터폴레이터(110, 111)로 입력되는 클럭 신호(CK1)의 주파수는 32FB일 수 있다.
도 4는 도 3에 도시된 N-채널 병렬 DSM 모듈의 일 실시예를 나타내는 구성 블록도이다. 도 4를 참조하면, 제1 N-채널 병렬 DSM 모듈(20a)는 N개의 병렬 신호들(I1: I1A[n] ~ I1N[n]) 각각에 대응하여 해당 병렬 신호를 수신하여 델타 시그마 변조를 수행하는 N개의 DSM 유닛들, 즉 제1 내지 제N DSM 유닛(25-1 ~ 25-N)을 포함할 수 있다.
제1 내지 제N DSM 유닛(25-1 ~ 25-N) 각각은 N개의 병렬 신호들(I1A[n] ~ I1N[n]) 중 해당 병렬 신호를 입력받고, 적어도 한번의 가산 동작, 적어도 한 번의 지연 동작 및 적어도 한번의 이진 양자화 동작을 수행하여 해당 델타 시그마 변조된 출력 신호(I2: I2A[n] ~ I2N[n])를 출력한다. 이 때, N개의 병렬 신호들(I1A[n] ~ I1N[n])은 제1 내지 제N DSM 유닛(25-1 ~ 25-N)으로 동시에 입력되고, 델타 시그마 변조된 출력 신호(I2A[n] ~ I2N[n]) 역시 동시에 출력된다. 이 때, N개의 병렬 신호들(I1A[n] ~ I1N[n]) 각각은 인터폴레이터에서 오버 샘플링된 멀티비트(예컨대, 12비트) 신호들이고, 델타 시그마 변조된 출력 신호(I2A[n] ~ I2N[n])은 이진 신호들(즉, 1비트 신호의 스트림)일 수 있다. 그러나, 본 발명의 실시예에가 이에 한정되는 것은 아니며, N개의 병렬 신호들(I1A[n] ~ I1N[n]) 각각이 이진 신호들(즉, 1비트 신호의 스트림)일 수도 있다.
제1 내지 제 N 채널 DSM 유닛(25-1 ~ 25-N) 각각은 다른 DSM 유닛 중 적어도 하나의 DSM 유닛에 접속되어 상기 적어도 하나의 DSM 유닛에서 발생하는 신호를 상기 적어도 한번의 가산 동작의 입력으로 사용한다.
제1 내지 제 N 채널 DSM 유닛(25-1 ~ 25-N) 각각은 2차 로우 패스 DSM 유닛일 수 있으나, 이에 한정되는 것은 아니며, 1차 로우 패스 또는 3차 이상의 로우 패스 DSM 유닛일 수도 있다.
도 4의 실시예에서는, 제1 채널 DSM 유닛(25-1)에서 발생하는 신호가 제2 채널 DSM 유닛(25-2)으로 입력되고, 제2 채널 DSM 유닛(25-2)에서 발생하는 신호가 제3 채널 DSM 유닛(25-3)으로 입력되는 방식으로 연결된다. 그러나, 도 4에 도시된 실시예에 한정되지 않으며, 각 채널 DSM 유닛(25-1 ~ 25-N)이 다른 채널 DSM 유닛에 접속(couple)되는 방식은 다양하게 변형될 수 있다.
도 5는 도 3에 도시된 N-채널 병렬 DSM 모듈의 다른 실시예를 나타내는 구성 블록도로서, N이 2인 경우의 실시예이다. 도 5를 참조하면, 제1 N-채널 병렬 DSM 모듈(20b)는 2개의 병렬 신호들(I1A[n], I1B[n]) 각각에 대응하여 해당 병렬 신호를 수신하여 델타 시그마 변조를 수행하는 2개의 DSM 유닛들, 즉 제1 내지 제2 DSM 유닛(25-1 ~ 25-2)을 포함할 수 있다.
제1 DSM 유닛(25-1)은 제1 내지 제4 가산기(211-214), 제1 및 제2 지연기(221, 222) 및 제1 양자화기(quantizer)(231)를 포함한다. 제2 DSM 유닛(25-2)은 제5 내지 제8 가산기(215-218), 제3 지연기(223) 및 제2 및 제3 양자화기(quantizer)(232, 233)를 포함한다.
제1 DSM 유닛(25-1)을 살펴보면, 제1 가산기(211)는 N개의 병렬 신호들 중 제1 병렬 신호(I1A[n])와 제2 채널 DSM 유닛(25-2)의 출력 신호(I2B[n])를 가산하여 출력한다.
제2 가산기(212)는 제1 가산기(211)의 출력 신호(I2A[n])와, 제2 채널 DSM 유닛의 제5 가산기(215)의 출력 신호를 제1 지연기(221)에 의해 지연한 신호를 가산하여 출력한다.
제3 가산기(213)는 제2 가산기(212)의 출력 신호와, 제2 채널 DSM 유닛(25-2)의 출력 신호를 가산하여 출력한다.
제4 가산기(214)는 제3 가산기(213)의 출력 신호와 제2 채널 DSM 유닛(25-2)의 제3 지연기(223)의 출력 신호를 가산하여 출력한다.
제2 지연기(222)는 제4 가산기(214)의 출력 신호를 소정 시간(예컨대, 한 클럭 싸이클)만큼 지연하여 출력한다.
제1 양자화기(231)는 제2 지연기(222)의 출력 신호를 이진 신호로 양자화하여 출력 신호(I2A[n])로서 출력한다. 제1 양자화기(231)는 입력값을 특정 값과 비교하여, 비교 결과를 이진 신호로서 출력하는 디지털 바이너리 비교기(digital binary comparator)로 구현될 수 있다.
제2 DSM 유닛(25-2)을 살펴보면, 제2 양자화기(232)는 제1 채널 DSM 유닛(25-1)의 제4 가산기(214)의 출력 신호를 이진 신호로 양자화하여 출력한다.
제5 가산기(215)는 2개의 병렬 신호들 중 제2 병렬 신호(I1B[n])와 제2 양자화기(232)의 출력 신호를 가산하여 출력한다.
제6 가산기(216)는 제5 가산기(215)의 출력 신호와, 제1 채널 DSM 유닛의 제2 가산기(212)의 출력 신호를 가산하여 출력한다.
제7 가산기(217)는 제6 가산기(216)의 출력 신호와 제2 양자화기(232)의 출력 신호를 가산하여 출력한다.
제8 가산기(218)는 제7 가산기(217)의 출력 신호와, 제1 채널 DSM 유닛(25-1)의 제4 가산기(214)의 출력 신호를 가산하여 출력한다.
제3 지연기(223)는 제8 가산기(218)의 출력 신호를 소정 시간(예컨대, 한 클럭 싸이클)만큼 지연하여 출력한다.
제3 양자화기(233)는 제3 지연기(223)의 출력 신호를 이진 신호로 양자화하여 출력 신호(I2B[n])로서 출력한다.
도시되지는 않았지만, 제1 N-채널 병렬 DSM 모듈(20b)의 구성 요소들, 즉, 제1 내지 제8 가산기(211-218), 제1 내지 제3 지연기(221-223) 및 제1 내지 제3 양자화기(231-233)는 각각 제2 클럭 신호(CK2)에 응답하여 동작할 수 있다.
제2 클럭 신호(CK2)는 디지털 입력 신호(I[n])의 주파수(혹은 샘플링 레이트)의 정수배일 수 있으며, 제1 클럭 신호(CK1)와 동일 주파수이거나 다른 주파수일 수 있다. 디지털 입력 신호(I[n])의 주파수를 FB라 할 때, L이 32이고, M이 4이고, N이 4인 경우, 제2 클럭 신호(CK2)의 주파수는 32FB일 수 있다.
도 6은 도 3에 도시된 N-채널 병렬 DSM 모듈의 또 다른 실시예를 나타내는 구성 블록도로서, N이 4인 경우의 실시예이다. 도 6을 참조하면, 제1 N-채널 병렬 DSM 모듈(20c)는 4개의 병렬 신호들 각각에 대응하여 해당 병렬 신호를 수신하여 델타 시그마 변조를 수행하는 4개의 DSM 유닛들, 즉 제1 내지 제4 DSM 유닛(25-1 ~ 25-4)을 포함할 수 있다.
도 6의 제1 DSM 유닛(25-1)은 도 5의 제1 DSM 유닛(25-1)과 동일한 구성을 가지며, 도 6의 제2 DSM 유닛(25-2)은 도 5의 제2 DSM 유닛(25-1)과 동일한 구성을 가진다. 또한, 제3 및 제4 DSM 유닛(25-3, 25-4) 각각은 제2 DSM 유닛(25-2)와 동일한 구성을 가진다.
따라서, 제2 DSM 유닛(25-2)와 동일한 구성을 가지는 DSM 유닛이 더 추가될 수 있다. 이에 따라, N이 2 또는 4인 실시예 외에 N이 2 이상의 임의의 정수를 가지는 실시예로 확장될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 N-채널 병렬 DSM 모듈(20, 20a~20c)은 N개의 채널이 병렬화된 구성을 가지므로, 병렬화되지 않은 단일 채널에 비하여 동작 주파수가 1/N 배 줄어든다. 따라서, N-채널 병렬 DSM 모듈(20, 20a~20c)의 동작 주파수는 제2 인터폴레이터(111)로부터 입력되는 N개의 병렬 신호들 각각의 샘플링 레이트와 동일하다.
인터폴레이션 배수가 L*M(예컨대, L이 32이고 M이 4인 경우, 128)인 경우, 단일 채널의 DSM 모듈을 사용하면, 단일 채널의 DSM 모듈의 동작 주파수가 베이스밴드 주파수(FB)의 L*M배까지 높아지지만, 본 발명의 실시예에 따른, N-채널 병렬 DSM 모듈(20, 20a~20c)을 사용함으로써, DSM 모듈의 동작 주파수가 구현 가능한(feasible) 수준으로 떨어진다.
도 7은 도 5에 도시된 본 발명의 실시예에 따른 N-채널 병렬 DSM 모듈의 일 비교예를 나타내는 구성 블록도이다. 도 7에서는, N은 2인 것으로 가정한다.
도 7을 참조하면, 본 발명의 비교예에 따른 N-채널 병렬 DSM 모듈(20x) 역시 도 5의 N-채널 병렬 DSM 모듈(20b)와 유사하게 2개의 병렬 신호들 각각에 대응하여 해당 병렬 신호를 수신하여 델타 시그마 변조를 수행하는 2개의 DSM 유닛들, 즉 제1 내지 제2 DSM 유닛(28-1 ~ 28-2)을 포함할 수 있다.
그러나, 도 7의 제1 내지 제2 DSM 유닛(28-1 ~ 28-2)은 서로 접속되지 않으며, 다른 DSM 유닛의 신호를 사용하지 않는다. 즉, 제1 내지 제2 DSM 유닛(28-1 ~ 28-2)은 별개로 동작한다. 이와 같이, N-채널 병렬 DSM 모듈(20x)이 낮은 동작 속도(단일 채널에 비하여 1/N 배의 동작 주파수)로 병렬화된 각 채널의 신호를 별개로 처리하면 단일 채널 DSM 대비 SQNR(Signal to Quantization Noise Ratio) 성능의 열화가 발생한다.
반면, 본 발명의 실시예에 따른 N-채널 병렬 DSM 모듈(20, 20a~20c)은 상술한 바와 같이, 각 DSM 유닛 간에 밀접하게 커플됨으로써, 단일 채널 DSM 대비 성능열화가 거의 없다. 또한, N-채널 병렬 DSM 모듈(20, 20a~20c)의 출력 신호들 각각이 1비트 신호인 경우에는, 후술하는 단위 길버트 셀 회로(unit Gilbert cell circuit)를 이용하여 쉽게 RF 신호로 변환할 수 있다.
도 8은 도 3에 도시된 RF 변환기의 일 실시예를 나타내는 구성 블록도이다. 도 9는 도 8에 도시된 RF 변환기의 동작을 개략적으로 나타내는 신호 타이밍도이다. 도 8을 참조하면, RF 변환기(30a)는 재병렬화 모듈(130a) 및 RF 디지털-아날로그 변환 모듈(RF DAC)(131a)를 포함한다. 도 8 및 도 9에 도시된 실시예에서는, N은 4이고, K는 64인 것으로 가정하나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
재병렬화 모듈(130a)은 제3 클럭 신호(CK3)에 응답하여, 동작할 수 있다. 재병렬화 모듈(130a)은 N-채널 병렬 DSM 모듈에서 출력되는 N(4)개의 병렬 DSM 신호(I2_Ch0 내지 I2_Ch3)를 K(64)개의 병렬 DSM 신호로 재병렬화하여 제1 내지 제 64 재병렬 신호(I3_Ch0 내지 I3_Ch63)를 출력한다. K는 N 보다 큰 정수이다. 재병렬화 모듈(130a)은 N개의 채널들을 다시 K개의 채널들로 (K>N) 재 병렬화 함으로써, 더 많은 개수의 병렬 채널을 만든다. 제1 내지 제 K(64) 재병렬 신호(I3_Ch0 내지 I3_Ch63)의 주파수는 샘플링 주파수(FS)/(K/N), 즉 (FS*N)/K 이다. 여기서, FS=L*FB일 수 있다.
도 9에 도시된 바와 같이, N(4)개의 병렬 DSM 신호(I2_Ch0 내지 I2_Ch3)가 K(64)개의 병렬 DSM 신호(I3_Ch0 내지 I3_Ch63)로 재병렬화되기 위해서, 재병렬화 모듈(130a)은 도 9(a)에 도시된 바와 같이, 16클럭 싸이클에 해당하는 병렬 DSM 신호의 Ch0_0 내지 _Ch3_15)를 도 9(b)에 도시된 바와 같이 병렬로 출력한다.
재 병렬화된 K개의 재병렬 신호들(I3_Ch0 내지 I3_Ch63)은 RF DAC(131a)으로 입력된다.
RF DAC(131a)은 지연 모듈(310) 및 RF 변환 모듈(320)을 포함한다.
지연 모듈(310)은 제1 내지 제 K 재병렬 신호(I3_Ch0 내지 I3_Ch63)를 순차적으로 한 클럭 싸이클 만큼의 지연 시간 차이를 갖도록 지연하여 출력한다. 지연 시간은 제1 재병렬 신호(I3_Ch0)의 경우, "0(즉, 지연 없음)"이고, 제 K 재병렬 신호(I3_Ch63)로 갈수록 한 클럭 싸이클 만큼 증가한다. 이를 위하여 지연 모듈(310)은 제1 내지 제 K 지연기를 포함할 수 있다. 제 m 지연기의 지연 시간은 한 클럭 싸이클의 (m-1)배 만큼일 수 있다. 여기서, m은 1 이상 K 이하의 정수이다.
예컨대, 제2 재병렬 신호(I3_Ch1)의 경우 한 클럭 싸이클 만큼 지연되어 RF 변환 모듈(320)로 입력되고, 제3 재병렬 신호(I3_Ch2)의 경우 두 클럭 싸이클 만큼 지연되어 RF 변환 모듈(320)로 입력된다.
도 8에서 '311'은 입력되는 신호를 입력 클럭(미도시)의 한 클럭 싸이클만큼 지연하는 단위 지연 소자일 수 있다. 직렬 연결된 단위 지연 소자(311)의 수를 순차적으로 증가시킴으로써, 제1 내지 제 K 재병렬 신호(I3_Ch0 내지 I3_Ch63)의 지연시간을 도 9(c)에 도시된 바와 같이 순차적으로 증가하도록 할 수 있다.
RF 변환 모듈(320)은 각각이 상기 제1 내지 제 K 지연기 중 대응되는 지연기의 출력 신호를 RF 신호로 변환하는 복수의 단위 길버트 셀 회로(321: 321-1~321-K))를 포함한다.
도 10은 도 8에 도시된 단위 길버트 셀 회로의 일 실시예를 나타내는 회로도이다.
단위 길버트 셀 회로(321)는 제1 내지 제6 트랜지스터(T1 내지 T6) 및 전류원(CS)를 포함한다. 제1 트랜지스터(T1)의 게이트는 제1 입력 노드(N1)에 연결되고, 소스는 제1 공통 소스 노드(NC1)에 연결되고 드레인은 제1 출력 노드(N3)에 연결된다.
제2 트랜지스터(T2)의 게이트는 제2 입력 노드(N2)에 연결되고, 소스는 제1 공통 소스 노드(NC1)에 연결되고 드레인은 제2 출력 노드(N4)에 연결된다.
제3 트랜지스터(T3)의 게이트는 제2 입력 노드(N2)에 연결되고, 소스는 제2 공통 소스 노드(NC2)에 연결되며 드레인은 제1 출력 노드(N3)에 연결된다.
제4 트랜지스터(T4)의 게이트는 상기 제1 입력 노드(N1)에 연결되고, 소스는 제2 공통 소스 노드(NC2)에 연결되고 드레인은 제2 출력 노드(N4)에 연결된다.
제5 트랜지스터(T5)는 제1 공통 소스 노드(NC1)와 전류원 노드(NC3) 사이에 연결되며 제1 발진 신호(OS1)의 정(+)신호를 수신한다.
제6 트랜지스터(T6)는 제2 공통 소스 노드(NC2)와 전류원 노드(NC3) 사이에 연결되며 제1 발진 신호(OS1)의 부(-)신호를 수신한다.
상기 제1 및 제2 입력 노드(N1, N2)로는 대응하는 지연기의 출력 신호(I4)가 입력된다.
도 11은 복수의 단위 길버트 셀 회로(321-1~321-K)의 연결 관계를 나타내는 도면이다. 이를 참조하면, 상기 복수의 단위 길버트 셀 회로 각각(321-1~321-K)의 제1 출력 노드(N3)는 파워 앰프(PA)의 제1 입력 단자(NP1)로 공통으로 연결되고, 복수의 단위 길버트 셀 회로(321-1~321-K) 각각의 제2 출력 노드(N4)는 파워 앰프(PA)의 제2 입력 단자(NP2)로 공통으로 연결된다. 즉, 복수의 단위 길버트 셀 회로(321-1~321-K) 각각의 제1 출력 노드(N3)의 신호들이 합해져서 파워 앰프(PA)의 제1 입력단자(NP1)로 입력되고, 복수의 단위 길버트 셀 회로(321-1~321-K) 각각의 제2 출력 노드(N4)의 신호들이 합해져서 파워 앰프(PA)의 제2 입력단자(NP2)로 입력된다.
이에 따라, 파워 앰프(PA)는 복수의 단위 길버트 셀 회로(321-1~321-K)의 출력 신호들을 합하여 증폭한다.
따라서, 재병렬화 모듈(130a)로부터 출력되는 K개의 재병렬 신호들이 RF DAC(131a)에서 각기 다른 지연(delay)를 거친 후 합쳐진다. 이러한 동작의 결과는 무빙 에버리징 필터(moving average filter)의 결과와 유사하다.
RF DAC(131a)은 상기와 같이 필터링 동작 외에, 지연된 신호들을 캐리어 주파수(carrier frequency)로 변환(up-conversion)함으로써 RF 신호로 바꿔 주는 역할을 한다.
재병렬화 모듈(130a)에 의한 재병렬화 동작은 결과적으로 무빙 에버리징 필터의 탭(tab) 수를 조절하게 함으로써, 필터 성능을 향상시키는 효과를 가져온다. DSM의 높은 오버 샘플링 레이트(OSR: over sampling rate, 통상 128배 이상)는 대역 외부의 양자화 잡음을 증가시키기 때문에, 디지털 영역에서의 1차적인 필터링이 없으면, RF 대역통과 필터(BPF)의 복잡도가 올라간다.
본 발명의 실시예에 따르면, 재병렬화 동작과 무빙 에버리징 필터링 동작에 의하여 대역 외부의 양자화 잡음(out-of-band quantization noise)의 레벨이 감소하며, 이에 따라 최종 신호 파워 스펙트럼(signal power spectrum)의 민감도(sensitivity)가 향상될 수 있다.
다시 도 3을 참조하면, 직교위상(Quadrature-phase) 디지털 입력 신호(Q[n])을 수신하여 처리하는 패스에 속하는 제2 직렬-병렬 변환기(40a), 제2 N채널 병렬 DSM 모듈(50a), 및 제2 RF 변환기(60a)의 구성 및 동작은 상술한, 제1 직렬-병렬 변환기(10a), 제1 N채널 병렬 DSM 모듈(20a), 및 제1 RF 변환기(30a)와 동일하므로, 이에 대한 자세한 설명은 생략한다.
제2 RF 변환기(60a)의 출력 신호(RFQ) 역시 파워 앰프(70)로 입력된다.
예컨대, 제2 RF 변환기(60b)의 복수의 단위 길버트 셀 회로(321-1~321-K) 각각의 제1 출력 노드(N3)는 파워 앰프(PA)의 제1 입력 단자(NP1)로 공통으로 연결되고, 복수의 단위 길버트 셀 회로 각각의 제2 출력 노드(N4)는 파워 앰프(PA)의 제2 입력 단자(NP2)로 공통으로 연결된다. 제2 RF 변환기(60b)의 복수의 단위 길버트 셀 회로(321-1~321-K) 각각은 제1 RF 변환기(60a)의 복수의 단위 길버트 셀 회로(321-1~321-K) 각각과 동일하나, 다만, 제2 RF 변환기(60b)의 복수의 단위 길버트 셀 회로(321-1~321-K) 각각은 제2 발진 신호(OS2)를 수신한다.
따라서, 복수의 단위 길버트 셀 회로(321-1~321-K) 각각의 제1 출력 노드(N3)의 신호들이 합해져서 파워 앰프(PA)의 제1 입력단자(NP1)로 입력되고, 복수의 단위 길버트 셀 회로(321-1~321-K) 각각의 제2 출력 노드(N4)의 신호들이 합해져서 파워 앰프(PA)의 제2 입력단자(NP2)로 입력된다.
이에 따라, 파워 앰프(PA)는 제1 및 제2 RF 변환기(60a, 60b)의 복수의 단위 길버트 셀 회로의 출력 신호들을 합하여 증폭한다.
도 12는 본 발명의 또 다른 실시 예에 따른 디지털 무선 송신기의 개략적인 구성 블록도이다. 도 13a 내지 도 13f는 도 12에 도시된 디지털 무선 송신기에서의 각 신호의 주파수 도메인에서의 스펙트럼도이다. 도 12의 실시예에서는, N은 8인 것으로 가정한다.
도 12에 도시된 디지털 무선 송신기는, 동위상(In-phase) 신호와 직교위상(Quadrature-phase) 신호를 포함하는 쿼드러쳐 신호를 송신하기 위한 쿼드러쳐 무선 송신기로서, 제1 및 제2 직렬-병렬 변환기(10b, 40b), 제1 및 제2 N채널 병렬 DSM 모듈(20b, 50b), 제1 및 제2 RF 변환기(30b, 60b), 그리고 위상 변환기(75)를 포함한다.
도 12에 도시된 디지털 무선 송신기는, 도 3에 도시된 디지털 무선 송신기와 구성 및 기능이 유사하므로, 차이점을 위주로 기술한다.
도 12의 실시예에서는, L이 16이고, M이 8이고, N도 8인 경우를 가정한다.
제1 직렬-병렬 변환기(10b)는 제1 및 제2 인터폴레이터(110b, 111b)를 포함한다. 제1 인터폴레이터(110b)는 직렬의 디지털 입력 신호(I[n])를 16(L)배 인터폴레이션하여 직렬 신호(I0)로서 출력한다. 제2 인터폴레이터(111b)는 16배 인터폴레이션된 신호를 8(M)배로 인터폴레이션하고, 이를 8(N)개의 병렬 신호들(I1)로 변환하여 출력한다. 이 때, 제2 인터폴레이터(111)는 폴리-페이즈(poly-phase) 인터폴레이터로 구현될 수 있다.
제1 및 제2 직렬-병렬 변환기(10b, 40b)로 입력되는 디지털 입력 신호(I[n], Q[n])는 64QAM(Quadrature Amplitude Modulation)의 OFDM(Orthogonal Frequency Division Multiplexing) 신호일 수 있다.
디지털 입력 신호(I[n], Q[n])는 도 13a에 도시된 바와 같이, 약 20MHz의 대역을 가지는 기저대역 신호일 수 있다. 그러나, 이는 일 실시예일 뿐, 디지털 입력 신호(I[n], Q[n])가 이 실시예에 한정되는 것은 아니다.
제1 인터폴레이터(110b)로 입력되는 디지털 입력 신호(I[n])의 주파수를 베이스밴드 주파수(FB)라 하면, 제1 인터폴레이터(110b)는 FB의 L배(L*FB, *는 곱셈을 의미함)의 동작 주파수(FS=16FB)로 동작한다. M과 N이 동일하다면, 제2 인터폴레이터(111) 역시 L*FB의 동작 주파수로 동작한다.
제1 인터폴레이터(110b)로부터 출력되는 신호는 디지털 입력 신호(I[n]) 대비 16배 인터폴레이션된 신호로서, 주파수 도메인의 스펙트럼은 도 13b에 도시된 바와 같을 수 있다. 제2 인터폴레이터(111b)로부터 출력되는 8(N)개의 병렬 신호들(I1) 각각은 디지털 입력 신호(I[n]) 대비 128배 인터폴레이션된 신호이다. 병렬 신호들(I1) 각각의 주파수 도메인의 스펙트럼은 도 13c에 도시된 바와 같을 수 있다.
제1 N-채널 병렬 DSM 모듈(20b)는 N개의 병렬 신호들(I1) 각각에 대응하여 해당 병렬 신호를 수신하여 델타 시그마 변조를 수행할 수 있으며, 제1 N-채널 병렬 DSM 모듈(20a)과 유사하게 구현될 수 있다.
제1 N-채널 병렬 DSM 모듈(20b)의 출력 신호(I2)의 주파수 도메인의 스펙트럼은 도 13d에 도시된 바와 같을 수 있다.
제1 N-채널 병렬 DSM 모듈(20b)의 출력 신호(I2)는 제1 재병렬화 모듈(130b)로 입력된다. 제1 재병렬화 모듈(130b)은 N-채널 병렬 DSM 모듈에서 출력되는 N(예컨대, 8)개의 병렬 DSM 신호(I2)를 K(예컨대, 64)개의 병렬 DSM 신호로 재병렬화하여 제1 내지 제 64 재병렬 신호(I3)를 출력한다. K는 N 보다 큰 정수이다.
직교위상(Quadrature-phase) 디지털 입력 신호(Q[n])을 수신하여 처리하는 패스에 속하는 제2 직렬-병렬 변환기(40b), 제2 N채널 병렬 DSM 모듈(50b), 및 제2 재병렬화 모듈(160b)의 구성 및 동작은 상술한, 제1 직렬-병렬 변환기(10b), 제1 N채널 병렬 DSM 모듈(20b), 및 제1 재병렬화 모듈(130b)와 동일하므로, 이에 대한 자세한 설명은 생략한다.
RF DAC(131b, 161b)은 지연 모듈(310b, 330b) 및 RF 변환 모듈(320b, 340b)을 포함한다. 제1 지연 모듈(310b) 및 제1 RF 변환 모듈(320b)을 포함하는 제1 RF DAC(131b)은 제1 재병렬화 모듈(130b)로부터 출력되는 동위상 신호를 처리하기 위한 모듈이고, 제2 지연 모듈(330b) 및 제2 RF 변환 모듈(340b)을 포함하는 제2 RF DAC(161b)은 제2 재병렬화 모듈(160b)로부터 출력되는 직교위상 신호를 처리하기 위한 모듈이다.
RF DAC(131b, 161b)의 구성 및 동작은 상술한 RF DAC(131a)의 구성 및 동작과 동일하므로, 이에 대한 설명은 생략된다.
지연 모듈(310b, 330b)의 출력 신호의 주파수 도메인의 스펙트럼은 도 13e에 도시된 바와 같을 수 있으며, RF 변환 모듈(320b, 340b)의 출력 신호의 주파수 도메인의 스펙트럼은 도 13f에 도시된 바와 같을 수 있다.
도 14는 본 발명의 실시예에 따른 디지털 무선 송신기를 포함하는 무선 통신 시스템의 일 실시 예를 나타내는 구성 블록도이다. 도 14를 참조하면, 무선 통신 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다. 무선 통신 시스템(400)은 프로세서(410), 디스플레이(420), 무선 송수신기(430), 입력 장치(440) 및 메모리(450)를 포함할 수 있다.
무선 송수신기(430)는 안테나(90)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(90)를 통하여 입력되는 무선 신호를 수신하여 처리하는 수신기(미도시)와 안테나(90)를 통하여 송신할 무선 신호를 생성하는 송신기(미도시)를 포함할 수 있다.
무선 송수신기(430)의 송신기는 상술한 본 발명의 실시예에 따른 디지털 무선 송신기(1, 1A)일 수 있다.
프로세서(410)는 무선 송수신기(430)로부터 출력된 신호를 처리하고 처리된 신호를 메모리(450) 또는 디스플레이(420)로 전송할 수 있다. 또한, 무선 송수신기(430)는 프로세서(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(90)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(440)는 프로세서(410)의 동작을 제어하기 위한 제어 신호 또는 프로세서(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(410)는 메모리(450)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 데이터, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)의 동작을 제어할 수 있다.
실시예에 따라, 프로세서(410)는 CPU를 포함하는 SOC(System on chip)로 대체될 수 있다. SOC는 CPU 외에 디스플레이(420)를 제어하기 위한 디스플레이 컨트롤러(미도시), 메모리(450)를 제어하기 위한 메모리 컨트롤러(미도시) 등을 더 포함할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1, 1A: 디지털 무선 송신기
10, 10a, 10b: 직렬-병렬 변환기
20, 20a, 20b, 20c, 50a, 50b : 병렬 DSM 모듈
30, 30a, 30b, 60a, 60b : RF 변환기
70 : 파워 앰프
75: 위상 변환기
80 :대역통과필터
90: 안테나
110, 111 : 인터폴레이터
130, 130a, 130b, 160, 160b : 재병렬화 모듈
131, 131a, 131b, 161b : RF 디지털-아날로그 변환 모듈(RF DAC)
310b, 330b : 지연 모듈
320b, 340b : RF 변환 모듈

Claims (20)

  1. 직렬의 디지털 입력 신호를 수신하여 인터폴레이션하고, N(정수)개의 병렬 신호들로 변환하여 출력하는 직렬-병렬 변환기;
    상기 N개의 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 델타-시그마 변조기(DSM); 및
    상기 N개의 델타 시그마 변조된 신호들을 K(N 보다 큰 정수) 개의 병렬 신호들로 재정렬하고, K 개의 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 RF 신호로 변환하는 RF 변환기(MA-DRFC)를 포함하고,
    상기 델타-시그마 변조기(DSM)는 제1 내지 제N 채널 DSM 유닛을 포함하며,
    상기 제1 채널 DSM 유닛은 상기 N개의 병렬 신호들 중 제1 병렬 신호와 제2 채널 DSM 유닛에 의해 생성된 제1 신호의 제1 가산을 수행하고,
    상기 제2 채널 DSM 유닛은 상기 제1 병렬 신호와 상기 제2 채널 DSM 유닛에 의해 생성된 상기 제1 신호의 상기 제1 가산의 결과에 기초하여 생성된 제2 신호에 대해 적어도 하나의 양자화를 수행하는 디지털 무선 송신기.
  2. 제1항에 있어서, 상기 직렬-병렬 변환기는
    상기 직렬의 디지털 입력 신호를 L(정수 또는 실수)배 인터폴레이션하는 제1 인터폴레이터; 및
    L배 인터폴레이션된 신호를 M배로 인터폴레이션하여 상기 N개의 병렬 신호들로 출력하는 제2 인터폴레이터를 포함하는 디지털 무선 송신기.
  3. 제1항에 있어서, 상기 제1 내지 제N 채널 DSM 유닛 각각은
    상기 N개의 병렬 신호들 중 해당 병렬 신호를 동시에 입력받고, 적어도 한번의 가산 동작, 적어도 한 번의 지연 동작 및 적어도 한번의 이진 양자화 동작을 수행하여 해당 델타 시그마 변조된 출력 신호를 동시에 출력하며,
    상기 제1 내지 제 N 채널 DSM 유닛 각각은 다른 DSM 유닛 중 적어도 하나의 DSM 유닛에 접속되어 상기 적어도 하나의 DSM 유닛에서 발생하는 신호를 상기 적어도 한번의 가산 동작의 입력으로 사용하는 디지털 무선 송신기.
  4. 제3항에 있어서, 상기 제1 내지 제 N 채널 DSM 유닛 각각의 출력 신호는
    싱글 비트 신호의 스트림인 디지털 무선 송신기.
  5. 제3항에 있어서, 상기 제1 내지 제 N 채널 DSM 유닛 각각은
    2차 이상의 로우 패스 DSM 유닛인 디지털 무선 송신기.
  6. 제5항에 있어서, 상기 제1 내지 제 N 채널 DSM 유닛 중 제 I(2 이상 N 이하의 정수) 채널 DSM 유닛은
    상기 N개의 병렬 신호들 중 제I 병렬 신호와 제 (I-1) 채널 DSM 유닛의 제1 신호를 양자화한 신호를 가산하는 제1 가산기;
    상기 제1 가산기의 출력 신호와 상기 제 (I-1) 채널 DSM 유닛의 제2 신호를 가산하는 제2 가산기;
    상기 제2 가산기의 출력 신호와 상기 제 (I-1) 채널 DSM 유닛의 제1 신호를 양자화한 신호를 가산하는 제3 가산기;
    상기 제3 가산기의 출력 신호와 제 (I-1) 채널 DSM 유닛의 제1 신호를 가산하는 제4 가산기;
    상기 제4 가산기의 출력 신호를 지연하는 지연기; 및
    상기 지연기의 출력 신호를 양자화하여 상기 해당 출력 신호로서 출력하는 양자화기를 포함하는 디지털 무선 송신기.
  7. 제6항에 있어서, 상기 제1 채널 DSM 유닛은
    상기 N개의 병렬 신호들 중 제1 병렬 신호와 제 N 채널 DSM 유닛의 출력 신호를 가산하는 제1 가산기;
    상기 제1 가산기의 출력 신호와 상기 제 N 채널 DSM 유닛의 제2 가산기의 출력 신호를 지연한 신호를 가산하는 제2 가산기;
    상기 제2 가산기의 출력 신호와 상기 제 N 채널 DSM 유닛의 출력 신호를 가산하는 제3 가산기;
    상기 제3 가산기의 출력 신호와 제 N 채널 DSM 유닛의 가산기의 출력 신호를 가산하는 제4 가산기;
    상기 제4 가산기의 출력 신호를 지연하는 지연기; 및
    상기 지연기의 출력 신호를 양자화하여 해당 출력 신호로서 출력하는 양자화기를 포함하는 디지털 무선 송신기.
  8. 제5항에 있어서, 상기 RF 변환기는
    상기 델타-시그마 변조기(DSM)에서 출력되는 N개의 병렬 DSM 신호를 상기 K개의 병렬 DSM 신호로 재병렬화하여 제1 내지 제 K 재병렬 DSM 신호를 출력하는 재병렬화 모듈; 및
    상기 제1 내지 제 K 재병렬 DSM 신호를 순차적으로 한 클럭 싸이클 만큼의 지연 시간 차이를 갖도록 지연하여 출력하는 지연 모듈; 및
    상기 지연 모듈의 출력 신호들을 상기 RF 신호로 변환하는 RF 변환 모듈을 포함하는 디지털 무선 송신기.
  9. 제8항에 있어서, 상기 지연 모듈은
    제1 내지 제 K 지연기를 포함하며,
    상기 제1 내지 제 K 지연기 중 제 m(1 이상 K 이하의 정수) 지연기는
    제 m 재병렬 DSM 신호를 입력받아 상기 한 클럭 싸이클의 (m-1)배 만큼 지연하여 출력하며,
    상기 RF 변환 모듈은
    각각이 상기 제1 내지 제 K 지연기 중 대응되는 지연기의 출력 신호를 RF 신호로 변환하는 복수의 단위 길버트 셀 회로를 포함하는 디지털 무선 송신기.
  10. 제9항에 있어서, 상기 복수의 단위 길버트 셀 회로 각각은
    게이트가 제1 입력 노드에 연결되고, 소스가 제1 공통 소스 노드에 연결되고 드레인이 제1 출력 노드에 연결되는 제1 트랜지스터;
    게이트가 제2 입력 노드에 연결되고, 소스가 상기 제1 공통 소스 노드에 연결되고 드레인이 제2 출력 노드에 연결되는 제2 트랜지스터;
    게이트가 상기 제2 입력 노드에 연결되고, 소스가 제2 공통 소스 노드에 연결되고 드레인이 상기 제1 출력 노드에 연결되는 제3 트랜지스터;
    게이트가 상기 제1 입력 노드에 연결되고, 소스가 상기 제2 공통 소스 노드에 연결되고 드레인이 상기 제2 출력 노드에 연결되는 제4 트랜지스터;
    상기 제1 공통 소스 노드와 전류 소스원 사이에 연결되며 제1 발진 신호의 정(+)신호를 수신하는 제5 트랜지스터; 및
    상기 제2 공통 소스 노드와 상기 전류 소스원 사이에 연결되며 상기 제1 발진 신호의 부(-)신호를 수신하는 제6 트랜지스터를 포함하며,
    상기 제1 및 제2 입력 노드로는 대응하는 지연기의 출력 신호가 입력되는 디지털 무선 송신기.
  11. 제9항에 있어서, 상기 복수의 단위 길버트 셀 회로 각각의 상기 제1 출력 노드는 파워 앰프의 제1 입력 단자로 공통으로 연결되고,
    상기 복수의 단위 길버트 셀 회로 각각의 상기 제2 출력 노드는 상기 파워 앰프의 제2 입력 단자로 공통으로 연결되며,
    상기 파워 앰프는 상기 복수의 단위 길버트 셀 회로의 출력 신호들을 합하여 증폭하는 디지털 무선 송신기.
  12. 직렬의 동위상(In-phase) 디지털 입력 신호를 수신하여 인터폴레이션하고, N(정수)개의 동위상 병렬 신호들로 변환하여 출력하는 제1 직렬-병렬 변환기;
    직렬의 직교위상(Quadrature-phase) 디지털 입력 신호를 수신하여 인터폴레이션하고, N(정수)개의 직교위상 병렬 신호들로 변환하여 출력하는 제2 직렬-병렬 변환기;
    상기 N개의 동위상 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 제1 델타-시그마 변조기(DSM);
    상기 N개의 직교위상 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하는 제2 델타-시그마 변조기(DSM);
    상기 제1 DSM으로부터 출력되는 상기 N개의 동위상 DSM 신호들을 제1 발진 신호를 이용하여 동위상 RF 신호로 변환하는 제1 디지털 RF 변환기(MA-DRFC); 및
    상기 제2 DSM으로부터 출력되는 상기 N개의 직교위상 DSM 신호들을 제2 발진 신호를 이용하여 직교위상 RF 신호로 변환하는 제2 디지털 RF 변환기(MA-DRFC)를 포함하며,
    상기 제1 발진 신호와 상기 제2 발진 신호는 90도 위상 차이를 가지고,
    상기 제1 DSM는 제1 내지 제N 채널 DSM 유닛을 포함하며,
    상기 제1 채널 DSM 유닛은 상기 N개의 동위상 병렬 신호들 중 제1 동위상 병렬 신호와 제2 채널 DSM 유닛에 의해 생성된 제1 신호의 제1 가산을 수행하고,
    상기 제2 채널 DSM 유닛은 상기 제1 동위상 병렬 신호와 상기 제2 채널 DSM 유닛에 의해 생성된 상기 제1 신호의 상기 제1 가산의 결과에 기초하여 생성된 제2 신호에 대해 적어도 하나의 양자화를 수행하는 디지털 무선 송신기.
  13. 제12항에 있어서, 상기 제1 디지털 RF 변환기는
    상기 N개의 동위상 DSM 신호들을 K(N 보다 큰 정수) 개의 동위상 병렬 신호들로 재정렬하고, K 개의 동위상 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 상기 제1 발진 신호를 이용하여 상기 동위상 RF 신호로 변환하고,
    상기 제2 디지털 RF 변환기는
    상기 N개의 직교위상 DSM 신호들을 K(N 보다 큰 정수) 개의 직교위상 병렬 신호들로 재정렬하고, K 개의 직교위상 병렬 신호들 각각의 지연시간을 달리하여 지연시킨 후 지연된 신호들 각각을 상기 제2 발진 신호를 이용하여 상기 직교위상 RF 신호로 변환하는 디지털 무선 송신기.
  14. 제12항에 있어서, 상기 제1 및 제2 디지털 RF 변환기의 출력 신호들은 파워 앰프 및 필터를 거쳐 안테나를 통해 송신되는 디지털 무선 송신기.
  15. 제12항에 있어서, 상기 제1 및 제2 직렬-병렬 변환기 각각은
    해당하는 직렬의 디지털 입력 신호를 인터폴레이션하여 상기 N개의 병렬 신호들로 출력하는 인터폴레이터를 포함하는 디지털 무선 송신기.
  16. 제12항에 있어서, 상기 제1 내지 제N 채널 DSM 유닛 각각은
    상기 N개의 병렬 신호들 중 해당 병렬 신호를 동시에 입력받고, 적어도 한번의 가산 동작, 적어도 한 번의 지연 동작 및 적어도 한번의 이진 양자화 동작을 수행하여 해당 델타 시그마 변조된 출력 신호를 동시에 출력하며,
    상기 제1 내지 제 N 채널 DSM 유닛 각각은 다른 DSM 유닛 중 적어도 하나의 DSM 유닛에 접속되어 상기 적어도 하나의 DSM 유닛에서 발생하는 신호를 상기 적어도 한번의 가산 동작의 입력으로 사용하는 디지털 무선 송신기.
  17. 제16항에 있어서, 상기 제1 내지 제 N 채널 DSM 유닛 각각의 출력 신호는
    싱글 비트 신호의 스트림인 디지털 무선 송신기.
  18. 제16항에 있어서, 상기 제1 및 제2 디지털 RF 변환기 각각은
    상기 제1 및 제2 델타-시그마 변조기 중 대응하는 델타-시그마 변조기에서 출력되는 N개의 병렬 DSM 신호를 K(N보다 큰 정수)개의 병렬 DSM 신호로 재병렬화하여 제1 내지 제 K 재병렬 DSM 신호를 출력하는 재병렬화 모듈; 및
    상기 제1 내지 제 K 재병렬 DSM 신호를 순차적으로 한 클럭 싸이클 만큼의 지연 시간 차이를 갖도록 지연하여 출력하는 지연 모듈; 및
    상기 지연 모듈의 출력 신호들을 상기 RF 신호로 변환하는 RF 변환 모듈을 포함하는 디지털 무선 송신기.
  19. 프로세서; 및
    상기 프로세서에 연결되고 안테나를 통하여 무선 신호를 주거나 받을 수 있는 무선 송수신기를 포함하며,
    상기 무선 송수신기는
    직렬의 디지털 입력 신호를 수신하여 N(정수)개의 병렬 신호들로 변환하여 출력하는 직렬-병렬 변환기;
    상기 N개의 병렬 신호들을 수신하고, 수신된 신호들에 대하여 병렬로 델타-시그마 변조를 수행하여, N개의 델타 시그마 변조된 신호들을 출력하는 델타-시그마 변조기(DSM);
    상기 N개의 델타 시그마 변조된 신호들에 대하여 무빙 에버리징 및 RF 신호로의 변환을 수행하는 디지털 RF 변환기(MA-DRFC); 및
    상기 RF 신호를 증폭하는 파워 앰프를 포함하고,
    상기 델타-시그마 변조기(DSM)는 제1 내지 제N 채널 DSM 유닛을 포함하며,
    상기 제1 채널 DSM 유닛은 상기 N개의 병렬 신호들 중 제1 병렬 신호와 제2 채널 DSM 유닛에 의해 생성된 제1 신호의 제1 가산을 수행하고,
    상기 제2 채널 DSM 유닛은 상기 제1 병렬 신호와 상기 제2 채널 DSM 유닛에 의해 생성된 상기 제1 신호의 상기 제1 가산의 결과에 기초하여 생성된 제2 신호에 대해 적어도 하나의 양자화를 수행하는 무선 통신 시스템.
  20. 제19항에 있어서, 상기 직렬-병렬 변환기는
    상기 디지털 입력 신호를 오버 샘플링하여 상기 N(정수)개의 병렬 신호들로 변환하는 무선 통신 시스템.
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